JP3625572B2 - 発振回路及びそれを利用したpll回路 - Google Patents
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- 230000010355 oscillation Effects 0.000 title claims description 50
- 239000003990 capacitor Substances 0.000 claims description 63
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 230000008878 coupling Effects 0.000 claims 3
- 238000010168 coupling process Methods 0.000 claims 3
- 238000005859 coupling reaction Methods 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 21
- 238000007599 discharging Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 9
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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Description
【発明の属する技術分野】
本発明は、入力電圧の値に比例した周波数を有する出力を生成する電圧発振回路とそれを利用したPLL回路に関し、低い電源電圧においても十分な周波数範囲の出力を生成することができる回路の改良に関する。
【0002】
【従来の技術】
PLL(Phase Locked Loop)回路は、受信信号に同期した出力を生成する回路として、例えばデジタル表示装置や無線装置等で広く使用されている。このPLL回路は、通常、入力信号と出力信号をN分の1に分周した比較信号との位相を比較し、その位相差に応じた電圧値に比例する電圧発振回路を備えている。
【0003】
図11は、従来の電圧発振回路の一例を示す回路図である。その構成は、入力電圧Vinの電圧値に比例した電流I1,I2を生成し、ラッチ回路16の出力によってその電流出力の向きを変える電圧電流変換器1と、充放電用キャパシタC1と、低い基準電圧VRLと高い基準電圧VRHをそれぞれ比較基準電圧とするコンパレータcomp1,comp2と、ラッチ回路16から構成される。電圧電流変換器1内には、差動アンプ16と、入力Vinの電圧値に比例した電流i10,i11,I1を生成するPチャネル型トランジスタからなる電流源P1,P2,P3と、カレントミラー回路を構成するNチャネル型トランジスタQ1,Q2及びスイッチSW1,SW2が設けられている。
【0004】
図12はその動作を説明するための波形図である。例えば、出力VoutがHレベルの時、スイッチSW1がオン、スイッチSW2がオフ状態であり、電流源P1からキャパシタC1に向かって電流I1が流れる。その結果、ノードAは基準電位VRHに向かって上昇する。ノードAが基準電圧VRHに達すると、コンパレータcomp2の出力がHからLレベルになり、ラッチ回路16を介して出力VoutがLレベルに変化する。その結果、スイッチSW1がオフ(開放)となり、スイッチSW2がオン(短絡)となる。そして、キャパシタC1が電流I2によって放電を開始する。そして、ノードAが基準電圧VRLに達すると、コンパレータcomp1の出力がHからLレベルに変化し、ラッチ回路16を介して出力VoutがLレベルからHレベルに変化する。その結果スイッチSW2がオフ(開放)となり、スイッチSW1がオン(短絡)となる。そして、前述した最初の動作に戻る。
【0005】
以上の様に、基準電圧VRHとVRLとの間をノードAがキャパシタC1の充放電に従って上下し、出力VoutにHとLレベルのクロックパルスが生成される。その時の出力Voutの周波数は、キャパシタC1の充電と放電のスピードにより決まり、また充電と放電のスピードは、入力電圧Vinに比例する電流値I1,I2に比例する。その結果、出力Voutは入力電圧Vinの値に応じた周波数を持つことになる。
【0006】
【発明が解決しようとする課題】
しかしながら、近年における電源電圧の低電圧化に伴い、図11に示したような電圧発振回路では、その出力周波数レンジが狭くなるという問題がある。特に、電源電圧が低くなるに従って、低周波数レンジがなくなる傾向にある。
【0007】
即ち、二つのコンパレータcomp1,2には、高い基準電圧VRHと低い基準電圧VRLとが一方の入力信号として利用され、他方の入力信号にはノードAの電圧が利用されている。そして、コンパレータの比較動作は、コンパレータcomp1においては低い基準電圧VRL付近で、コンパレータcomp2においては高い基準電圧VRH付近で行なわれる。従って、コンパレータの回路特性上、基準電圧VRHとVRLとは、コンパレータのリニアな動作を保証している入力範囲内におさめることが必要となる。
【0008】
ところが、電源電圧が低下すると、コンパレータの上記入力範囲が狭くなる傾向にあり、その結果、基準電圧VRHとVRLとをその狭い入力範囲に収める様設計すると、それらの差電圧ΔV(=VRH−VRL)が狭くなる。このことは、図12に示した出力Voutのパルス幅を小さくすることを意味し、出力の周波数レンジが高いほうに移動し、低い周波数帯域がなくなることを意味する。
【0009】
一方、コンパレータのリニア動作可能な入力範囲の両端部に基準電圧VRHとVRLとを設定すると、コンパレータ自身の動作が遅くなり、電圧発振回路の応答速度が遅くなり発振周波数のズレを招くことになる。
【0010】
これを解決する為に、キャパシタC1の容量を大きくすることが考えられるが、それは集積回路内に形成されるキャパシタの面積を大きくすることになり、高集積化に逆行する。また、電流I1,I2を小さくすることも考えられるが、もともと入力電圧Vinに比例した電流値であるので、電圧発振回路の動作レンジを大きくするためには、電流I1,I2のレンジも出来るだけ大きくしておく必要があり好ましくない。
【0011】
そこで、本発明の目的は、上記従来の問題点を解決し、電源電圧に依存しない出力周波数レンジを有する発振回路を提供することにある。
【0012】
また、本発明の目的は、電源電圧が低下した場合でも、速い応答速度と十分な出力の周波数レンジを確保することができる発振回路を提供することにある。
【0013】
さらに、本発明の目的は、上記の発振回路を利用したPLL回路を提供することにある。
【0014】
【課題を解決するための手段】
上記の目的は、本発明によれば、入力電圧値に応じた周波数の出力を生成する発振回路において、
入力電圧値に応じた電流値を有する第一の定電流源と、
該第一の定電流源により充電される充電用キャパシタと、
該充電用キャパシタの充電される端子に一方の入力端子が接続され、他方の入力端子に第一の基準電圧が供給され、該両入力端子を比較してHレベルまたはLレベルの出力信号を生成するコンパレータと、
該コンパレータの出力により制御され、該充電用のキャパシタの充電される端子を前記第一の基準電圧より低い第二の基準電圧に引き下げる第一のスイッチ手段とを有することを特徴とする発振回路を提供することにより達成される。
【0015】
その場合、第一の基準電圧がコンパレータのリニア動作可能な入力範囲の中央付近の電圧値に設定されていることが好ましい。
【0016】
また、上記の目的は、本発明によれば、入力電圧値に応じた周波数の出力を生成する発振回路において、
入力電圧値に応じた電流値を有する第二の定電流源と、
該第二の定電流源により放電される放電用キャパシタと、
該放電用キャパシタの放電される端子に一方の入力端子が接続され、他方の入力端子に第一の基準電圧が供給され、該両入力端子を比較してHレベルまたはLレベルの出力信号を生成するコンパレータと、
該コンパレータの出力により制御され、該放電用キャパシタの放電される端子を前記第一の基準電圧より高い第三の基準電圧に引き上げる第二のスイッチ手段とを有することを特徴とする発振回路を提供することにより達成される。
【0017】
その場合、第一の基準電圧がコンパレータのリニア動作可能な入力範囲の中央付近の電圧値に設定されていることが好ましい。
【0018】
更に、上記の目的は、本発明によれば、入力電圧値に応じた周波数の出力を生成する発振回路において、
入力電圧値に応じた電流値を有する第一の定電流源と第二の定電流源を生成する電圧電流変換回路と、
該第一の定電流源により充電され、該第二の定電流源により放電される充放電用キャパシタと、
該充放電用キャパシタの充放電される端子に一方の入力端子が接続され、他方の入力端子に第一の基準電圧が供給され、該両入力端子を比較してHレベルまたはLレベルの出力信号を生成するコンパレータと、
該コンパレータの出力により制御され、該充放電用キャパシタが充電中に前記の両入力端子の電位が一致した時に該充放電用キャパシタの充放電される端子を該第一の基準電圧より高い第二の基準電圧に引き上げ、該充放電用キャパシタが放電中に前記の両入力端子の電位が一致した時に該充放電用キャパシタの充放電される端子を該第一の基準電圧より低い第三の基準電圧に引き下げる高低基準電圧発生回路とを有し、
前記電圧電流変換回路が、該充放電用キャパシタの端子が前記第二の基準電圧に引き上げられた後は該第二の定電流源を当該キャパシタに接続し、該充放電用キャパシタの端子が前記第三の基準電圧に引き下げられた後は該第一の定電流源を当該キャパシタに接続する様に、前記コンパレータの出力により制御されることを特徴とする発振回路を提供することにより達成される。
【0019】
この場合も、上記第一の基準電圧は、コンパレータのリニア動作可能な入力範囲の中央付近の電圧値に設定されていることが好ましい。
【0020】
上記した本発明によれば、コンパレータの一方の入力端子には、第二の基準電圧から放電されて下降しまたは第三の基準電圧から充電されて上昇する端子が接続され、コンパレータの他方の入力端子には第二と第三の基準電圧の中間の第一の基準電圧が供給される。従って、コンパレータの比較動作は、常に第一の基準電圧近傍で行なわれる。その為、電源電圧が低下してもコンパレータのリニア動作に影響はなく、十分広い周波数帯域特性と高速応答速度を持つことができる。また、一方の入力端子の振幅に依存せずにコンパレータのリニア特性が保証されるので、その入力端子に接続されるキャパシタの容量を小さくすることもできる。
【0021】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【0022】
図1は、本発明の電圧発振回路を利用するPLL回路のブロック構成図である。10は位相比較回路、11は電圧発振回路、12は分周器である。例えば、テレビ信号の中の水平同期信号Hsyncと分周器の出力が位相比較回路10で比較され、その位相差に応じた出力電圧Vinに比例した周波数の出力CLKが電圧発振回路で生成される。例えば、位相比較回路10の二つの入力の位相差がゼロの時の出力電圧Vinを中心にして、プラスマイナスの位相差に従って出力電圧Vinが上下する様設定される。その結果、出力CLKの周波数は、ロックイン状態の周波数であるHsyncのN倍の周波数を中心にした周波数帯域を有することになる。
【0023】
図2は、本発明の電圧発振回路の原理的な構成を示す回路図である。また、図3は、その動作を説明する為の波形図である。図2に示した回路図では、図11で示した様な電圧電流変換回路により生成した、入力電圧Vinに比例した電流I1を発生する電流源に充放電キャパシタC1を接続し、その接続点Aをコンパレータcomp1の一方の入力端子に接続する。また、ノードAには、コンパレータcomp1の出力で制御され、ノードAをグランドまたは所定の低基準電圧VRLに接続するスイッチSW14が設けられている。そして、コンパレータの他方の入力端子は、コンパレータcomp1の動作レンジの略中央付近の電圧値に設定された基準電圧SGが接続されている。
【0024】
この様な回路構成の動作について図2を参照して説明する。例えば、今出力がLレベルにあるとする。スイッチSW14はオープン状態であり、定電流I1によりキャパシタC1が充電され、ノードAは上昇する。この上昇速度は定電流I1の大きさによって決まる。やがて、ノードAが基準電圧GCに達すると、コンパレータcomp1の出力がHレベルとなり、スイッチSW14をオン(短絡)する。その結果、キャパシタC1は短時間で放電しノードAはグランド電位または低基準電圧VRLレベルまで低下する。その為、コンパレータcomp1の出力Voutも再度Lレベルに替わり、スイッチSW1は再度オープン状態となる。そして、再度ノードAがキャパシタC1の充電に従い上昇する。
【0025】
上記の動作を繰り返すことにより、出力Voutには、図3で示したクロックパルスが発生する。しかも、そのLレベル時のパルス幅が、定電流I1の大きさに反比例して変化するので、出力Voutの周波数は定電流I1の大きさに比例する。しかも、コンパレータcomp1の比較点は、基準電圧SG点付近であり、基準電圧SGをコンパレータcomp1の入力範囲の中央付近に設定しておけば、電源電圧が低下してコンパレータcomp1の入力範囲が狭くなっても、リニア動作領域での動作となり、電圧発振回路の高速動作と低い周波数帯域に影響はない。低基準電圧VRLがコンパレータcomp1の入力範囲から外れていても、コンパレータのクリティカルな比較点はリニア動作領域内の基準電圧SG付近であり、コンパレータの動作に何ら影響を与えない。
【0026】
図4は、同様に本発明の電圧発振回路の原理的な構成を示す第二の回路図である。また、図5は、その動作を説明する為の波形図である。この例では、入力電圧Vinに比例した電流I2を発生する電流源に充放電キャパシタC1を接続し、その接続点Aをコンパレータcomp1の一方の入力端子に接続する。また、ノードAには、コンパレータcomp1の出力で制御され、ノードAを高い基準電圧VRH又は電源Vddに接続するスイッチSW13が設けられている。そして、コンパレータの他方の入力端子は、コンパレータcomp1の動作レンジの略中央付近の電圧値に設定された基準電圧SGが接続されている。尚、コンパレータの入力端子は、図2の場合と逆になっているが、これは単に極性だけの問題であり、同じ入力端子に基準電圧とノードAを入力する場合には、その出力Voutの極性を逆にすべくスイッチSW13の入力にインバータを介する必要がある。
【0027】
さて、図5に従って図4の回路を説明する。今仮に、出力VoutがLレベルにあるとする。その状態では、キャパシタC1が定電流I2によって放電され、ノードAのレベルは定電流I2の大きさに反比例した速度で低下する。やがて、ノードAが基準電圧SGに達すると、コンパレータcomp1の出力がHレベルに変化する。その結果、スイッチSW13がオン(短絡)状態となり、ノードAを高い基準電圧VRHに引き上げる。従って、再びコンパレータcomp1の出力はLレベルに切り換わり、スイッチSW13をオフ(オープン)状態とし、キャパシタC1が定電流I2により放電され、ノードAは再度下降する。
【0028】
上記の動作を繰り返すことで、出力Voutには図5で示したパルス信号が発生する。しかも、そのパルス幅は、定電流I2の大きさに反比例し、従ってパルスの周波数は定電流I2の大きさに比例する。しかも、コンパレータcomp1の比較点は基準電圧SG付近であり、電源電圧の低下による影響はない。
【0029】
尚、図2及び図4の充電用または放電用のキャパシタC1のノードAと反対側の端子は、何らかの定電圧端子に接続されていれば良い。従って、例えば、図2の場合のキャパシタは、ノードAと電源Vddとの間に設けられていても良い。また図4の場合のキャパシタも、ノードAと電源Vddとの間に設けられていても良い。
【0030】
図6は、上記の原理的な回路例を元に形成した電圧発振回路例である。また、図7はその動作を説明する波形図である。
【0031】
図6に示された回路例では、図11にて説明した入力電圧Vinに比例した定電流I1とI2を生成し、コンパレータ18の出力Voutにより電流出力の向きを変える電圧電流変換回路1が設けられている。入力電圧Vinを一方の入力とするオペアンプ15の出力が、Pチャネル型トランジスタP1のゲートに接続され、トランジスタP1のドレイン端子と抵抗Rの接続点がオペアンプ15の他方に入力端子に接続されている。オペアンプ15は、二つの入力端子が等しくなるよう制御され、例えば、入力Vinの電圧が高いとそれに伴いトランジスタP1のゲートは低い電位となり、電流i10が大きくなり、抵抗Rの電圧(i10×R)も高くなり、オペアンプはバランスする。従って、入力Vinの電圧の大きさに比例した電流i10が生成される。
【0032】
その結果、電源Vddに接続された3つのPチャネル型トランジスタP1,P2,P3の電流i11とI1も同様に電圧Vinに比例した電流値となる。また、トランジスタQ1,Q2はカレントミラー回路を構成し、トランジスタQ2を流れる電流I2は、トランジスタQ1を流れる電流i11と同じ電流値になる。その結果、電流I1,I2は共に入力Vinの電圧値に比例した定電流となる。
【0033】
電圧電流変換回路1の出力は、充電と放電用のキャパシタC1に接続され、その接続点ノードAは、コンパレータ18の一方の入力端子V−に接続される。そしてコンパレータ18の出力VoutはスイッチSW1,SW2を交互にオンさせるよう制御する。17はインバータである。また、コンパレータ18の他方に入力端子V+には、コンパレータ18の入力範囲の中間レベルに設定された基準電圧SGが接続される。
【0034】
さて、ノードAは、コンパレータ18の出力Voutによって高い基準電圧値VRHと低い基準電圧値VRLの電圧を交互に供給する高低基準電圧発生回路2にキャパシタC2を介して接続される。具体的には、スイッチSW3,4を出力Voutによりオン・オフ制御する。19はインバータである。この高低基準電圧発生回路2により、キャパシタC2を介してノードAの電圧を引き上げたり、引き下げたりすることにより、コンパレータ18の比較点が常に基準電圧SG付近で行なわれるようになり、電源電圧の低下に影響を受けることがなくなる。
【0035】
図7に従って、図6の回路の動作について説明する。今仮に、出力VoutがHレベルであるとする。その場合、スイッチSW1とSW4がオン(短絡)状態である。スイッチSW1がオン(短絡)状態であるので、電流I1がノードAを経由してキャパシタC1に流れる。その結果、ノードAが上昇し、やがて基準電圧SGに達すると、出力VoutがHレベルからLレベルに変化する。その結果、スイッチSW3とSW2がオン(短絡)状態になる。スイッチSW3のオンにより、キャパシタC2には高い基準電圧VRHが接続され、ノードAはキャパシタC2を介して交流的に引き上げられる。その引き上げの程度は、キャパシタC1とC2の容量比(C2/(C1+C2))分である。従って、ノードAには、SG+{C2/(C1+C2)}×(VRH−VRL)に引き上げられる。
【0036】
出力VoutがLレベルの状態では、スイッチSW2がオン(短絡)状態であるので、電流I2によりキャパシタC1が放電される。即ち、ノードAが低下し、やがて基準電圧SGに達すると、コンパレータ18の出力VoutがLからHレベルに切り換わり、今度はスイッチSW4とSW1をオン(短絡)状態にする。スイッチSW4がオン状態になり、キャパシタC2を介してノードAが引き下げられ、SG−{C2/(C1+C2)}×(VRH−VRL)に引き下げられる。そして、スイッチSW1を介して、再度キャパシタC1が電流I1で充電されノードAが上昇する。
【0037】
これらの動作を繰り返すことで、図7に示した如き出力Voutが生成される。そして、出力Voutのパルス幅は、電流値I1,I2の大きさに反比例し、従って出力Voutの周波数は、電流値I1,I2の大きさに比例する。即ち、入力Vinの電圧値に比例した周波数のパルス出力Voutが生成される。
【0038】
更に、コンパレータ18の他方の入力端子V+側は、そのリニア動作特性が保証される入力範囲の中央付近に設定された基準電圧SGに接続されている。そして、一方の入力端子V−はその基準電圧SGより低いレベルから上昇し、SGより高いレベルから下降するノードAに接続されている。従って、コンパレータ18の比較点は常に入力範囲の中央付近(=SG)になり、電源電圧が低下してもその動作特性に影響はない。しかも、リニア特性の中心領域での比較動作であるため、その応答特性は高速である。更に、一方の入力端子V−側の振幅を、コンパレータの入力範囲に関係なく大きくとることができる。従って、電流値I1,I2に対してキャパシタC1の容量を小さくすることが許される。即ち、キャパシタC1の容量を小さくすると同じ電流値I1,I2に対しては、ノードAの振幅が大きくなる。しかし、それは本発明により許される。従って、キャパシタC1を集積回路で実現する場合にその面積を小さくすることができる。
【0039】
図8は、図6の回路図の電圧電流変換部1内のオペアンプ15の回路例である。オペアンプ15は、入力Vinとその逆相入力/Vinが比較される比較部15aとその出力を増幅する増幅部15bから構成される。比較部15aには、カレントミラー回路を構成する負荷トランジスタP10,P11と、定電圧V1がゲートに印加されて定電流源となるトランジスタQ12と、差動入力Vin,/Vinがそれぞれのゲートに入力されるトランジスタQ10,Q11から構成される。そして、トランジスタQ11のドレイン端子がPチャネル型トランジスタP12のゲートに接続され、そのドレイン端子が出力端子Voに接続される。トランジスタQ13は、定電圧V2が入力される定電流源である。
【0040】
例えば、入力側Vinが低くなると、トランジスタQ10のコンダクタンスが高くなり、トランジスタQ11のコンダクタンスが低くなる。従ってトランジスタQ11のドレイン端子の電位が下降し、Pチャネル型トランジスタP12により反転増幅されて出力Voは上昇する。その結果、図6に示したオペアンプの場合には、出力Voの上昇により、Pチャネル型トランジスタP1のゲートが上昇し、電流i10は低下する。その結果、抵抗Rの電圧降下値である逆相の入力/Vin側の電位も低下し、やがて、2つの入力端子Vinと/Vinの差がゼロになるところでオペアンプの動作は安定状態となる。入力側Vinが高くなる場合は、上記と全く逆の動作により、電流i10も上昇する。
【0041】
図9は、図6のコンパレータ18及び図2、4で示したコンパレータcomp1の詳細回路例である。コンパレータ18は、入力比較部18a、その出力を増幅する増幅部18b及び増幅部18bの出力Voに従ってHまたはLレベルのデジタル信号に変換する出力変換部18cから構成される。入力比較部18aと増幅部18bとは、図8で示したオペアンプの比較部15aと増幅部15bと同じである。コンパレータの場合には、その増幅部18bの出力がPチャネル型トランジスタP13とNチャネル型トランジスタQ14からなるCMOSインバータの入力端子に接続される。従って、出力Voutは、入力V+とV−の電位関係が代わる度に、HレベルまたはLレベルに切り換わるデジタル値となる。
【0042】
動作は、例えば、入力端子V+が他方の入力端子V−より大きい場合は、トランジスタQ10のコンダクタンスが低く、Q11のコンダクタンスが高くなる。その為、トランジスタQ11のドレイン端子は上昇し、Pチャネル型トランジスタP12により反転増幅され、そのドレイン端子は低下し、出力VoutにはHレベルが出力される。即ち、V+>V−の状態では、出力VoutはHレベルになる。逆に、入力端子の関係がV+<V−の状態では、出力VoutはLレベルになる。
【0043】
図9に示された回路構成から明らかな通り、入力端子が接続される入力比較部18aでは、そのリニアな動作特性が保証される入力の範囲が、電源Vddの電位に影響を受ける。即ち、負荷トランジスタP10,P11により、入力トランジスタQ10とQ11のドレイン端子は、電源Vddからトランジスタの閾値Vth(P)分低下したレベルに制限される。また、トランジスタQ10とQ11の共通ソース端子からN型トランジスタの閾値電圧Vth(N)分上昇したレベル付近が、入力V+,V−のリニア特性の中心となる。しかも、トランジスタQ10,Q11のソース・ドレイン間電圧はある程度の電位差がないと正常な動作が得られない。従って、電源電圧Vddのレベルが低くなることは、比較部18aのリニア動作特性が得られる入力の動作範囲が狭くなることを意味する。もちろん、トランジスタの閾値を下げることによりある程度避けることはできるが、それにも限界がある。
【0044】
従って、本発明の如く、コンパレータの入力比較部18aの一方の入力端子を、リニア特性の中心領域に固定しておくことで、その比較動作は常にリニア特性に従うものとなる。従って、電源電圧Vddの低下の影響を余り受けないことになる。
【0045】
図10は、上述したスイッチSW1,SW2,SW3,SW4,SW13,SW14を構成するCMOSスイッチ回路の例である。Pチャネル型トランジスタP15とNチャネル型トランジスタQ15とが並列に接続され、そのゲートに、スイッチ信号の反転、非反転信号が入力されて、オン(短絡)、オフ(オープン)状態にされる。
【0046】
本発明は、上記した実施の形態の回路図に限定されることはない。要すれば、コンパレータ出力によってノードAが基準電圧SGの上側と下側に引き上げまたは引き下げされるよう動作し、それに伴い、キャパシタC1を入力電圧に比例した電流I1,I2で放電または充電するよう動作すればよい。
【0047】
また、上記の原理回路図で示した通り、ノードAの引き上げと引き下げは、何れか一方だけ行なわれる場合でも良い。
【0048】
【発明の効果】
以上説明した通り、本発明によれば、電源電圧を低下させても影響を受けないで十分広い周波数帯域を有し、高速性を損なわない電圧発振回路を提供することができる。従って、その電圧発振回路を利用すれば電源電圧が低下しても特性が劣化しないPLL回路を提供することができる。
【図面の簡単な説明】
【図1】本発明の電圧発振回路を利用するPLL回路のブロック構成図である。
【図2】本発明の電圧発振回路の原理的な構成を示す回路図である。
【図3】図2の電圧発振回路の動作を説明する為の波形図である。
【図4】本発明の電圧発振回路の原理的な構成を示す別の回路図である。
【図5】図4の電圧発振回路の動作を説明する為の波形図である。
【図6】実施の形態の電圧発振回路例である。
【図7】図6の動作を説明する波形図である。
【図8】図6の回路図の電圧電流変換部1内のオペアンプ15の回路例である。
【図9】コンパレータ18、comp1の詳細回路例である。
【図10】スイッチSWを構成するCMOSスイッチ回路例である。
【図11】従来の電圧発振回路の一例を示す回路図である。
【図12】図11の動作を説明するための波形図である。
【符号の説明】
1 電圧電流変換回路
2 高低基準電圧発生回路
10 位相比較回路
11 電圧発振回路
12 分周器
C1 充電放電キャパシタ
SW1,SW2 スイッチ
SW3,SW4 スイッチ
SW13,SW14 スイッチ
SG 第一の基準電圧
VRH 第二の基準電圧
VRL 第三の基準電圧
Claims (8)
- 入力電圧値に応じた周波数の出力を生成する発振回路において、
入力電圧値に応じた電流値を有する第一の定電流源と第二の定電流源を生成する電圧電流変換回路と、
該第一の定電流源により充電され、該第二の定電流源により放電される充放電用キャパシタと、
該充放電用キャパシタの充放電される端子に一方の入力端子が接続され、他方の入力端子に第一の基準電圧が供給され、該両入力端子を比較してHレベルまたはLレベルの出力信号を生成するコンパレータと、
該コンパレータの出力により制御され、該充放電用キャパシタが充電中に前記の両入力端子の電位が一致した時に該充放電用キャパシタの充放電される端子を該第一の基準電圧より高い第二の基準電圧に引き上げ、該充放電用キャパシタが放電中に前記の両入力端子の電位が一致した時に該充放電用キャパシタの充放電される端子を該第一の基準電圧より低い第三の基準電圧に引き下げる高低基準電圧発生回路とを有し、
前記電圧電流変換回路が、該充放電用キャパシタの端子が前記第二の基準電圧に引き上げられた後は該第二の定電流源を当該キャパシタに接続し、該充放電用キャパシタの端子が前記第三の基準電圧に引き下げられた後は該第一の定電流源を当該キャパシタに接続する様に、前記コンパレータの出力により制御されることを特徴とする発振回路。 - 請求項1記載の発振回路において、
前記第一の基準電圧が、前記コンパレータのリニア動作可能な入力電圧付近の電圧値に設定されていることを特徴とする発振回路。 - 請求項1記載の発振回路において、
前記第二の基準電圧は、高い方の電源電圧より低い所定の電圧に設定されていることを特徴とする発振回路。 - 請求項1記載の発振回路において、
前記第三の基準電圧は、グランド電圧以上の所定の電圧に設定されていることを特徴とする発振回路。 - 請求項1記載の発振回路において、
前記電圧電流変換回路は、前記第一の定電流源と該充放電用キャパシタの端子との間に設けられ、該コンパレータの出力によりオン・オフ制御される第一のスイッチと、前記第二の定電流源と該充放電用キャパシタの端子との間に設けられ、該コンパレータの出力によりオフ・オン制御される第二のスイッチとを有し、該第一のスイッチと第二のスイッチとは交互にオン・オフすることを特徴とする発振回路。 - 請求項1記載の発振回路において、
前記高低基準電圧発生回路は、前記充放電用キャパシタの充放電される端子にカップリング用キャパシタを介して接続され、更に、該第二の基準電圧端子と該カップリング用キャパシタとの間に設けられ、該コンパレータの出力によりオン・オフ制御される第三のスイッチと、該第三の基準電圧端子と該カップリング用キャパシタとの間に設けられ、該コンパレータの出力によりオフ・オン制御される第四のスイッチとを有し、該第三のスイッチと第四のスイッチとは交互にオン・オフすることを特徴とする発振回路。 - 入力信号の位相に同期し入力信号の所定倍の周波数の出力信号を発生するフェイズ・ロックド・ループ回路(以下PLL回路と称する。)において、
該入力信号と該出力信号を所定倍分の1に分周した比較信号との位相差を検出し、該位相差に応じた出力電圧を出力する位相比較回路と、
該位相比較回路の出力電圧を入力電圧とし、上記出力信号をその出力に生成する請求項1乃至6のうち何れかの請求項記載の発振回路と、
該出力信号を所定倍分の1に分周する分周器とを有することを特徴とするPLL回路。 - 請求項1記載の発振回路において、
前記第一の基準電圧が、前記コンパレータの入力範囲の略中央値の電圧値に設定されていることを特徴とする発振回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12552896A JP3625572B2 (ja) | 1996-05-21 | 1996-05-21 | 発振回路及びそれを利用したpll回路 |
US08/805,365 US5870000A (en) | 1996-05-21 | 1997-02-24 | Oscillation circuit and PLL circuit using same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12552896A JP3625572B2 (ja) | 1996-05-21 | 1996-05-21 | 発振回路及びそれを利用したpll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09312552A JPH09312552A (ja) | 1997-12-02 |
JP3625572B2 true JP3625572B2 (ja) | 2005-03-02 |
Family
ID=14912417
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12552896A Expired - Fee Related JP3625572B2 (ja) | 1996-05-21 | 1996-05-21 | 発振回路及びそれを利用したpll回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5870000A (ja) |
JP (1) | JP3625572B2 (ja) |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3607094B2 (ja) * | 1998-09-10 | 2005-01-05 | シャープ株式会社 | 同期発振回路 |
SE515800C2 (sv) * | 1999-01-20 | 2001-10-08 | Ericsson Telefon Ab L M | Anordning och förfarande för att snabbstarta en sinusoscillator |
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US8264266B2 (en) * | 2006-04-26 | 2012-09-11 | Aivaka, Inc. | Clock with regulated duty cycle and frequency |
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US7728681B2 (en) * | 2008-05-16 | 2010-06-01 | Infineon Technologies Ag | Temperature and process independent voltage controlled oscillator circuit |
CN102119487B (zh) | 2008-08-07 | 2013-09-04 | 松下电器产业株式会社 | 基准频率生成电路、半导体集成电路和电子设备 |
US8729960B2 (en) | 2011-06-10 | 2014-05-20 | Cypress Semiconductor Corporation | Dynamic adjusting RFID demodulation circuit |
US8729874B2 (en) | 2011-06-10 | 2014-05-20 | Cypress Semiconductor Corporation | Generation of voltage supply for low power digital circuit operation |
US8823267B2 (en) | 2011-06-10 | 2014-09-02 | Cypress Semiconductor Corporation | Bandgap ready circuit |
US8665007B2 (en) | 2011-06-10 | 2014-03-04 | Cypress Semiconductor Corporation | Dynamic power clamp for RFID power control |
US8669801B2 (en) | 2011-06-10 | 2014-03-11 | Cypress Semiconductor Corporation | Analog delay cells for the power supply of an RFID tag |
US8841890B2 (en) | 2011-06-10 | 2014-09-23 | Cypress Semiconductor Corporation | Shunt regulator circuit having a split output |
US8584959B2 (en) | 2011-06-10 | 2013-11-19 | Cypress Semiconductor Corp. | Power-on sequencing for an RFID tag |
US8350631B1 (en) * | 2011-06-14 | 2013-01-08 | Freescale Semiconductor, Inc | Relaxation oscillator with low power consumption |
JP5802095B2 (ja) * | 2011-09-28 | 2015-10-28 | 新日本無線株式会社 | 電圧電流変換回路および電圧制御発振回路 |
CN103368500B (zh) * | 2012-04-06 | 2018-04-10 | 恩智浦美国有限公司 | 用于生成时钟信号的振荡器电路 |
JP2015012414A (ja) * | 2013-06-28 | 2015-01-19 | ソニー株式会社 | 回路 |
US9093998B2 (en) * | 2013-07-17 | 2015-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and apparatus for generating a ramp signal |
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US10523184B2 (en) * | 2017-11-15 | 2019-12-31 | Semiconductor Components Industries, Llc | Oscillator, method of operating the same, and PWM controller including the same |
KR102509824B1 (ko) * | 2018-06-15 | 2023-03-14 | 삼성전자주식회사 | 발진기 |
US10601407B2 (en) * | 2018-07-31 | 2020-03-24 | Nxp Usa, Inc. | RC oscillator with comparator offset compensation |
JP7386643B2 (ja) * | 2019-07-19 | 2023-11-27 | アズビル株式会社 | 発振回路 |
CN110429915B (zh) * | 2019-07-29 | 2023-06-30 | 上海华虹宏力半导体制造有限公司 | Rc振荡电路 |
JP2022141193A (ja) * | 2021-03-15 | 2022-09-29 | キオクシア株式会社 | 周波数電圧変換回路、半導体装置、及び、メモリシステム |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59117817A (ja) * | 1982-12-24 | 1984-07-07 | Toshiba Corp | 発振回路 |
JPS62260420A (ja) * | 1986-04-28 | 1987-11-12 | シ−メンス、アクチエンゲゼルシヤフト | 集積nmos回路装置 |
JPH05327428A (ja) * | 1992-05-27 | 1993-12-10 | Rohm Co Ltd | 電圧制御発振器 |
US5592120A (en) * | 1994-09-07 | 1997-01-07 | Analog Devices, Inc. | Charge pump system |
DE69514090T2 (de) * | 1995-03-31 | 2000-05-25 | St Microelectronics Srl | Oszillatorschaltung mit einer versorgungsspannungsunabhängigen Oszillatorfrequenz |
-
1996
- 1996-05-21 JP JP12552896A patent/JP3625572B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-24 US US08/805,365 patent/US5870000A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5870000A (en) | 1999-02-09 |
JPH09312552A (ja) | 1997-12-02 |
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|
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|
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|
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|
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Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
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R250 | Receipt of annual fees |
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