JP2000068787A - 可変抵抗回路及び電圧制御発振回路 - Google Patents
可変抵抗回路及び電圧制御発振回路Info
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- JP2000068787A JP2000068787A JP10240582A JP24058298A JP2000068787A JP 2000068787 A JP2000068787 A JP 2000068787A JP 10240582 A JP10240582 A JP 10240582A JP 24058298 A JP24058298 A JP 24058298A JP 2000068787 A JP2000068787 A JP 2000068787A
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Abstract
(57)【要約】
【課題】 電圧制御発振器において、可変抵抗回路の抵
抗値を変化させたときに、発振周波数およびＶＣＯゲイ
ンが変動するのを防止するのに好適な可変抵抗回路およ
び電圧制御発振器を提供する。 【解決手段】 並列接続した複数のｐ型ＭＯＳ３１２〜
３１６を有し、ｐ型ＭＯＳ３１４のゲートを接続切換す
ることにより、抵抗値を制御するようになっている可変
抵抗回路２１０において、ｐ型ＭＯＳ３１８を、ゲート
を接続切換するｐ型ＭＯＳ３１４の低電位側に直列接続
するとともに、ｐ型ＭＯＳ３１２〜３１８を、いずれも
ゲート長がＬ／２、ゲート面積がＷとなるように構成し
た。
抗値を変化させたときに、発振周波数およびＶＣＯゲイ
ンが変動するのを防止するのに好適な可変抵抗回路およ
び電圧制御発振器を提供する。 【解決手段】 並列接続した複数のｐ型ＭＯＳ３１２〜
３１６を有し、ｐ型ＭＯＳ３１４のゲートを接続切換す
ることにより、抵抗値を制御するようになっている可変
抵抗回路２１０において、ｐ型ＭＯＳ３１８を、ゲート
を接続切換するｐ型ＭＯＳ３１４の低電位側に直列接続
するとともに、ｐ型ＭＯＳ３１２〜３１８を、いずれも
ゲート長がＬ／２、ゲート面積がＷとなるように構成し
た。
Description
【０００１】
【発明の属する技術の分野】本発明は、電圧制御により
発振周波数を制御する電圧制御発振器に係り、特に、電
圧制御発振器に含まれる遅延回路の出力信号の振幅を調
整する可変抵抗回路に関する。さらに詳しくは、電圧制
御発振器において、可変抵抗回路の抵抗値を変化させた
ときに、発振周波数およびＶＣＯゲインが変動するのを
防止するのに好適な可変抵抗回路および電圧制御発振器
に関する。
発振周波数を制御する電圧制御発振器に係り、特に、電
圧制御発振器に含まれる遅延回路の出力信号の振幅を調
整する可変抵抗回路に関する。さらに詳しくは、電圧制
御発振器において、可変抵抗回路の抵抗値を変化させた
ときに、発振周波数およびＶＣＯゲインが変動するのを
防止するのに好適な可変抵抗回路および電圧制御発振器
に関する。
【０００２】
【従来の技術】電圧制御発振器（以下、単にＶＣＯ（Vo
ltage Controlled Oscillator ）という。）は、電圧制
御により発振周波数を制御する回路であって、例えば、
リードライトＬＳＩにおいて、位相検出器を基本要素と
するＰＬＬ（Phase locked loop ）等に用いられる。こ
うした回路に用いられるＶＣＯは、高速でゼロフェーズ
であること、広範な発振周波数領域、一定のＶＣＯゲイ
ンを有すること等が要求される。
ltage Controlled Oscillator ）という。）は、電圧制
御により発振周波数を制御する回路であって、例えば、
リードライトＬＳＩにおいて、位相検出器を基本要素と
するＰＬＬ（Phase locked loop ）等に用いられる。こ
うした回路に用いられるＶＣＯは、高速でゼロフェーズ
であること、広範な発振周波数領域、一定のＶＣＯゲイ
ンを有すること等が要求される。
【０００３】まず、ＶＣＯの一般的な構成を説明する。
図３は、ＶＣＯの構成を示す概略構成図である。ＶＣＯ
１００は、図３に示すように、複数（例えば、４つ）の
遅延回路２００ａ〜２００ｄを有し、各遅延回路２００
ａ〜２００ｄを循環接続して、すなわち前段の遅延回路
２００ａ〜２００ｃの出力信号を次段の遅延回路２００
ｂ〜２００ｄに入力し、最終段の遅延回路２００ｄの出
力信号を反転して初段の遅延回路２００ａに入力して構
成されている。遅延回路２００ａには、ＶＣＯ１００の
出力端子であるコンパレータ３００が設けられており、
コンパレータ３００は、遅延回路２００ａの出力信号の
極性が反転したときに、ハイレベルまたはローレベルの
信号を出力するようになっている。
図３は、ＶＣＯの構成を示す概略構成図である。ＶＣＯ
１００は、図３に示すように、複数（例えば、４つ）の
遅延回路２００ａ〜２００ｄを有し、各遅延回路２００
ａ〜２００ｄを循環接続して、すなわち前段の遅延回路
２００ａ〜２００ｃの出力信号を次段の遅延回路２００
ｂ〜２００ｄに入力し、最終段の遅延回路２００ｄの出
力信号を反転して初段の遅延回路２００ａに入力して構
成されている。遅延回路２００ａには、ＶＣＯ１００の
出力端子であるコンパレータ３００が設けられており、
コンパレータ３００は、遅延回路２００ａの出力信号の
極性が反転したときに、ハイレベルまたはローレベルの
信号を出力するようになっている。
【０００４】次に、遅延回路２００ａ〜２００ｄの構成
を詳細に説明する。図４は、遅延回路２００ａの構成を
示す等価回路図である。なお、遅延回路２００ａ〜２０
０ｄは、いずれも同一に構成されているので、以下、遅
延回路２００ａの構成についてのみ説明し、遅延回路２
００ｂ〜２００ｄの構成については説明を省略する。
を詳細に説明する。図４は、遅延回路２００ａの構成を
示す等価回路図である。なお、遅延回路２００ａ〜２０
０ｄは、いずれも同一に構成されているので、以下、遅
延回路２００ａの構成についてのみ説明し、遅延回路２
００ｂ〜２００ｄの構成については説明を省略する。
【０００５】遅延回路２００ａは、図４に示すような等
価回路により構成されており、発振周波数を制御する制
御電圧ＶDDに一端を接続した可変抵抗回路２１０，２２
０と、可変抵抗回路２１０の他端に一端を接続しかつ他
端を接地したコンデンサ２３０と、可変抵抗回路２２０
の他端に一端を接続しかつ他端を接地したコンデンサ２
４０と、可変抵抗回路２１０の他端にドレインを接続し
たｎ型チャネル電解効果トランジスタ（以下、単にｎ型
ＭＯＳという。）２５０と、可変抵抗回路２２０の他端
にドレインを接続したｎ型ＭＯＳ２６０と、ｎ型ＭＯＳ
２５０，２６０のソースに接続した定電流源２７０と、
で構成されており、ｎ型ＭＯＳ２５０，２６０のゲート
を入力端子とし、その入力端子に入力された電圧の差動
を増幅してｎ型ＭＯＳ２５０，２６０のドレインから出
力するようになっている。
価回路により構成されており、発振周波数を制御する制
御電圧ＶDDに一端を接続した可変抵抗回路２１０，２２
０と、可変抵抗回路２１０の他端に一端を接続しかつ他
端を接地したコンデンサ２３０と、可変抵抗回路２２０
の他端に一端を接続しかつ他端を接地したコンデンサ２
４０と、可変抵抗回路２１０の他端にドレインを接続し
たｎ型チャネル電解効果トランジスタ（以下、単にｎ型
ＭＯＳという。）２５０と、可変抵抗回路２２０の他端
にドレインを接続したｎ型ＭＯＳ２６０と、ｎ型ＭＯＳ
２５０，２６０のソースに接続した定電流源２７０と、
で構成されており、ｎ型ＭＯＳ２５０，２６０のゲート
を入力端子とし、その入力端子に入力された電圧の差動
を増幅してｎ型ＭＯＳ２５０，２６０のドレインから出
力するようになっている。
【０００６】このような構成となっているため、ＶＣＯ
１００が動作した場合、出力波形は自然対数の関数とな
り、出力電圧Ｖおよびその周期Ｔは、出力信号の最大振
幅をＶr 、可変抵抗回路２１０，２２０の抵抗値をＲ、
コンデンサ２３０，２４０の容量をＣ、遅延回路の段数
をＮとすると、下式（１），（２）に示すようになる。
１００が動作した場合、出力波形は自然対数の関数とな
り、出力電圧Ｖおよびその周期Ｔは、出力信号の最大振
幅をＶr 、可変抵抗回路２１０，２２０の抵抗値をＲ、
コンデンサ２３０，２４０の容量をＣ、遅延回路の段数
をＮとすると、下式（１），（２）に示すようになる。
【０００７】 Ｖ ＝ Ｖr （１−ｅ-t/CR ） （１） Ｔ ＝ ２ＮＣＲ｛−ｌｎ（０．５）｝ （２） このとき、可変抵抗回路２１０，２２０の抵抗値Ｒは、
下式（３）に示すように、Ｖr が一定となるように調整
されている。したがって、周期Ｔおよび周波数ｆは、可
変抵抗回路２１０，２２０に流れる電流をＩとすると、
下式（４），（５）に示すようになる。
下式（３）に示すように、Ｖr が一定となるように調整
されている。したがって、周期Ｔおよび周波数ｆは、可
変抵抗回路２１０，２２０に流れる電流をＩとすると、
下式（４），（５）に示すようになる。
【０００８】 Ｒ ＝ （ＶDD−Ｖr ）／Ｉ （３） Ｔ ＝ ２ＮＣＶr ｛−ｌｎ（０．５）｝／Ｉ （４） ｆ ＝ １／Ｔ ＝ Ｉ／［２ＮＣＶr ｛−ｌｎ（０．５）｝］ （５） また、ＶＣＯゲインＫVCO は、電流Ｉの変化に対する周
波数ｆの変化の割合となるので、下式（６）に示すよう
になる。
波数ｆの変化の割合となるので、下式（６）に示すよう
になる。
【０００９】 ＫVCO ＝ ｄｆ／ｄＩ ＝ １／［２ＮＣＶr ｛−ｌｎ（０．５）｝］ （６） 以上のことから、ＶＣＯ１００の発振周波数ｆは、遅延
回路の段数Ｎ、コンデンサ２３０，２４０の容量Ｃ、出
力信号の最大振幅Ｖr に反比例するということができ
る。
回路の段数Ｎ、コンデンサ２３０，２４０の容量Ｃ、出
力信号の最大振幅Ｖr に反比例するということができ
る。
【００１０】次に、従来の可変抵抗回路２１０，２２０
の構成を詳細に説明する。図５は、可変抵抗回路２１０
の構成を示す回路図である。なお、可変抵抗回路２１
０，２２０は、いずれも同一に構成されているので、以
下、可変抵抗回路２１０の構成についてのみ説明し、可
変抵抗回路２２０の構成については説明を省略する。
の構成を詳細に説明する。図５は、可変抵抗回路２１０
の構成を示す回路図である。なお、可変抵抗回路２１
０，２２０は、いずれも同一に構成されているので、以
下、可変抵抗回路２１０の構成についてのみ説明し、可
変抵抗回路２２０の構成については説明を省略する。
【００１１】可変抵抗回路２１０は、図５に示すよう
に、制御電圧ＶDDにソースを接続したｐ型チャネル電解
効果トランジスタ（以下、単にｐ型ＭＯＳという。）２
１２と、制御電圧ＶDDにソースを接続したｐ型ＭＯＳ２
１４と、ｐ型ＭＯＳ２１４のゲートをｐ型ＭＯＳ２１２
のゲートと制御電圧ＶDDとに接続切換する切換スイッチ
２１６と、で構成されており、切換信号に基づいて切換
スイッチ２１６を切り換えることにより、抵抗値を制御
するようになっている。
に、制御電圧ＶDDにソースを接続したｐ型チャネル電解
効果トランジスタ（以下、単にｐ型ＭＯＳという。）２
１２と、制御電圧ＶDDにソースを接続したｐ型ＭＯＳ２
１４と、ｐ型ＭＯＳ２１４のゲートをｐ型ＭＯＳ２１２
のゲートと制御電圧ＶDDとに接続切換する切換スイッチ
２１６と、で構成されており、切換信号に基づいて切換
スイッチ２１６を切り換えることにより、抵抗値を制御
するようになっている。
【００１２】ｐ型ＭＯＳ２１２，２１４のドレインは、
いずれも図４に示すコンデンサ２３０の一端およびｎ型
ＭＯＳ２５０のドレインに接続されている。なお、ｐ型
ＭＯＳ２１２のゲートには、各ｐ型ＭＯＳ２１２，２１
４が線形領域で動作するように所定のバイアス電圧が印
加されている。
いずれも図４に示すコンデンサ２３０の一端およびｎ型
ＭＯＳ２５０のドレインに接続されている。なお、ｐ型
ＭＯＳ２１２のゲートには、各ｐ型ＭＯＳ２１２，２１
４が線形領域で動作するように所定のバイアス電圧が印
加されている。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
ＶＣＯ１００、特に可変抵抗回路２１０，２２０にあっ
ては、次のような問題があった。すなわち、図４の等価
回路に示した遅延回路２００ａ〜２００ｄは、あくまで
理想的な場合であり、上式（５），（６）中における実
際の容量Ｃは、コンデンサ２３０，２４０のほかに、次
段のゲート容量や配線の寄生容量等により構成される。
このゲート容量には、可変抵抗回路２１０，２２０にお
けるｐ型ＭＯＳ２１２，２１４のゲート容量が含まれて
いる。それら合成のゲート容量ＣG は、ｐ型ＭＯＳ２１
２，２１４のゲート幅をＬ、ゲート面積をＷ、単位面積
当たりの酸化膜の容量をＣOXとすると、切換スイッチ２
１６により、ｐ型ＭＯＳ２１４のゲートがｐ型ＭＯＳ２
１２のゲートに接続切換されたときは、下式（７）に示
すようにＷＬＣOXとなるが、ｐ型ＭＯＳ２１４のゲート
が制御電圧ＶDDに接続切換されたときは、下式（８）に
示すようにＷＬＣOX／２となる。したがって、切換の前
後における容量変化の割合は、切換前のゲート容量から
切換後のゲート容量を減算してこれを切換前のゲート容
量で除算することにより、５０％となる。
ＶＣＯ１００、特に可変抵抗回路２１０，２２０にあっ
ては、次のような問題があった。すなわち、図４の等価
回路に示した遅延回路２００ａ〜２００ｄは、あくまで
理想的な場合であり、上式（５），（６）中における実
際の容量Ｃは、コンデンサ２３０，２４０のほかに、次
段のゲート容量や配線の寄生容量等により構成される。
このゲート容量には、可変抵抗回路２１０，２２０にお
けるｐ型ＭＯＳ２１２，２１４のゲート容量が含まれて
いる。それら合成のゲート容量ＣG は、ｐ型ＭＯＳ２１
２，２１４のゲート幅をＬ、ゲート面積をＷ、単位面積
当たりの酸化膜の容量をＣOXとすると、切換スイッチ２
１６により、ｐ型ＭＯＳ２１４のゲートがｐ型ＭＯＳ２
１２のゲートに接続切換されたときは、下式（７）に示
すようにＷＬＣOXとなるが、ｐ型ＭＯＳ２１４のゲート
が制御電圧ＶDDに接続切換されたときは、下式（８）に
示すようにＷＬＣOX／２となる。したがって、切換の前
後における容量変化の割合は、切換前のゲート容量から
切換後のゲート容量を減算してこれを切換前のゲート容
量で除算することにより、５０％となる。
【００１４】 ＣG ＝ ＷＬＣOX／２ ＋ ＷＬＣOX／２ ＝ ＷＬＣOX （７） ＣG ＝ ＷＬＣOX／２ ＋ ０ ＝ ＷＬＣOX／２ （８） なお、上式（７），（８）において、第１項は、ｐ型Ｍ
ＯＳ２１２のゲート容量であり、第２項は、ｐ型ＭＯＳ
２１４のゲート容量である。
ＯＳ２１２のゲート容量であり、第２項は、ｐ型ＭＯＳ
２１４のゲート容量である。
【００１５】このような値となるのは、各ｐ型ＭＯＳ２
１２，２１４のゲート容量が次の２つの状態に応じて求
められるからである。すなわち、ｐ型ＭＯＳ２１２，２
１４が線形領域で動作している場合において、ソース，
ドレイン間に制御電圧ＶDDが印加されているときは、Ｗ
ＬＣOX／２となる。一方、ｐ型ＭＯＳ２１２，２１４が
オフとなっているとき、すなわち制御電圧ＶDDにソース
およびゲートが接続されているときは、“０”となる。
１２，２１４のゲート容量が次の２つの状態に応じて求
められるからである。すなわち、ｐ型ＭＯＳ２１２，２
１４が線形領域で動作している場合において、ソース，
ドレイン間に制御電圧ＶDDが印加されているときは、Ｗ
ＬＣOX／２となる。一方、ｐ型ＭＯＳ２１２，２１４が
オフとなっているとき、すなわち制御電圧ＶDDにソース
およびゲートが接続されているときは、“０”となる。
【００１６】以上のようにして、可変抵抗回路２１０，
２２０のゲート容量ＣG は、切換スイッチ２１６を切り
換えることにより変化する。したがって、発振周波数ｆ
およびＶＣＯゲインＫVCO が切換スイッチ２１６の切換
に伴って変動してしまい、その結果、ＶＣＯ１００を用
いて構成されるＰＬＬの特性が変化してしまうという問
題があった。
２２０のゲート容量ＣG は、切換スイッチ２１６を切り
換えることにより変化する。したがって、発振周波数ｆ
およびＶＣＯゲインＫVCO が切換スイッチ２１６の切換
に伴って変動してしまい、その結果、ＶＣＯ１００を用
いて構成されるＰＬＬの特性が変化してしまうという問
題があった。
【００１７】そこで、本発明は、このような従来の問題
を解決することを課題としており、電圧制御発振器にお
いて、可変抵抗回路の抵抗値を変化させたときに、発振
周波数およびＶＣＯゲインが変動するのを防止すること
により、電圧制御発振器の特性を一定に保つのに好適な
可変抵抗回路および電圧制御発振器を提供することを目
的としている。
を解決することを課題としており、電圧制御発振器にお
いて、可変抵抗回路の抵抗値を変化させたときに、発振
周波数およびＶＣＯゲインが変動するのを防止すること
により、電圧制御発振器の特性を一定に保つのに好適な
可変抵抗回路および電圧制御発振器を提供することを目
的としている。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る請求項１記載の可変抵抗回路は、並列
接続した複数のトランジスタを有し、前記いずれかのト
ランジスタの制御電圧を切り換えて抵抗値を制御するよ
うになっている可変抵抗回路において、抵抗要素を構成
する新たなトランジスタを、制御電圧の切換対象となる
前記トランジスタの低電位側に直列接続して設けた。
に、本発明に係る請求項１記載の可変抵抗回路は、並列
接続した複数のトランジスタを有し、前記いずれかのト
ランジスタの制御電圧を切り換えて抵抗値を制御するよ
うになっている可変抵抗回路において、抵抗要素を構成
する新たなトランジスタを、制御電圧の切換対象となる
前記トランジスタの低電位側に直列接続して設けた。
【００１９】このような構成であれば、例えば、並列接
続するトランジスタがｎ＋１個、そのうち制御電圧の切
換対象となるトランジスタが１個、これに直列接続する
新たなトランジスタが１個設けられている場合におい
て、制御電圧の切換対象となるトランジスタが線形領域
で動作するようにその制御電圧が切り換えられたとき
は、それら合成のゲート容量ＣG は、上記トランジスタ
のゲート長をＬ，ＬN 、ゲート面積をＷ，ＷN 、単位面
積当たりの酸化膜の容量をＣOXとすると、下式（９）に
示すようになる。
続するトランジスタがｎ＋１個、そのうち制御電圧の切
換対象となるトランジスタが１個、これに直列接続する
新たなトランジスタが１個設けられている場合におい
て、制御電圧の切換対象となるトランジスタが線形領域
で動作するようにその制御電圧が切り換えられたとき
は、それら合成のゲート容量ＣG は、上記トランジスタ
のゲート長をＬ，ＬN 、ゲート面積をＷ，ＷN 、単位面
積当たりの酸化膜の容量をＣOXとすると、下式（９）に
示すようになる。
【００２０】 ＣG ＝ （ＷＬＣOX＋ＷN ＬN ＣOX）／２ ＋ ｎＷＬＣOX／２ ＝ ｛（ｎ＋１）ＷＬ ＋ ＷN ＬN ｝ＣOX／２ （９） なお、上式（９）において、第１項は、制御電圧の切換
対象となるトランジスタの容量であり、第２項は、これ
に直列接続する新たなトランジスタの容量であり、第３
項は、これらに並列接続するトランジスタの容量であ
る。
対象となるトランジスタの容量であり、第２項は、これ
に直列接続する新たなトランジスタの容量であり、第３
項は、これらに並列接続するトランジスタの容量であ
る。
【００２１】このような値となるのは、各トランジスタ
のゲート容量が次の２つの状態に応じて求められるから
である。すなわち、トランジスタが線形領域で動作して
いる場合において、トランジスタの入力端子と出力端子
との間に電圧が印加されているとき（Case１）は、Ｗx
Ｌx ＣOX／２となる。また、こうした状態でトランジス
タ（例えば、ｘ1 ，ｘ2 ）が直列接続されているとき
（Case２）は、（Ｗx1Ｌ x1ＣOX＋Ｗx2Ｌx2ＣOX）／２と
なる。
のゲート容量が次の２つの状態に応じて求められるから
である。すなわち、トランジスタが線形領域で動作して
いる場合において、トランジスタの入力端子と出力端子
との間に電圧が印加されているとき（Case１）は、Ｗx
Ｌx ＣOX／２となる。また、こうした状態でトランジス
タ（例えば、ｘ1 ，ｘ2 ）が直列接続されているとき
（Case２）は、（Ｗx1Ｌ x1ＣOX＋Ｗx2Ｌx2ＣOX）／２と
なる。
【００２２】一方、上記同様の条件下において、制御電
圧の切換対象となるトランジスタがオフとなるようにそ
の制御電圧が切り換えられたときは、それら合成のゲー
ト容量ＣG は、下式（10）に示すようになる。
圧の切換対象となるトランジスタがオフとなるようにそ
の制御電圧が切り換えられたときは、それら合成のゲー
ト容量ＣG は、下式（10）に示すようになる。
【００２３】 ＣG ＝ ０ ＋ ＷN ＬN ＣOX ＋ ｎＷＬＣOX／２ ＝ （ｎＷＬ／２ ＋ ＷN ＬN ）ＣOX （10） なお、上式（10）において、第１項から第３項までは、
上式（９）と同様の内容を示すものである。
上式（９）と同様の内容を示すものである。
【００２４】このような値となるのは、各トランジスタ
のゲート容量が上記２つの状態に加えて次の２つの状態
に応じて求められるからである。すなわち、トランジス
タが線形領域で動作している場合において、トランジス
タの入力端子と出力端子との間に電圧が印加されていな
いとき（Case３）は、Ｗx Ｌx ＣOXとなる。一方、トラ
ンジスタがオフとなっているとき（Case４）は、“０”
となる。
のゲート容量が上記２つの状態に加えて次の２つの状態
に応じて求められるからである。すなわち、トランジス
タが線形領域で動作している場合において、トランジス
タの入力端子と出力端子との間に電圧が印加されていな
いとき（Case３）は、Ｗx Ｌx ＣOXとなる。一方、トラ
ンジスタがオフとなっているとき（Case４）は、“０”
となる。
【００２５】したがって、上式（９）におけるＣG をＣ
G(9)、上式（10）におけるＣG をＣ G(10) とすると、制
御電圧を切り換える前後における容量変化の割合ｄは、
下式（11) に示すようになり、ＣG(10) −２（ＣG(9)−
ＣG(10) ）＞０であることから、５０％未満となる。
G(9)、上式（10）におけるＣG をＣ G(10) とすると、制
御電圧を切り換える前後における容量変化の割合ｄは、
下式（11) に示すようになり、ＣG(10) −２（ＣG(9)−
ＣG(10) ）＞０であることから、５０％未満となる。
【００２６】 ｄ ＝ （ＣG(9)−ＣG(10) ）／ＣG(10) ＝ （ＷＬ−ＷN ＬN ）／｛（ｎ＋１）ＷＬ＋ＷN ＬN ｝ （11) なお、この請求項１記載の発明において、制御電圧の切
換対象となるトランジスタは、複数設けられていてもよ
く、この場合、制御電圧を切り換える前後における容量
変化の割合をより低減するには、これら各トランジスタ
の低電位側にそれぞれ新たなトランジスタを設けるのが
好ましい。
換対象となるトランジスタは、複数設けられていてもよ
く、この場合、制御電圧を切り換える前後における容量
変化の割合をより低減するには、これら各トランジスタ
の低電位側にそれぞれ新たなトランジスタを設けるのが
好ましい。
【００２７】また、制御電圧をどのような値に切り換え
るようにしてもよいが、制御電圧を切り換える前後にお
ける容量変化の割合をより低減するには、制御電圧の切
換状態に、当該トランジスタを線形領域で動作させる状
態（上記Case１〜３が適用可能）と、当該トランジスタ
をオフとする状態（上記Case４が適用可能）と、が含ま
れているのが好ましい。
るようにしてもよいが、制御電圧を切り換える前後にお
ける容量変化の割合をより低減するには、制御電圧の切
換状態に、当該トランジスタを線形領域で動作させる状
態（上記Case１〜３が適用可能）と、当該トランジスタ
をオフとする状態（上記Case４が適用可能）と、が含ま
れているのが好ましい。
【００２８】また、複数のトランジスタを並列接続する
ことには、各トランジスタを１つずつ並列接続すること
のほか、複数のトランジスタを直列接続したトランジス
タ組を複数生成し、これらをさらに並列接続することも
含まれている。すなわち、複数のトランジスタを接続し
た結果、少なくとも一対のトランジスタが並列関係を有
していれば足りる。
ことには、各トランジスタを１つずつ並列接続すること
のほか、複数のトランジスタを直列接続したトランジス
タ組を複数生成し、これらをさらに並列接続することも
含まれている。すなわち、複数のトランジスタを接続し
た結果、少なくとも一対のトランジスタが並列関係を有
していれば足りる。
【００２９】また、各トランジスタおよび新たなトラン
ジスタの制御電圧は、いずれも同一の電圧源から供給さ
れるものであってもよいし、それぞれ異なる電圧源から
供給されるものであってもよい。すなわち、各トランジ
スタおよび新たなトランジスタの制御端子は、特に、共
通の電圧線に接続されている必要はない。
ジスタの制御電圧は、いずれも同一の電圧源から供給さ
れるものであってもよいし、それぞれ異なる電圧源から
供給されるものであってもよい。すなわち、各トランジ
スタおよび新たなトランジスタの制御端子は、特に、共
通の電圧線に接続されている必要はない。
【００３０】また、この請求項１記載の発明における作
用を説明するにあたっては、説明の簡略化を図るため、
各トランジスタは、いずれも同一の容量となるように構
成されている場合について説明したが、これに限らず、
各トランジスタは、いずれも同一の容量となるように構
成されている必要はなく、それぞれ異なる容量となるよ
うに構成されていてもよい。
用を説明するにあたっては、説明の簡略化を図るため、
各トランジスタは、いずれも同一の容量となるように構
成されている場合について説明したが、これに限らず、
各トランジスタは、いずれも同一の容量となるように構
成されている必要はなく、それぞれ異なる容量となるよ
うに構成されていてもよい。
【００３１】この請求項１記載の発明において、「制御
電圧」とは、トランジスタの抵抗値を制御するためにそ
の制御端子に印加する電圧をいう。さらに、本発明に係
る請求項２記載の可変抵抗回路は、請求項１記載の可変
抵抗回路において、前記新たなトランジスタを、前記直
列接続するトランジスタと同一の容量となるように構成
した。
電圧」とは、トランジスタの抵抗値を制御するためにそ
の制御端子に印加する電圧をいう。さらに、本発明に係
る請求項２記載の可変抵抗回路は、請求項１記載の可変
抵抗回路において、前記新たなトランジスタを、前記直
列接続するトランジスタと同一の容量となるように構成
した。
【００３２】このような構成であれば、上記請求項１記
載と同様の条件下において、各トランジスタの容量と、
新たなトランジスタの容量と、が同一であるため、ＬN
＝Ｌ、ＷN ＝Ｗとなるので、制御電圧を切り換える前後
における容量変化の割合ｄは、下式（12) に示すように
０％となる。
載と同様の条件下において、各トランジスタの容量と、
新たなトランジスタの容量と、が同一であるため、ＬN
＝Ｌ、ＷN ＝Ｗとなるので、制御電圧を切り換える前後
における容量変化の割合ｄは、下式（12) に示すように
０％となる。
【００３３】 ｄ ＝ （ＷＬ−ＷＬ）／｛（ｎ＋１）ＷＬ＋ＷＬ｝ ＝ ０ （12） さらに、本発明に係る請求項３記載の可変抵抗回路は、
所定電位にソースを接続しかつ少なくとも前記所定電位
にゲートが接続切換可能となっている、ＭＯＳ型の電界
効果トランジスタである第１のトランジスタを有する可
変抵抗回路において、ＭＯＳ型の電界効果トランジスタ
である第２のトランジスタを、前記第１のトランジスタ
のドレインに直列接続して設けた。
所定電位にソースを接続しかつ少なくとも前記所定電位
にゲートが接続切換可能となっている、ＭＯＳ型の電界
効果トランジスタである第１のトランジスタを有する可
変抵抗回路において、ＭＯＳ型の電界効果トランジスタ
である第２のトランジスタを、前記第１のトランジスタ
のドレインに直列接続して設けた。
【００３４】このような構成であれば、例えば、第１の
トランジスタが線形領域で動作するようにその制御電圧
が切り換えられたときは、それら合成のゲート容量ＣG
は、第１および第２のトランジスタのゲート長をＬ1 ，
Ｌ2 、ゲート面積をＷ1 ，Ｗ 2 、単位面積当たりのゲー
ト容量ＣOXとすると、下式（13）に示すようになる。
トランジスタが線形領域で動作するようにその制御電圧
が切り換えられたときは、それら合成のゲート容量ＣG
は、第１および第２のトランジスタのゲート長をＬ1 ，
Ｌ2 、ゲート面積をＷ1 ，Ｗ 2 、単位面積当たりのゲー
ト容量ＣOXとすると、下式（13）に示すようになる。
【００３５】 ＣG ＝ （Ｗ1 Ｌ1 ＣOX＋Ｗ2 Ｌ2 ＣOX）／２ （13） なお、上式（13）において、第１項は、第１のトランジ
スタの容量であり、第２項は、第２のトランジスタの容
量である。また、各トランジスタのゲート容量は、上記
Case１，２を適用して求められる。
スタの容量であり、第２項は、第２のトランジスタの容
量である。また、各トランジスタのゲート容量は、上記
Case１，２を適用して求められる。
【００３６】一方、上記同様の条件下において、第１の
トランジスタのゲートが所定電位にその接続を切り換え
られたときは、第１のトランジスタがオフとなるので、
それら合成のゲート容量ＣG は、下式（14）に示すよう
になる。
トランジスタのゲートが所定電位にその接続を切り換え
られたときは、第１のトランジスタがオフとなるので、
それら合成のゲート容量ＣG は、下式（14）に示すよう
になる。
【００３７】 ＣG ＝ ０ ＋ Ｗ2 Ｌ2 ＣOX ＝ Ｗ2 Ｌ2 ＣOX （14） なお、上式（14）において、第１項、第２項は、上式
（13）と同様の内容を示すものである。また、各トラン
ジスタのゲート容量は、上記Case１〜４を適用して求め
られる。
（13）と同様の内容を示すものである。また、各トラン
ジスタのゲート容量は、上記Case１〜４を適用して求め
られる。
【００３８】したがって、上式（13）におけるＣG をＣ
G(13) 、上式（14）におけるＣG をＣG(14) とすると、
制御電圧を切り換える前後における容量変化の割合ｄ
は、下式（15) に示すようになり、３Ｗ2 Ｌ2 ＞Ｗ1 Ｌ
1 の条件を満たせば、ＣG(14)−２（ＣG(13) −Ｃ
G(14) ）＞０となって５０％未満となる。
G(13) 、上式（14）におけるＣG をＣG(14) とすると、
制御電圧を切り換える前後における容量変化の割合ｄ
は、下式（15) に示すようになり、３Ｗ2 Ｌ2 ＞Ｗ1 Ｌ
1 の条件を満たせば、ＣG(14)−２（ＣG(13) −Ｃ
G(14) ）＞０となって５０％未満となる。
【００３９】 ｄ ＝ （ＣG(13) −ＣG(14) ）／ＣG(14) ＝ （Ｗ1 Ｌ1 −Ｗ2 Ｌ2 ）／Ｗ2 Ｌ2 （15) 一方、本発明に係る請求項４記載の電圧制御発振器は、
請求項１ないし３記載の可変抵抗回路を含む複数の遅延
回路を、環状接続して構成した。
請求項１ないし３記載の可変抵抗回路を含む複数の遅延
回路を、環状接続して構成した。
【００４０】このような構成であれば、発振信号は、各
遅延回路により遅延された周期をもって出力される。こ
のとき、発振周波数は、発振周波数を制御する発振周波
数制御電圧と、次段の遅延回路のゲート容量と、により
決定されるが、遅延回路が請求項１ないし３記載の可変
抵抗回路を含んでいるので、発振周波数制御電圧の大き
さに応じて可変抵抗回路のトランジスタの制御電圧が切
り換えられたときは、遅延回路のゲート容量が変化する
のが抑制される。
遅延回路により遅延された周期をもって出力される。こ
のとき、発振周波数は、発振周波数を制御する発振周波
数制御電圧と、次段の遅延回路のゲート容量と、により
決定されるが、遅延回路が請求項１ないし３記載の可変
抵抗回路を含んでいるので、発振周波数制御電圧の大き
さに応じて可変抵抗回路のトランジスタの制御電圧が切
り換えられたときは、遅延回路のゲート容量が変化する
のが抑制される。
【００４１】また、本発明に係る請求項５記載の電圧制
御発振器は、環状接続した複数の遅延回路を有する電圧
制御発振器において、前記遅延回路は、請求項１ないし
３記載の可変抵抗回路と、入力電圧の差動を増幅する対
のトランジスタと、を有し、前記可変抵抗回路の抵抗値
により前記トランジスタの出力信号の振幅を調整するよ
うになっている。
御発振器は、環状接続した複数の遅延回路を有する電圧
制御発振器において、前記遅延回路は、請求項１ないし
３記載の可変抵抗回路と、入力電圧の差動を増幅する対
のトランジスタと、を有し、前記可変抵抗回路の抵抗値
により前記トランジスタの出力信号の振幅を調整するよ
うになっている。
【００４２】このような構成であれば、発振信号は、各
遅延回路により遅延された周期をもって、かつ、請求項
１ないし３記載の可変抵抗回路の抵抗値により調整され
た振幅をもってトランジスタから出力される。このと
き、発振周波数およびＶＣＯゲインは、発振周波数を制
御する発振周波数制御電圧と、次段の遅延回路のゲート
容量と、により決定されるが、遅延回路が請求項１ない
し３記載の可変抵抗回路を含んでいるので、発振周波数
制御電圧の大きさに応じて可変抵抗回路のトランジスタ
の制御電圧が切り換えられたときは、遅延回路のゲート
容量が変化するのが抑制される。
遅延回路により遅延された周期をもって、かつ、請求項
１ないし３記載の可変抵抗回路の抵抗値により調整され
た振幅をもってトランジスタから出力される。このと
き、発振周波数およびＶＣＯゲインは、発振周波数を制
御する発振周波数制御電圧と、次段の遅延回路のゲート
容量と、により決定されるが、遅延回路が請求項１ない
し３記載の可変抵抗回路を含んでいるので、発振周波数
制御電圧の大きさに応じて可変抵抗回路のトランジスタ
の制御電圧が切り換えられたときは、遅延回路のゲート
容量が変化するのが抑制される。
【００４３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。図１は、本発明に係る可変抵
抗回路の構成を示す回路図である。なお、従来と同一の
部分については、同一の符号を付して説明を省略する。
を参照しながら説明する。図１は、本発明に係る可変抵
抗回路の構成を示す回路図である。なお、従来と同一の
部分については、同一の符号を付して説明を省略する。
【００４４】この実施の形態は、本発明に係る可変抵抗
回路を、図３，４に示すように、ＶＣＯ１００におい
て、遅延回路２００ａ〜２００ｄの出力信号の振幅を調
整する可変抵抗回路２１０，２２０に適用したものであ
る。
回路を、図３，４に示すように、ＶＣＯ１００におい
て、遅延回路２００ａ〜２００ｄの出力信号の振幅を調
整する可変抵抗回路２１０，２２０に適用したものであ
る。
【００４５】まず、本発明に係る可変抵抗回路２１０の
構成を説明する。なお、可変抵抗回路２１０，２２０
は、いずれも同一に構成されているので、以下、可変抵
抗回路２１０の構成についてのみ説明し、可変抵抗回路
２２０の構成については説明を省略する。
構成を説明する。なお、可変抵抗回路２１０，２２０
は、いずれも同一に構成されているので、以下、可変抵
抗回路２１０の構成についてのみ説明し、可変抵抗回路
２２０の構成については説明を省略する。
【００４６】可変抵抗回路２１０は、図１に示すよう
に、制御電圧ＶDDにソースを接続したｐ型ＭＯＳ３１２
と、制御電圧ＶDDにソースを接続したｐ型ＭＯＳ３１４
と、ｐ型ＭＯＳ３１２のドレインにソースを接続したｐ
型ＭＯＳ３１６と、ｐ型ＭＯＳ３１４のドレインにソー
スを接続したｐ型ＭＯＳ３１８と、ｐ型ＭＯＳ３１４の
ゲートをｐ型ＭＯＳ３１２のゲートと制御電圧ＶDDとに
接続切換する切換スイッチ３２０と、で構成されてお
り、切換信号に基づいて切換スイッチ３２０を切り換え
ることにより、抵抗値を制御するようになっている。ま
た、各ｐ型ＭＯＳ３１２〜３１８は、いずれもゲート長
がＬ／２、ゲート面積がＷとなるように構成されてい
る。
に、制御電圧ＶDDにソースを接続したｐ型ＭＯＳ３１２
と、制御電圧ＶDDにソースを接続したｐ型ＭＯＳ３１４
と、ｐ型ＭＯＳ３１２のドレインにソースを接続したｐ
型ＭＯＳ３１６と、ｐ型ＭＯＳ３１４のドレインにソー
スを接続したｐ型ＭＯＳ３１８と、ｐ型ＭＯＳ３１４の
ゲートをｐ型ＭＯＳ３１２のゲートと制御電圧ＶDDとに
接続切換する切換スイッチ３２０と、で構成されてお
り、切換信号に基づいて切換スイッチ３２０を切り換え
ることにより、抵抗値を制御するようになっている。ま
た、各ｐ型ＭＯＳ３１２〜３１８は、いずれもゲート長
がＬ／２、ゲート面積がＷとなるように構成されてい
る。
【００４７】ｐ型ＭＯＳ３１６，３１８のゲートは、い
ずれもｐ型ＭＯＳ３１２のゲートに接続されており、ｐ
型ＭＯＳ３１６，３１８のドレインは、いずれも図４に
示すコンデンサ２３０の一端およびｎ型ＭＯＳ２５０の
ドレインに接続されている。すなわち、ｐ型ＭＯＳ３１
２，３１６とｐ型ＭＯＳ３１４，３１８とは、並列に接
続されており、ｐ型ＭＯＳ３１２とｐ型ＭＯＳ３１６
と、およびｐ型ＭＯＳ３１４とｐ型ＭＯＳ３１８とは、
直列に接続されている。なお、ｐ型ＭＯＳ３１２のゲー
トには、各ｐ型ＭＯＳ３１２〜３１８が線形領域で動作
するように所定のバイアス電圧が印加されている。
ずれもｐ型ＭＯＳ３１２のゲートに接続されており、ｐ
型ＭＯＳ３１６，３１８のドレインは、いずれも図４に
示すコンデンサ２３０の一端およびｎ型ＭＯＳ２５０の
ドレインに接続されている。すなわち、ｐ型ＭＯＳ３１
２，３１６とｐ型ＭＯＳ３１４，３１８とは、並列に接
続されており、ｐ型ＭＯＳ３１２とｐ型ＭＯＳ３１６
と、およびｐ型ＭＯＳ３１４とｐ型ＭＯＳ３１８とは、
直列に接続されている。なお、ｐ型ＭＯＳ３１２のゲー
トには、各ｐ型ＭＯＳ３１２〜３１８が線形領域で動作
するように所定のバイアス電圧が印加されている。
【００４８】次に、上記実施の形態の動作を図面を参照
しながら説明する。図２は、ｐ型ＭＯＳのゲート容量を
求める場合を説明するための図である。まず、切換スイ
ッチ３２０により、ｐ型ＭＯＳ３１４のゲートがｐ型Ｍ
ＯＳ３１２のゲートに接続切換されたときは、ｐ型ＭＯ
Ｓ３１２〜３１８はいずれも線形領域で動作する。この
とき、各ｐ型ＭＯＳ３１２〜３１８の合成のゲート容量
ＣG は、単位面積当たりの酸化膜の容量をＣOXとする
と、下式（16）に示すようになる。
しながら説明する。図２は、ｐ型ＭＯＳのゲート容量を
求める場合を説明するための図である。まず、切換スイ
ッチ３２０により、ｐ型ＭＯＳ３１４のゲートがｐ型Ｍ
ＯＳ３１２のゲートに接続切換されたときは、ｐ型ＭＯ
Ｓ３１２〜３１８はいずれも線形領域で動作する。この
とき、各ｐ型ＭＯＳ３１２〜３１８の合成のゲート容量
ＣG は、単位面積当たりの酸化膜の容量をＣOXとする
と、下式（16）に示すようになる。
【００４９】 ＣG ＝ ｛Ｗ（Ｌ／２）ＣOX＋Ｗ（Ｌ／２）ＣOX｝／２ ＋ ｛Ｗ（Ｌ／２）ＣOX＋Ｗ（Ｌ／２）ＣOX｝／２ ＝ ＷＬＣOX （16） なお、上式（16）において、第１項および第２項は、ｐ
型ＭＯＳ３１２，３１６の容量であり、第３項および第
４項は、ｐ型ＭＯＳ３１４，３１８の容量である。
型ＭＯＳ３１２，３１６の容量であり、第３項および第
４項は、ｐ型ＭＯＳ３１４，３１８の容量である。
【００５０】このような値となるのは、各ｐ型ＭＯＳ３
１２〜３１８のゲート容量が次の２つの状態に応じて求
められるからである。すなわち、図２（ａ）に示すよう
に、ｐ型ＭＯＳが線形領域で動作している場合におい
て、ｐ型ＭＯＳのソース，ドレイン間に制御電圧ＶDDが
印加されているときは、ＷＬＣOX／４となる。また、図
２（ｂ）に示すように、ｐ型ＭＯＳ同士が直列接続され
ているときは、ＷＬＣOX／２となる。
１２〜３１８のゲート容量が次の２つの状態に応じて求
められるからである。すなわち、図２（ａ）に示すよう
に、ｐ型ＭＯＳが線形領域で動作している場合におい
て、ｐ型ＭＯＳのソース，ドレイン間に制御電圧ＶDDが
印加されているときは、ＷＬＣOX／４となる。また、図
２（ｂ）に示すように、ｐ型ＭＯＳ同士が直列接続され
ているときは、ＷＬＣOX／２となる。
【００５１】次に、切換スイッチ３２０により、ｐ型Ｍ
ＯＳ３１４のゲートが制御電圧ＶDDに接続切換されたと
きは、ｐ型ＭＯＳ３１２，３１６，３１８はいずれも線
形領域で動作するが、ｐ型ＭＯＳ３１４はオフとなる。
このとき、各ｐ型ＭＯＳ３１２〜３１８の合成のゲート
容量ＣG は、下式（17）に示すようになる。
ＯＳ３１４のゲートが制御電圧ＶDDに接続切換されたと
きは、ｐ型ＭＯＳ３１２，３１６，３１８はいずれも線
形領域で動作するが、ｐ型ＭＯＳ３１４はオフとなる。
このとき、各ｐ型ＭＯＳ３１２〜３１８の合成のゲート
容量ＣG は、下式（17）に示すようになる。
【００５２】 ＣG ＝ ｛Ｗ（Ｌ／２）ＣOX＋Ｗ（Ｌ／２）ＣOX｝／２ ＋ ０ ＋ Ｗ（Ｌ／２）ＣOX ＝ ＷＬＣOX （17） なお、上式（17）において、第１項から第４項までは、
上式（16）と同様の内容を示すものである。
上式（16）と同様の内容を示すものである。
【００５３】このような値となるのは、各ｐ型ＭＯＳ３
１２〜３１８のゲート容量が上記２つの状態に加えて次
の２つの状態に応じて求められるからである。すなわ
ち、図２（ｃ）に示すように、ｐ型ＭＯＳが線形領域で
動作している場合において、ｐ型ＭＯＳのソース，ドレ
イン間に制御電圧ＶDDが印加されていないときは、ＷＬ
ＣOX／２となる。一方、図２（ｄ）に示すように、ｐ型
ＭＯＳがオフとなっているときは、“０”となる。
１２〜３１８のゲート容量が上記２つの状態に加えて次
の２つの状態に応じて求められるからである。すなわ
ち、図２（ｃ）に示すように、ｐ型ＭＯＳが線形領域で
動作している場合において、ｐ型ＭＯＳのソース，ドレ
イン間に制御電圧ＶDDが印加されていないときは、ＷＬ
ＣOX／２となる。一方、図２（ｄ）に示すように、ｐ型
ＭＯＳがオフとなっているときは、“０”となる。
【００５４】したがって、上式（16）におけるＣG をＣ
G(16) 、上式（17）におけるＣG をＣG(17) とすると、
切換スイッチ３２０を切り換える前後における容量変化
の割合ｄは、下式（18) に示すように０％となる。
G(16) 、上式（17）におけるＣG をＣG(17) とすると、
切換スイッチ３２０を切り換える前後における容量変化
の割合ｄは、下式（18) に示すように０％となる。
【００５５】 ｄ ＝ （ＣG(16) −ＣG(17) ）／ＣG(17) ＝ （ＷＬ−ＷＬ）／ＷＬ ＝ ０ （18) このようにして、並列接続した複数のｐ型ＭＯＳ３１２
〜３１６を有し、ｐ型ＭＯＳ３１４のゲートを接続切換
することにより、抵抗値を制御するようになっている可
変抵抗回路２１０において、ｐ型ＭＯＳ３１８を、ゲー
トを接続切換するｐ型ＭＯＳ３１４の低電位側に直列接
続したから、ｐ型ＭＯＳ３１４，３１８の合成のゲート
容量は、ｐ型ＭＯＳ３１４のゲートをｐ型ＭＯＳ３１２
のゲートに接続切換したときは、各ゲート容量の総和の
１／２となり、ｐ型ＭＯＳ３１４のゲートを制御電圧Ｖ
DDに接続切換したときは、ｐ型ＭＯＳ３１８のゲート容
量となるので、従来に比して、ｐ型ＭＯＳ３１４のゲー
トを接続切換しても、その切換前後で各ｐ型ＭＯＳ３１
２〜３１８の合成のゲート容量が変化するのを比較的防
止することができる。
〜３１６を有し、ｐ型ＭＯＳ３１４のゲートを接続切換
することにより、抵抗値を制御するようになっている可
変抵抗回路２１０において、ｐ型ＭＯＳ３１８を、ゲー
トを接続切換するｐ型ＭＯＳ３１４の低電位側に直列接
続したから、ｐ型ＭＯＳ３１４，３１８の合成のゲート
容量は、ｐ型ＭＯＳ３１４のゲートをｐ型ＭＯＳ３１２
のゲートに接続切換したときは、各ゲート容量の総和の
１／２となり、ｐ型ＭＯＳ３１４のゲートを制御電圧Ｖ
DDに接続切換したときは、ｐ型ＭＯＳ３１８のゲート容
量となるので、従来に比して、ｐ型ＭＯＳ３１４のゲー
トを接続切換しても、その切換前後で各ｐ型ＭＯＳ３１
２〜３１８の合成のゲート容量が変化するのを比較的防
止することができる。
【００５６】特に、ｐ型ＭＯＳ３１８を、ｐ型ＭＯＳ３
１４と同一の容量となるように構成したから、ｐ型ＭＯ
Ｓ３１４，３１８の合成のゲート容量は、ｐ型ＭＯＳ３
１４のゲートをｐ型ＭＯＳ３１２のゲートに接続切換し
たときは、各ゲート容量の総和の１／２、すなわちｐ型
ＭＯＳ３１８のゲート容量と等しくなり、ｐ型ＭＯＳ３
１４のゲートを制御電圧ＶDDに接続切換したときは、ｐ
型ＭＯＳ３１８のゲート容量となるので、ｐ型ＭＯＳ３
１４のゲートを接続切換しても、その切換前後で各ｐ型
ＭＯＳ３１２〜３１８の合成のゲート容量が変化するの
をさらに防止することができる。
１４と同一の容量となるように構成したから、ｐ型ＭＯ
Ｓ３１４，３１８の合成のゲート容量は、ｐ型ＭＯＳ３
１４のゲートをｐ型ＭＯＳ３１２のゲートに接続切換し
たときは、各ゲート容量の総和の１／２、すなわちｐ型
ＭＯＳ３１８のゲート容量と等しくなり、ｐ型ＭＯＳ３
１４のゲートを制御電圧ＶDDに接続切換したときは、ｐ
型ＭＯＳ３１８のゲート容量となるので、ｐ型ＭＯＳ３
１４のゲートを接続切換しても、その切換前後で各ｐ型
ＭＯＳ３１２〜３１８の合成のゲート容量が変化するの
をさらに防止することができる。
【００５７】また、可変抵抗回路２１０，２２０を含む
遅延回路２００ａ〜２００ｄを、環状接続して構成した
から、切換スイッチ３２０を切り換えたときに、上式
（５），（６）中の容量Ｃが変化するのが抑制されるの
で、従来に比して、ＶＣＯ１００において、ｐ型ＭＯＳ
３１４のゲートを接続切換しても、発振周波数およびＶ
ＣＯゲインＫVCO の変動を抑えることができる。
遅延回路２００ａ〜２００ｄを、環状接続して構成した
から、切換スイッチ３２０を切り換えたときに、上式
（５），（６）中の容量Ｃが変化するのが抑制されるの
で、従来に比して、ＶＣＯ１００において、ｐ型ＭＯＳ
３１４のゲートを接続切換しても、発振周波数およびＶ
ＣＯゲインＫVCO の変動を抑えることができる。
【００５８】なお、上記実施の形態においては、ｐ型Ｍ
ＯＳ３１２側とｐ型ＭＯＳ３１４側との整合性をとるた
めに、ｐ型ＭＯＳ３１２側にｐ型ＭＯＳ３１６を設けた
が、これに限らず、ｐ型ＭＯＳ３１６を特に設けなくて
もよい。
ＯＳ３１２側とｐ型ＭＯＳ３１４側との整合性をとるた
めに、ｐ型ＭＯＳ３１２側にｐ型ＭＯＳ３１６を設けた
が、これに限らず、ｐ型ＭＯＳ３１６を特に設けなくて
もよい。
【００５９】
【発明の効果】以上説明したように、本発明に係る請求
項１または２記載の可変抵抗回路によれば、従来に比し
て、トランジスタの制御電圧を切り換えても、その切換
前後で各トランジスタおよび新たなトランジスタの合成
のゲート容量が変化するのを比較的防止することができ
るという効果が得られる。
項１または２記載の可変抵抗回路によれば、従来に比し
て、トランジスタの制御電圧を切り換えても、その切換
前後で各トランジスタおよび新たなトランジスタの合成
のゲート容量が変化するのを比較的防止することができ
るという効果が得られる。
【００６０】特に、本発明に係る請求項２記載の可変抵
抗回路によれば、トランジスタの制御電圧を切り換えて
も、その切換前後で各トランジスタおよび新たなトラン
ジスタの合成のゲート容量が変化するのをさらに防止す
ることができるという効果も得られる。
抗回路によれば、トランジスタの制御電圧を切り換えて
も、その切換前後で各トランジスタおよび新たなトラン
ジスタの合成のゲート容量が変化するのをさらに防止す
ることができるという効果も得られる。
【００６１】また、本発明に係る請求項３記載の可変抵
抗回路によれば、従来に比して、第１のトランジスタの
制御電圧を切り換えても、その切換前後で第１のトラン
ジスタおよび第２のトランジスタの合成のゲート容量が
変化するのを比較的防止することができるという効果が
得られる。
抗回路によれば、従来に比して、第１のトランジスタの
制御電圧を切り換えても、その切換前後で第１のトラン
ジスタおよび第２のトランジスタの合成のゲート容量が
変化するのを比較的防止することができるという効果が
得られる。
【００６２】一方、本発明に係る請求項４または５記載
の電圧制御発振器によれば、従来に比して、発振周波数
およびＶＣＯゲインの変動を抑えることができるという
効果が得られる。
の電圧制御発振器によれば、従来に比して、発振周波数
およびＶＣＯゲインの変動を抑えることができるという
効果が得られる。
【図１】本発明に係る可変抵抗回路および電圧制御発振
器の実施の形態を示す図である。
器の実施の形態を示す図である。
【図２】ｐ型ＭＯＳのゲート容量を求める場合を説明す
るための図である。
るための図である。
【図３】電圧制御発振器１００の構成を示す概略図であ
る。
る。
【図４】遅延回路２００ａの構成を示す等価回路図であ
る。
る。
【図５】従来の可変抵抗回路２１０の構成を示す回路図
である。
である。
１００ 電圧制御発振器 ２００ａ〜２００ｄ 遅延回路 ３００ コンパレータ ２１０，２２０ 可変抵抗回路 ２３０，２４０ コンデンサ ２５０，２６０ ｎ型ＭＯＳ ２７０ 定電流源 ２１２，２１４ ｐ型ＭＯＳ ３１２〜３１８ ｐ型ＭＯＳ ２１６，３２０ 切換スイッチ ＶDD 制御電圧
Claims (5)
- 【請求項１】 並列接続した複数のトランジスタを有
し、前記いずれかのトランジスタの制御電圧を切り換え
て抵抗値を制御するようになっている可変抵抗回路にお
いて、 抵抗要素を構成する新たなトランジスタを、制御電圧の
切換対象となる前記トランジスタの低電位側に直列接続
して設けたことを特徴とする可変抵抗回路。 - 【請求項２】 請求項１において、 前記新たなトランジスタを、前記直列接続するトランジ
スタと同一の容量となるように構成したことを特徴とす
る可変抵抗回路。 - 【請求項３】 所定電位にソースを接続し且つ少なくと
も前記所定電位にゲートが接続切換可能となっている、
ＭＯＳ型の電界効果トランジスタである第１のトランジ
スタを有する可変抵抗回路において、 ＭＯＳ型の電界効果トランジスタである第２のトランジ
スタを、前記第１のトランジスタのドレインに直列接続
して設けたことを特徴とする可変抵抗回路。 - 【請求項４】 請求項１乃至３記載の可変抵抗回路を含
む複数の遅延回路を、環状接続して構成したことを特徴
とする電圧制御発振器。 - 【請求項５】 環状接続した複数の遅延回路を有する電
圧制御発振器において、 前記遅延回路は、請求項１乃至３記載の可変抵抗回路
と、入力電圧の差動を増幅する対のトランジスタと、を
有し、前記可変抵抗回路の抵抗値により前記トランジス
タの出力信号の振幅を調整するようになっていることを
特徴とする電圧制御発振器。
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|---|---|---|---|
| JP24058298A JP4307597B2 (ja) | 1998-08-26 | 1998-08-26 | 可変抵抗回路及び電圧制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24058298A JP4307597B2 (ja) | 1998-08-26 | 1998-08-26 | 可変抵抗回路及び電圧制御発振回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2000068787A true JP2000068787A (ja) | 2000-03-03 |
| JP4307597B2 JP4307597B2 (ja) | 2009-08-05 |
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ID=17061670
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24058298A Expired - Fee Related JP4307597B2 (ja) | 1998-08-26 | 1998-08-26 | 可変抵抗回路及び電圧制御発振回路 |
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|---|---|
| JP (1) | JP4307597B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008054134A (ja) * | 2006-08-25 | 2008-03-06 | Matsushita Electric Ind Co Ltd | リング発振器及びそれを備えた半導体集積回路及び電子機器 |
| US8040196B2 (en) | 2008-10-09 | 2011-10-18 | Samsung Electronics Co., Ltd. | Digitally controlled oscillator |
-
1998
- 1998-08-26 JP JP24058298A patent/JP4307597B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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