JP2008054134A - リング発振器及びそれを備えた半導体集積回路及び電子機器 - Google Patents

リング発振器及びそれを備えた半導体集積回路及び電子機器 Download PDF

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Abstract

【課題】比較的簡単な構成で十分な発振周波数精度が得られ、発振周波数のブレを補正可能なリング発振器を実現する。
【解決手段】差動増幅回路（１０Ａ）は、第１及び第２のトランジスタ（１１１，１１２）からなる差動トランジスタ対（１１）と、一端が第１及び第２のトランジスタ（１１１，１１２）の接続点に接続され、他端が第１の電圧ノードに接続された第１の抵抗（１２）と、第１及び第２のトランジスタ（１１１，１１２）のそれぞれと第２の電圧ノードとの間に設けられた第２及び第３の抵抗（１３，１４）と、第２及び第３の抵抗（１３，１４）のそれぞれに接続され、与えられた制御信号に応じて負荷特性が変化する第１及び第２の受動回路（１３’，１４’）とを備えている。リング発振器は、この差動増幅回路（１０Ａ）を複数個ループ状に接続して構成される。
【選択図】図１

Description

本発明は、リング発振器に関し、特に、マイクロコンピュータなどで用いられる動作クロック信号を生成する発振器及びそれを備えた半導体集積回路及び電子機器に関する。
マイクロコンピュータなどでは、外部水晶発振器から入力された原クロック信号の周波数を内部の分周器によって遅くさせて所望の動作周波数を得るのが一般的である。しかし、マイクロコンピュータが安価となった現況を鑑みるに、外部水晶発振器を設けてマイクロコンピュータの動作クロック信号を得るといった上記の手法はコストメリットに欠けている。また、外部水晶発振器からの原クロック信号を受ける入力バッファ部は依然として高速動作する必要があり、これはマイクロコンピュータの低消費電力化を阻む要因となっている。したがって、マイクロコンピュータなどでは、低コスト化及び低消費電力化の観点から、比較的低速な動作クロック信号を生成する自立型の発振器を内蔵することが好ましい。このような自立型の発振器として、反転遅延回路を複数個ループ状に接続してなる差動型のリング発振器（例えば、特許文献１参照）を用いることが可能である。
特開平１１―１１２２９８号公報
差動型のリング発振器は、電源電圧や周辺温度の変動などに影響されにくく、十分に高い発振周波数精度を達成するものの、各反転遅延回路のバイアスを調整するためのバイアス回路が必要である。コスト面を考慮すると、マイクロコンピュータなどに搭載する発振器としては構成がより簡単なものが好ましい。また、歩留まりを向上するためにもリング発振器に製造バラツキを補償するための機構が備わっていることが好ましい。
上記問題に鑑み、本発明は、比較的簡単な構成で十分な発振周波数精度が得られ、さらに製造バラツキに起因する発振周波数のブレを補正可能なリング発振器を実現し、そのようなリング発振器を備えた半導体集積回路及び電子機器を提供することを課題とする。
上記課題を解決するために本発明が講じた手段は、リング発振器として、第１及び第２のトランジスタからなる差動トランジスタ対と、一端が第１及び第２のトランジスタの接続点に接続され、他端が第１の電圧ノードに接続された第１の抵抗と、第１及び第２のトランジスタのそれぞれと第２の電圧ノードとの間に設けられた第２及び第３の抵抗と、第２及び第３の抵抗のそれぞれに接続され、与えられた制御信号に応じて負荷特性が変化する第１及び第２の受動回路とを備えた差動増幅回路を複数個ループ状に接続してなるものとする。
また、リング発振器として、第１及び第２のトランジスタからなる差動トランジスタ対と、一端が第１及び第２のトランジスタの接続点に接続され、他端が第１の電圧ノードに接続された第１の抵抗と、第１及び第２のトランジスタのそれぞれと第２の電圧ノードとの間に設けられた第２及び第３の抵抗と、第１の抵抗に接続され、与えられた制御信号に応じて抵抗値が変化する可変抵抗回路とを備えた差動増幅回路を複数個ループ状に接続してなるものとする。
これらによると、リング発振器を構成する各差動増幅回路には第１の電圧ノードに接続された第１の抵抗に流れる電流が供給される。すなわち、電流バイアス源としてのトランジスタを特に設ける必要はなく、第１の抵抗のみの簡単な構成で各差動増幅回路の電流源が構成される。さらに、受動回路の負荷特性を適宜変化させることにより、当該リング発振器の発振周波数を微調整することができ、製造バラツキに起因する発振周波数のブレを補正して高精度の発振信号を生成することができる。
また、リング発振器として、ダイオード接続されたトランジスタ及び当該トランジスタに接続された抵抗を有し、当該抵抗に流れる電流を当該トランジスタによって電圧に変換する電流電圧変換回路を備え、さらに、第１及び第２のトランジスタからなる差動トランジスタ対と、電流電圧変換回路から供給された電圧を電流に変換し、当該電流を第１及び第２のトランジスタの接続点に供給する電圧電流変換回路と、第１及び第２のトランジスタのそれぞれと所定の電圧ノードとの間に設けられた第１及び第２の抵抗とを備えた差動増幅回路を複数個ループ状に接続してなるものとする。ここで、電圧電流変換回路は、電流電圧変換回路におけるトランジスタとカレントミラー接続された複数のトランジスタを有し、与えられた制御信号に応じて当該カレントミラー比を変化させるものとする。
これによると、電圧電流変換回路によって内部抵抗の大きな電流源が僅かな回路面積で実現されるため、当該リング発振器の回路規模及び消費電力の低減が図れる。さらに、電圧電流変換回路の供給電流量を適宜変化させることにより、当該リング発振器の発振周波数を微調整することができ、製造バラツキに起因する発振周波数のブレを補正して高精度の発振信号を生成することができる。
また、リング発振器として、第１及び第２のトランジスタからなる差動トランジスタ対と、第１及び第２のトランジスタのそれぞれに接続され、第１及び第２のトランジスタとそれぞれ相補的に動作する第３及び第４のトランジスタと、第１及び第３のトランジスタの接続点と第２及び第４のトランジスタの接続点との間に設けられた抵抗と、当該抵抗に接続され、与えられた制御信号に応じて負荷特性が変化する受動回路とを備えた差動増幅回路を複数個ループ状に接続してなるものとする。
また、リング発振器として、第１及び第２のトランジスタからなる差動トランジスタ対と、一端が第１及び第２のトランジスタの接続点に接続され、他端が所定の電圧ノードに接続された第１の抵抗と、第１及び第２のトランジスタのそれぞれに接続され、第１及び第２のトランジスタとそれぞれ相補的に動作する第３及び第４のトランジスタと、第１及び第３のトランジスタの接続点と第２及び第４のトランジスタの接続点との間に設けられた第２の抵抗と、第１の抵抗に接続され、与えられた制御信号に応じて抵抗値が変化する可変抵抗回路とを備えた差動増幅回路を複数個ループ状に接続してなるものとする。
これらによると、前記第１及び第３のトランジスタの接続点と前記第２及び第４のトランジスタの接続点との間に設けられた抵抗に流れる電流の向きが逆転制御されることによって各差動増幅回路の出力差動信号が生成される。すなわち、出力差動信号生成のために必要となる抵抗の数が少なくて済む。さらに、受動回路又は可変抵抗回路の負荷特性又は抵抗値を適宜変化させることにより、当該リング発振器の発振周波数を微調整することができ、製造バラツキに起因する発振周波数のブレを補正して高精度の発振信号を生成することができる。
また、リング発振器として、ダイオード接続されたトランジスタ及び当該トランジスタに接続された抵抗を有し、当該抵抗に流れる電流を当該トランジスタによって電圧に変換する電流電圧変換回路を備え、さらに、第１及び第２のトランジスタからなる差動トランジスタ対と、電流電圧変換回路から供給された電圧を電流に変換し、当該電流を第１及び第２のトランジスタの接続点に供給する電圧電流変換回路と、第１及び第２のトランジスタのそれぞれに接続され、第１及び第２のトランジスタとそれぞれ相補的に動作する第３及び第４のトランジスタと、第１及び第３のトランジスタの接続点と第２及び第４のトランジスタの接続点との間に設けられた抵抗とを備えた差動増幅回路を複数個ループ状に接続してなるものとする。ここで、電圧電流変換回路は、電流電圧変換回路におけるトランジスタとカレントミラー接続された複数のトランジスタを有し、与えられた制御信号に応じて当該カレントミラー比を変化させるものとする。
これによると、電圧電流変換回路によって内部抵抗の大きな電流源が僅かな回路面積で実現され、さらに、出力差動信号生成のために必要となる抵抗の数が少なくて済むため、当該リング発振器の回路規模をより一層低減することができる。さらに、電圧電流変換回路の供給電流量を適宜変化させることにより、当該リング発振器の発振周波数を微調整することができ、製造バラツキに起因する発振周波数のブレを補正して高精度の発振信号を生成することができる。
また、リング発振器として、複数の差動増幅回路がループ状に接続されてなる発振部と、発振部から出力された差動信号を受け、これを増幅して単信号を出力する第１の増幅器と、第１の増幅器の出力信号を受け、これに含まれる直流成分を遮断する直流遮断回路と、直流遮断回路の出力信号を受け、これを所定の振幅にまで増幅する第２の増幅器とを備えたものとする。
これによると、発振信号の振幅が微少、かつ、振幅中心が電源電圧の１／２よりもずれていても、電源電圧の１／２を中心として電源電圧と接地電圧との間で最大限に振動する信号を生成することができる。これにより、電源電圧に依存せずに安定した発振信号を供給するリング発振器を比較的簡単な回路構成で実現することができる。
一方、本発明が講じた手段は、半導体集積回路として、上記のいずれかのリング発振器と、基準信号とリング発振器の出力信号との位相を比較する位相比較器と、位相比較の結果に基づいてカウントアップ動作又はカウントダウン動作をするカウンタであって、カウント開始が指示されたとき、初期値からカウント動作を開始する一方、カウント停止が指示されたとき、そのときのカウント値を維持するカウンタと、カウンタのカウント値に対応した制御信号を生成する制御信号生成部とを備えたものとする。
これによると、リング発振器の製造バラツキに起因する発振周波数のブレを自動的に補正することができる。
好ましくは、上記の半導体集積回路は、カウンタに対してカウント開始及びカウント停止の指示をする一方、カウンタのカウント動作が停止しているときにカウンタと内部又は外部のメモリとの間でカウント値の授受を行う制御部を備えているものとする。
これによると、リング発振器の発振周波数のブレを補正するためのパラメータが個々の製品ごとに保存されるため、たとえ製造バラツキがあってもどのリング発振器も均一な高精度の発振信号を生成することができる。したがって、リング発振器を備えた半導体集積回路の歩留まりを向上することができる。
以上説明したように、本発明によると、電源電圧や周辺温度などの変動に対するロバスト性に優れ、かつ、十分な発振周波数精度が得られるリング発振器が比較的簡単な構成で実現できる。さらに、製造バラツキに起因するリング発振器の発振周波数のブレを補正することができる。これにより、当該リング発振器を内蔵したマイクロコンピュータなどの電子機器の低消費電力化が可能となる。また、外部水晶発振器を特に設けなくてもよくなるため、システム全体としてのコストダウンが可能となるほか、当該リング発振器を内蔵した各種電子機器において外部発振信号を受けるための発振端子が不要となる。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
（第１の実施形態）
図１は、第１の実施形態に係るリング発振器の構成を示す。本リング発振器は、３個の差動増幅回路１０Ａをループ状に接続して構成したものである。各差動増幅回路１０Ａは、差動トランジスタ対１１、抵抗１２、１３及び１４、及び受動回路１３’及び１４’を備えている。差動トランジスタ対１１は、ソースどうしが接続され、ゲートに差動信号が与えられるＰＭＯＳトランジスタ１１１及び１１２から構成されている。抵抗１２の一端はＰＭＯＳトランジスタ１１１及び１１２の接続点に接続され、他端は電源電圧ノードに接続されている。抵抗１３の一端はＰＭＯＳトランジスタ１１１のドレインに接続され、他端は接地ノードに接続されている。抵抗１４の一端はＰＭＯＳトランジスタ１１２のドレインに接続され、他端は接地ノードに接続されている。受動回路１３’及び１４’は、それぞれ、抵抗１３及び１４に並列に接続されている。受動回路１３’及び１４’は、いずれも、ｎビットの制御信号ＣＴＬに応じて負荷特性が変化する。
次に、図２を参照しながら差動増幅回路１０Ａにおける遅延時間について説明する。抵抗１２に流れる電流をＩ、抵抗１３及び受動回路１３’からなる回路部分及び抵抗１４及び受動回路からなる回路部分の抵抗値をＲとすると、差動増幅回路１０Ａの発振振幅はＩ×Ｒで表される。ここで、両回路部分における容量素子又は寄生容量の容量値をＣとすると、差動増幅回路１０Ａから出力される差動信号は、
ｆ（ｔ）＝Ｉ／Ｃ×ｅｘｐ（−ｔ／Ｃ／Ｒ）
で表される。ここで、差動増幅回路１０Ａにおける遅延時間τは、出力差動信号ｆ（ｔ）がＩ×Ｒとなる時間で決定される。この条件から、遅延時間τは、
τ＝２ｌｏｇ（１／Ｃ／Ｒ）×ＣＲ
で表される。すなわち、差動増幅回路１０Ａにおける遅延時間τは、抵抗１２に流れる電流Ｉとは無関係に抵抗１３及び受動回路１３’からなる回路部分及び抵抗１４及び受動回路からなる回路部分の抵抗値Ｒ及び容量値Ｃから決定されることとなる。これは、各差動増幅回路１０Ａで抵抗１２に流れる電流にバラツキがあっても本リング発振器の発振周波数は影響を受けないことを意味する。換言すると、差動トランジスタ対１１に供給される電流は特に高精度なものでなくてもよいことを意味する。したがって、本実施形態のように、特にバイアス回路を設けることなく電源電圧ノードに抵抗１２を接続しただけの簡易な構成で差動トランジスタ対１１の電流源の構成が可能となる。
本リング発振器の発振周期は６τ、すなわち、発振周波数はτ／６となるが、制御信号ＣＴＬを変化させることで発振周波数の調整が可能である。図３は、受動回路１３’及び１４’を可変抵抗回路で構成した例を示す。当該構成によると、ｎビットの制御信号ＣＴＬに応じてスイッチングトランジスタがオン／オフ動作をすることにより抵抗素子の並列接続段数が変化し、これに応じて回路全体としての抵抗値が変化する。また、図４は、受動回路１３’及び１４’を可変容量回路で構成した例を示す。当該構成によると、ｎビットの制御信号ＣＴＬに応じてスイッチングトランジスタがオン／オフ動作をすることにより容量素子の並列接続段数が変化し、これに応じて回路全体としての容量値が変化する。具体的には、受動回路１３’及び１４’の容量値を大きくすると、本リング発振器の発振周波数は遅くなる。
なお、可変抵抗回路又は可変容量回路における複数の抵抗又は容量の電気特性は同じであっても異なっていてもいずれでもよい。これらの抵抗値又は容量値が互いに等しければ、受動回路１３’及び１４’の抵抗値又は容量値はｎ段階で変化する。一方、これらの抵抗値又は容量値が互いに異なっていれば、受動回路１３’及び１４’の抵抗値又は容量値は２の整数ベキ倍（２ｎ）段階で変化する。
以上、本実施形態によると、電源電圧や温度の変動などに影響を受けることなく安定的に発振することが可能なリング発振器を比較的簡単な構成で実現することができる。また、受動回路の抵抗値又は容量値を適宜調整することで、リング発振器の発振周波数を調整することができ、製造バラツキを補償して歩留まりを向上することができる。
なお、抵抗１２、１３及び１４は、いずれも温度変動に対して負性の特性を有する負性抵抗素子であることが好ましい。これにより、本リング発振器の温度変動に対するロバスト性を向上させることができる。
また、差動増幅回路１０Ａの接続個数は３個に限られず、任意の個数を接続すればよい。具体的には、差動増幅回路１０Ａの個数が増えるにつれ、リング発振器の発振周波数は遅くなる。
（第２の実施形態）
図５は、第２の実施形態に係るリング発振器の構成を示す。本リング発振器は、３個の差動増幅回路１０Ｂをループ状に接続して構成したものである。各差動増幅回路１０Ｂは、図１に示した差動増幅回路１０Ａにおける受動回路１３’及び１４’を省略して、抵抗１２に並列に受動回路１２’を設けた構成となっている。
受動回路１２’は、図３に示した可変抵抗回路で構成可能である。可変抵抗回路で構成された受動回路１２’を抵抗１２に並列に接続することでこれらの合成抵抗値は小さくなるため、抵抗１３及び１４への電流供給能力が上がり、本リング発振器の発振周波数は速くなる。さらに、受動回路１２’の抵抗値を小さくすると、本リング発振器の発振周波数はより速くなる。また、受動回路１２’の抵抗値を変化させることにより、本リング発振器の発振振幅を調整可能である。
以上、本実施形態によると、電源電圧や温度の変動などに影響を受けることなく安定的に発振することが可能なリング発振器を比較的簡単な構成で実現することができる。また、受動回路の抵抗値を適宜調整することで、リング発振器の発振周波数を調整することができ、製造バラツキを補償して歩留まりを向上することができる。
（第３の実施形態）
図６は、第３の実施形態に係るリング発振器の構成を示す。本リング発振器は、３個の差動増幅回路１０Ｃをループ状に接続して構成したものである。各差動増幅回路１０Ｃは、図１に示した差動増幅回路１０Ａにおける抵抗１３及び受動回路１３’からなる回路部分及び抵抗１４及び受動回路１４’からなる回路部分のそれぞれに代えてＮＭＯＳトランジスタ１５及び１６を備えた構成となっている。さらに、各差動増幅回路１０Ｃは、一端がＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１５との接続点に接続され、他端がＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１６との接続点に接続された抵抗１７及び受動回路１７’を備えている。
ＮＭＯＳトランジスタ１５のゲート及びＰＭＯＳトランジスタ１１１のゲートには同じ信号が与えられる。同様に、ＮＭＯＳトランジスタ１６のゲート及びＰＭＯＳトランジスタ１１２のゲートには同じ信号が与えられる。この構成によると、ＰＭＯＳトランジスタ１１１及び１１２にそれぞれハイレベル及びローレベルの信号が入力されているとき、ＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ１５がターンオンし、抵抗１７及び受動回路１７’には左向きの電流が流れる。一方、ＰＭＯＳトランジスタ１１１及び１１２にそれぞれローレベル及びハイレベルの信号が入力されているとき、ＰＭＯＳトランジスタ１１１及びＮＭＯＳトランジスタ１６がターンオンし、抵抗１７及び受動回路１７’には右向きの電流が流れる。すなわち、抵抗１７及び受動回路１７’に流れる電流の向きが逆転制御されることによって出力差動信号が生成される。
受動回路１７’は、図３に示した可変抵抗回路又は図４に示した可変容量回路で構成可能である。具体的には、受動回路１７’の容量値を大きくすると、本リング発振器の発振周波数は遅くなる。
以上、本実施形態によると、第１の実施形態に係るリング発振器よりも抵抗及び受動回路の個数が少なくて済むため、回路規模をより小さくすることができる。
なお、抵抗１７は、温度変動に対して負性の特性を有する負性抵抗素子であることが好ましい。これにより、本リング発振器の温度変動に対するロバスト性を向上させることができる。
（第４の実施形態）
図７は、第４の実施形態に係るリング発振器の構成を示す。本リング発振器は、３個の差動増幅回路１０Ｄをループ状に接続して構成したものである。各差動増幅回路１０Ｄは、図６に示した差動増幅回路１０Ｃにおける受動回路１７’を省略して、抵抗１２に並列に受動回路１２’を設けた構成となっている。
受動回路１２’は、図３に示した可変抵抗回路で構成可能である。可変抵抗回路で構成された受動回路１２’を抵抗１２に並列に接続することでこれらの合成抵抗値は小さくなるため、抵抗１７への電流供給能力が上がり、本リング発振器の発振周波数は速くなる。さらに、受動回路１２’の抵抗値を小さくすると、本リング発振器の発振周波数はより速くなる。また、受動回路１２’の抵抗値を変化させることにより、本リング発振器の発振振幅を調整可能である。
以上、本実施形態によると、第２の実施形態に係るリング発振器よりも抵抗及び受動回路の個数が少なくて済むため、回路規模をより小さくすることができる。
（第５の実施形態）
図８は、第５の実施形態に係るリング発振器の構成を示す。本リング発振器は、３個の差動増幅回路１０Ｅをループ状に接続して構成したものである。各差動増幅回路１０Ｅは、図５に示した差動増幅回路１０Ｂにおける抵抗１２及び受動回路１２’からなる回路部分に代えて電圧電流変換回路１８（以下、ＶＩ変換回路１８と称する。）を備えた構成となっている。また、本リング発振器は電流電圧変換回路２０（以下、ＩＶ変換回路２０と称する。）を備えている。ＩＶ変換回路２０は、ダイオード接続されたＰＭＯＳトランジスタ２１及びこれに接続された抵抗２２を備えている。そして、抵抗２２に流れる電流がＰＭＯＳトランジスタ２１によって電圧に変換されて出力される。
ＶＩ変換回路１８は、ＩＶ変換回路２０から供給された電圧を電流に変換し、当該電流をＰＭＯＳトランジスタ１１１及び１１２の接続点に供給する。具体的には、ＶＩ変換回路１８は、ＰＭＯＳトランジスタ２１とカレントミラー接続された複数のＰＭＯＳトランジスタで構成されている。図９は、ＶＩ変換回路１８の構成例を示す。当該構成によると、ｎビットの制御信号ＣＴＬに応じてスイッチングトランジスタがオン／オフ動作をすることによりＰＭＯＳトランジスタの並列接続段数が変化し、これに応じてカレントミラー比が変化する。具体的には、ＰＭＯＳトランジスタの並列接続段数を多くする、すなわち、カレントミラー比を大きくすると、差動増幅回路１０Ｅに供給される電流が大きくなり、本リング発振器の発振振幅は大きくなる。
なお、ＶＩ変換回路１８における複数のＰＭＯＳトランジスタの電気特性は同じであっても異なっていてもいずれでもよい。これらの電気特性が互いに等しければ、ＶＩ変換回路１８の供給電流量はｎ段階で変化する。一方、これらの電気特性が互いに異なっていれば、ＶＩ変換回路１８の供給電流量は２の整数ベキ倍（２ｎ）段階で変化する。
第１から第４の実施形態では、差動増幅回路の消費電力を低減するには抵抗１２の抵抗値を十分に大きなものにする必要があるが、これは回路規模増大の要因となる。これに対して、本実施形態では、比較的小さな回路規模で差動増幅回路に大電流を供給することができる。
（第６の実施形態）
図１０は、第６の実施形態に係るリング発振器の構成を示す。本リング発振器は、３個の差動増幅回路１０Ｆをループ状に接続して構成したものである。各差動増幅回路１０Ｆは、図８に示した差動増幅回路１０Ｅにおける抵抗１３及び１４に代えてＮＭＯＳトランジスタ１５及び１６を備え、さらに、一端がＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１５との接続点に接続され、他端がＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１６との接続点に接続された抵抗１７を備えた構成となっている。各トランジスタのスイッチング動作及びそれに伴い抵抗１７に流れる電流の向きについては、第３の実施形態に関して説明したとおりである。
以上、本実施形態によると、第５の実施形態に係るリング発振器よりも抵抗及び受動回路の個数が少なくて済むため、回路規模をより小さくすることができる。
なお、上記の各実施形態において、差動トランジスタ対１１を２個のＮＭＯＳトランジスタで構成するように変更してもよい。また、差動トランジスタ対１１をＰＮＰ型又はＮＰＮ型のバイポーラトランジスタで構成するように変更してもよい。これらの変更を加えても、本発明が奏する効果は何ら損なわれない。
また、上記の各実施形態において、受動回路１２’、１３’、１４’及び１７’は、抵抗１２、１３、１４及び１７に直列に接続してもよい。
（第７の実施形態）
図１１は、第７の実施形態に係るリング発振器の構成を示す。本リング発振器は、複数の差動増幅回路（不図示）がループ状に接続されてなる発振部１００、増幅器１０１、直流遮断回路１０２及び増幅器１０３を備えている。発振部１００は、第１から第６の実施形態のいずれかに係るリング発振器であってもよい。
増幅器１０１は、発振部１００から出力された差動信号Ｓ１を受け、これを増幅して発振信号Ｓ２を出力する。直流遮断回路１０２は、発振信号Ｓ２を受け、これに含まれる直流成分を遮断して信号Ｓ３を出力する。直流遮断回路１０２は、例えば、容量で構成可能である。増幅器１０３は、信号Ｓ３を受け、これを増幅して、電源電圧ＶＤＤと接地電圧ＶＳＳとの間で最大限に振動する信号Ｓ４を出力する。増幅器１０３は、例えば、抵抗によって負帰還がかけられたインバータ回路で構成可能である。
以上、本実施形態によると、発振信号の振幅が微少、かつ、振幅中心が電源電圧の１／２よりもずれていても、電源電圧の１／２を中心として電源電圧と接地電圧との間で最大限に振動する信号を生成することができる。これにより、電源電圧に依存せずに安定した発振信号を供給するリング発振器を比較的簡単な回路構成で実現することができる。
（第８の実施形態）
図１２は、第８の実施形態に係る電子機器の構成を示す。本電子機器は、リング発振器２００、位相比較器２０１、カウンタ２０２、制御信号生成部２０３、ＣＰＵ２０４、メモリ３０１及びＲＦ回路３０２を備えている。
リング発振器２００は、第１から第６の実施形態のいずれかに係るものであり、クロック信号ＣＬＫを出力する。位相比較器２０１は、与えられた基準信号ＲＥＦとクロック信号ＣＬＫとの位相を比較し、その比較結果を表す信号ＲＬＴを出力する。カウンタ２０２は信号ＲＬＴに基づいてカウントアップ動作又はカウントダウン動作をする。特に、カウンタ２０２は、カウント開始が指示されると初期値からカウント動作を開始し、カウント停止が指示されるとそのときのカウント値を維持する。制御信号生成部２０３は、カウンタ２０２のカウント値を表す信号ＣＮＴを受け、この信号ＣＮＴに基づいてｎビットの制御信号ＣＴＬを生成し、これをリング発振器２００に与える。リング発振器２００の発振周波数又は発振振幅が制御信号ＣＴＬにより制御可能であることは上述したとおりである。
上記の構成によると、クロック信号ＣＬＫと基準信号ＲＥＦとが同位相となるまでカウンタ２０２はカウントアップ動作又はカウントダウン動作を続け、位相が揃う辺りでカウントアップ動作とカウントダウン動作とが均衡した状態となる。すなわち、カウンタ２０２のカウント値は初期値からスタートして基準信号ＲＥＦによって一意に決まる値に収束する。図１３は、１０ビットで表されるカウント値の収束の様子を示す。時刻Ｔ０でカウンタ２０２が初期値“０ｘ０００”からカウントアップ動作又は初期値“０ｘ３ＦＦ”からカウントダウン動作を開始した後、カウント値は増加又は減少を続け、ある程度の時間経過後に、カウント値は収束値近傍の値ｋと値ｋ−１とを交互に繰り返すようになる。このようにカウント値が収束した状態においては、クロック信号ＣＬＫの周波数は基準信号の周波数（例えば、１６ＭＨｚ）と等しくなっている。したがって、リング発振器の製造バラツキに起因してその発振周波数にブレがあっても、上記のフィードバック系の働きにより極めて高精度のクロック信号を生成することができる。なお、カウンタ２０２は、例えば“０ｘ２００”などの中間値を初期値としてカウント動作を開始してもよい。
図１２に戻り、ＣＰＵ２０４は、カウンタ２０２に対してカウント開始及び停止の指示をする。このほか、ＣＰＵ２０４は、カウンタ２０２のカウント値をメモリ３０１に格納しておき、後ほどメモリ３０１からそのカウント値を読み出してカウンタ２０２に与える。この場合、カウンタ２０２は、ＣＰＵ２０４から与えられたカウント値を維持する。例えば、リング発振器２００の製造時にその発振周波数が基準信号ＲＥＦの周波数と等しくなるように調整（トリミング）し、そのときに得られたカウント値をメモリ３０１に記憶しておく。そして、リング発振器２００の通常動作時にメモリ３０１に格納された値を読み出してそれをカウンタ２０２のカウント値として設定することで高精度のクロック信号ＣＬＫを得ることができる。
ＲＦ回路３０２は、クロック信号ＣＬＫを受けて動作し、無線信号を出力する。ＲＦ回路３０２は、例えば、自動車のドアを施錠及び解錠するリモートキーレスエントリーシステムにおけるＲＦトランスミッタとして使用可能である。
次に、ＣＰＵ２０４によるリング発振器２００のトリミング制御及び通常動作制御について図１４のフローチャートを参照しながら説明する。まず、ステップＳ１１において、トリミングモード及び通常動作モードのいずれであるかが判定される。この判定は、例えば、リング発振器２００が実装された半導体集積回路における動作モード選択用の端子の状態を判定することによって実現可能である。例えば、ＣＰＵ２０４は、ＰＯＲＴ００の値を読んでそれが“０”であればトリミングモードと、“１”であれば通常動作モードと判定する。
トリミングモードが選択されている場合（ステップＳ１１のＹＥＳ肢）、カウンタ２０２を初期化して（ステップＳ１２）カウント値を初期値に設定した後、位相比較器２０１によって基準信号ＲＥＦとクロック信号ＣＬＫとの位相が比較される（ステップＳ１３）。そして、クロック信号ＣＬＫの周波数ｆ（ＣＬＫ）が基準信号ＲＥＦの周波数ｆ（ＲＥＦ）よりも大きければ（ステップＳ１４のＹＥＳ肢）、カウンタ２０２のカウント値をデクリメントして（ステップＳ１５）クロック信号ＣＬＫの周波数を下げる。一方、周波数ｆ（ＣＬＫ）が周波数ｆ（ＲＥＦ）よりも小さければ（ステップＳ１４のＮＯ肢）、カウンタ２０２のカウント値をインクリメントして（ステップＳ１６）クロック信号ＣＬＫの周波数を上げる。
その後、カウント値が収束したか否かが判定される（ステップＳ１７）。カウント値が収束していない場合（ステップＳ１７のＮＯ肢）、ステップＳ１２に戻り、上記の各ステップを繰り返す。カウント値の収束の判定は、実際にカウント値を監視することによって行ってもよい。また、上述したようにカウント値はある程度の時間が経過することで所定値に収束するため、所定時間（例えば、１ｍｓ）の経過を待ってカウント値が収束したものと判定するようにしてもよい。
カウント値が収束すると、カウンタ２０２においてそのカウント値が維持される（ステップＳ１８）。さらに、ＣＰＵ２０４によって、カウンタ２０２からカウント値が読み出され、メモリ３０１に格納される（ステップＳ１９）。以上の処理フローにより、リング発振器２００のトリミングが完了する。
一方、リング発振器２００が通常動作モードで動作する場合（ステップＳ１１のＮＯ肢）、ＣＰＵ２０４によってメモリ３０１に格納されている値が読み出される（ステップＳ２０）。そして、その読み出された値は、カウンタ２０２に与えられ、カウンタ２０２はその値をカウント値として維持する（ステップＳ２１）。これにより、トリミングにおいて得られたカウント値がカウンタ２０２に復元され、リング発振器２００は、所望の周波数のクロック信号ＣＬＫを発振することができる。
以上、本実施形態によると、製造バラツキに起因するリング発振器の発振周波数のブレを自動的に補正することができる。さらに、その補正値をメモリに格納しておくことで、通常動作モードに即座に所望周波数のクロック信号を得ることができる。また、電子機器に耐ノイズ性に優れたリング発振器を内蔵することで、外部水晶発振器などから供給されるクロック信号を受けるための発振端子をなくすことができる。
なお、本発明は、ＲＦ回路を備えた通信機器に限られず、クロック信号を受けて動作するマイクロコンピュータなどの電子機器一般に適用可能である。
（第９の実施形態）
図１５は、第９の実施形態に係る電子機器の構成を示す。本電子機器は、図１２に示した電子機器におけるＣＰＵ２０４をＰＬＣ（プログラマブルロジックコントローラ）２０５に置き換えた構成をしている。第８の実施形態はＣＰＵ２０４によってリング発振器２００のトリミング制御及び通常動作制御を行うソフトウェア制御方式であるのに対して、本実施形態はＰＬＣ２０５によってこれら制御を行うハードウェア制御方式である。以下、第８の実施形態と異なる点についてのみ説明する。
ＰＬＣ２０５は、信号ＴＲＭ、ＷＲＣ及びＲＥＣによってカウンタ２０２の動作を制御し、信号ＷＲＭ及びＲＥＭによってメモリ３０１の動作を制御する。信号ＴＲＭがアクティブ（例えば、論理値“１”）のとき、カウンタ２０２はカウントアップ動作又はカウントダウン動作をしてリング発振器２００のトリミングを実施する。一方、信号ＴＲＭがインアクティブ（例えば、論理値“０”）のとき、カウンタ２０２はカウント動作を停止してカウント値を維持する。信号ＲＥＣ及びＷＲＭがアクティブのとき、カウンタ２０２はカウント値をデータ線ＲＤに出力し、メモリ３０１はデータ線ＲＤに出力された値を格納する。信号ＷＲＣ及びＲＥＭがアクティブのとき、メモリ３０１は格納している値をデータ線ＷＤに出力し、カウンタ２０２はデータ線ＷＤに出力された値を受けてこれをカウント値として維持する。
ＰＬＣ２０５によるリング発振器２００のトリミング制御及び通常動作制御は図１４を参照して説明したのと同様である。なお、ステップＳ１１からＳ１７まではＰＬＣ２０５から出力される各種信号は（ＴＲＭ，ＷＲＣ，ＲＥＣ，ＷＲＭ，ＲＥＭ）＝（１，０，０，０，０）となり、ステップＳ１８及びＳ１９では（ＴＲＭ，ＷＲＣ，ＲＥＣ，ＷＲＭ，ＲＥＭ）＝（０，０，１，１，０）となり、ステップＳ２０及びＳ２１では（ＴＲＭ，ＷＲＣ，ＲＥＣ，ＷＲＭ，ＲＥＭ）＝（０，１，０，０，１）となる。
なお、第８及び第９の実施形態に係る電子機器の各構成要素は一の半導体集積回路に実装可能である。また、図１６（ａ）に示したように、メモリ３０１及びＲＦ回路３０２以外を半導体集積回路３００Ａに実装し、インタフェース３１０及び３２０を介して半導体集積回路３００Ａとメモリ３０１及びＲＦ回路３０２とを接続するようにしてもよい。また、図１６（ｂ）に示したように、メモリ３０１以外を半導体集積回路３００Ｂに実装し、インタフェース３１０を介して半導体集積回路３００Ｂとメモリ３０１とを接続するようにしてもよい。また、図１６（ｃ）に示したように、ＲＦ回路３０２以外を半導体集積回路３００Ｃに実装し、インタフェース３２０を介して半導体集積回路３００ＣとＲＦ回路３０２とを接続するようにしてもよい。
本発明に係るリング発振器は、比較的簡単な構成で十分な発振周波数精度が得られ、さらに発振周波数のブレを補正できるため、マイクロコンピュータや通信装置などの高精度の動作クロック信号の供給源として有効である。
第１の実施形態に係るリング発振器の構成図である。 図１に示した差動増幅回路における遅延時間を説明するための図である。 可変抵抗回路で構成された受動回路の構成図である。 可変容量回路で構成された受動回路の構成図である。 第２の実施形態に係るリング発振器の構成図である。 第３の実施形態に係るリング発振器の構成図である。 第４の実施形態に係るリング発振器の構成図である。 第５の実施形態に係るリング発振器の構成図である。 電流電圧変換回路の構成図である。 第６の実施形態に係るリング発振器の構成図である。 第７の実施形態に係るリング発振器の構成図である。 第８の実施形態に係る電子機器の構成図である。 カウント値の収束の様子を示すグラフである。 リング発振器のトリミング制御及び通常動作制御のフローチャートである。 第９の実施形態に係る電子機器の構成図である。 本発明に係る電子機器の各種実装形態を示す図である。
符号の説明
１０Ａ−１０Ｆ 差動増幅回路
１１ 差動トランジスタ対
１１１ ＰＭＯＳトランジスタ（第１のトランジスタ）
１１２ ＰＭＯＳトランジスタ（第２のトランジスタ）
１２ 抵抗（第１の抵抗）
１２’ 可変抵抗回路
１３ 抵抗（第２の抵抗、第１の抵抗）
１３’ 受動回路（第１の受動回路）
１４ 抵抗（第３の抵抗、第２の抵抗）
１４’ 受動回路（第２の受動回路）
１５ ＮＭＯＳトランジスタ（第３のトランジスタ）
１６ ＮＭＯＳトランジスタ（第４のトランジスタ）
１７ 抵抗
１７’ 受動回路
１８ 電圧電流変換回路
２０ 電流電圧変換回路
２１ ＰＭＯＳトランジスタ（トランジスタ）
２２ 抵抗
１００ 発振部
１０１ 増幅器（第１の増幅器）
１０２ 直流遮断回路
１０３ 増幅器（第２の増幅器）
２００ リング発振器
２０１ 位相比較器
２０２ カウンタ
２０３ 制御信号生成部
２０４ ＣＰＵ（制御部）
２０５ ＰＬＣ（制御部）
３００Ａ−３００Ｃ 半導体集積回路
３０１ メモリ
３０２ ＲＦ回路
３１０ インタフェース（第１のインタフェース）
３２０ インタフェース（第２のインタフェース）

Claims (31)

  1. 複数の差動増幅回路がループ状に接続されてなるリング発振器であって、
    前記複数の差動増幅回路のそれぞれは、
    第１及び第２のトランジスタからなる差動トランジスタ対と、
    一端が前記第１及び第２のトランジスタの接続点に接続され、他端が第１の電圧ノードに接続された第１の抵抗と、
    前記第１及び第２のトランジスタのそれぞれと第２の電圧ノードとの間に設けられた第２及び第３の抵抗と、
    前記第２及び第３の抵抗のそれぞれに接続され、与えられた制御信号に応じて負荷特性が変化する第１及び第２の受動回路とを備えたものである
    ことを特徴とするリング発振器。
  2. 請求項１に記載のリング発振器において、
    前記第１及び第２の受動回路は、いずれも前記制御信号に応じて抵抗値が変化する可変抵抗回路である
    ことを特徴とするリング発振器。
  3. 請求項１に記載のリング発振器において、
    前記第１及び第２の受動回路は、いずれも前記制御信号に応じて容量値が変化する可変容量回路である
    ことを特徴とするリング発振器。
  4. 請求項１に記載のリング発振器において、
    前記第１から第３の抵抗は、いずれも温度補償用の負性抵抗素子である
    ことを特徴とするリング発振器。
  5. 複数の差動増幅回路がループ状に接続されてなるリング発振器であって、
    前記複数の差動増幅回路のそれぞれは、
    第１及び第２のトランジスタからなる差動トランジスタ対と、
    一端が前記第１及び第２のトランジスタの接続点に接続され、他端が第１の電圧ノードに接続された第１の抵抗と、
    前記第１及び第２のトランジスタのそれぞれと第２の電圧ノードとの間に設けられた第２及び第３の抵抗と、
    前記第１の抵抗に接続され、与えられた制御信号に応じて抵抗値が変化する可変抵抗回路とを備えたものである
    ことを特徴とするリング発振器。
  6. 請求項５に記載のリング発振器において、
    前記第１から第３の抵抗は、いずれも温度補償用の負性抵抗素子である
    ことを特徴とするリング発振器。
  7. 複数の差動増幅回路がループ状に接続されてなるリング発振器であって、
    ダイオード接続されたトランジスタ及び当該トランジスタに接続された抵抗を有し、当該抵抗に流れる電流を当該トランジスタによって電圧に変換する電流電圧変換回路を備え、
    前記複数の差動増幅回路のそれぞれは、
    第１及び第２のトランジスタからなる差動トランジスタ対と、
    前記電流電圧変換回路から供給された電圧を電流に変換し、当該電流を前記第１及び第２のトランジスタの接続点に供給する電圧電流変換回路と、
    前記第１及び第２のトランジスタのそれぞれと所定の電圧ノードとの間に設けられた第１及び第２の抵抗とを備えたものであり、
    前記電圧電流変換回路は、前記電流電圧変換回路におけるトランジスタとカレントミラー接続された複数のトランジスタを有し、与えられた制御信号に応じて当該カレントミラー比を変化させる
    ことを特徴とするリング発振器。
  8. 請求項７に記載のリング発振器において、
    前記第１及び第２の抵抗は、いずれも温度補償用の負性抵抗素子である
    ことを特徴とするリング発振器。
  9. 複数の差動増幅回路がループ状に接続されてなるリング発振器であって、
    前記複数の差動増幅回路のそれぞれは、
    第１及び第２のトランジスタからなる差動トランジスタ対と、
    前記第１及び第２のトランジスタのそれぞれに接続され、前記第１及び第２のトランジスタとそれぞれ相補的に動作する第３及び第４のトランジスタと、
    前記第１及び第３のトランジスタの接続点と前記第２及び第４のトランジスタの接続点との間に設けられた抵抗と、
    前記抵抗に接続され、与えられた制御信号に応じて負荷特性が変化する受動回路とを備えたものである
    ことを特徴とするリング発振器。
  10. 請求項９に記載のリング発振器において、
    前記受動回路は、前記制御信号に応じて抵抗値が変化する可変抵抗回路である
    ことを特徴とするリング発振器。
  11. 請求項９に記載のリング発振器において、
    前記受動回路は、前記制御信号に応じて容量値が変化する可変容量回路である
    ことを特徴とするリング発振器。
  12. 請求項９に記載のリング発振器において、
    前記抵抗は、温度補償用の負性抵抗素子である
    ことを特徴とするリング発振器。
  13. 複数の差動増幅回路がループ状に接続されてなるリング発振器であって、
    前記複数の差動増幅回路のそれぞれは、
    第１及び第２のトランジスタからなる差動トランジスタ対と、
    一端が前記第１及び第２のトランジスタの接続点に接続され、他端が所定の電圧ノードに接続された第１の抵抗と、
    前記第１及び第２のトランジスタのそれぞれに接続され、前記第１及び第２のトランジスタとそれぞれ相補的に動作する第３及び第４のトランジスタと、
    前記第１及び第３のトランジスタの接続点と前記第２及び第４のトランジスタの接続点との間に設けられた第２の抵抗と、
    前記第１の抵抗に接続され、与えられた制御信号に応じて抵抗値が変化する可変抵抗回路とを備えたものである
    ことを特徴とするリング発振器。
  14. 請求項１３に記載のリング発振器において、
    前記第１及び第２の抵抗は、いずれも温度補償用の負性抵抗素子である
    ことを特徴とするリング発振器。
  15. 複数の差動増幅回路がループ状に接続されてなるリング発振器であって、
    ダイオード接続されたトランジスタ及び当該トランジスタに接続された抵抗を有し、当該抵抗に流れる電流を当該トランジスタによって電圧に変換する電流電圧変換回路を備え、
    前記複数の差動増幅回路のそれぞれは、
    第１及び第２のトランジスタからなる差動トランジスタ対と、
    前記電流電圧変換回路から供給された電圧を電流に変換し、当該電流を前記第１及び第２のトランジスタの接続点に供給する電圧電流変換回路と、
    前記第１及び第２のトランジスタのそれぞれに接続され、前記第１及び第２のトランジスタとそれぞれ相補的に動作する第３及び第４のトランジスタと、
    前記第１及び第３のトランジスタの接続点と前記第２及び第４のトランジスタの接続点との間に設けられた抵抗とを備えたものであり、
    前記電圧電流変換回路は、前記電流電圧変換回路におけるトランジスタとカレントミラー接続された複数のトランジスタを有し、与えられた制御信号に応じて当該カレントミラー比を変化させる
    ことを特徴とするリング発振器。
  16. 請求項１５に記載のリング発振器において、
    前記第１及び第３のトランジスタの接続点と前記第２及び第４のトランジスタの接続点との間に設けられた抵抗は、温度補償用の負性抵抗素子である
    ことを特徴とするリング発振器。
  17. 複数の差動増幅回路がループ状に接続されてなる発振部と、
    前記発振部から出力された差動信号を受け、これを増幅して単信号を出力する第１の増幅器と、
    前記第１の増幅器の出力信号を受け、これに含まれる直流成分を遮断する直流遮断回路と、
    前記直流遮断回路の出力信号を受け、これを所定の振幅にまで増幅する第２の増幅器とを備えた
    ことを特徴とするリング発振器。
  18. 請求項１７に記載のリング発振器において、
    前記直流遮断回路は、容量素子である
    ことを特徴とするリング発振器。
  19. 請求項１７に記載のリング発振器において、
    前記第２の増幅器は、負帰還制御がかけられたインバータ回路である
    ことを特徴とするリング発振器。
  20. 請求項１、５、７、９、１３及び１５のいずれか一つに記載のリング発振器と、
    基準信号と前記リング発振器の出力信号との位相を比較する位相比較器と、
    前記位相比較の結果に基づいてカウントアップ動作又はカウントダウン動作をするカウンタであって、カウント開始が指示されたとき、初期値からカウント動作を開始する一方、カウント停止が指示されたとき、そのときのカウント値を維持するカウンタと、
    前記カウンタのカウント値に対応した前記制御信号を生成する制御信号生成部とを備えた
    ことを特徴とする半導体集積回路。
  21. 請求項２０に記載の半導体集積回路において、
    与えられた値を保持する外部のメモリとの間で当該値を入出力する第１のインタフェースと、
    前記カウンタに対してカウント開始及びカウント停止の指示をする一方、前記カウンタのカウント動作が停止しているときに前記カウンタと前記外部のメモリとの間で前記第１のインタフェースを介してカウント値の授受を行う制御部と、
    前記リング発振器の発振信号を外部に出力する第２のインタフェースとを備え、
    前記カウンタは、前記制御部からカウント値が与えられたとき、当該カウント値を維持する
    ことを特徴とする半導体集積回路。
  22. 請求項２０に記載の半導体集積回路において、
    与えられた値を保持する外部のメモリとの間で当該値を入出力するインタフェースと、
    前記カウンタに対してカウント開始及びカウント停止の指示をする一方、前記カウンタのカウント動作が停止しているときに前記カウンタと前記外部のメモリとの間で前記インタフェースを介してカウント値の授受を行う制御部と、
    前記リング発振器の発振信号を受けて動作するＲＦ回路とを備え、
    前記カウンタは、前記制御部からカウント値が与えられたとき、当該カウント値を維持する
    ことを特徴とする半導体集積回路。
  23. 請求項２０に記載の半導体集積回路において、
    与えられた値を保持するメモリと、
    前記カウンタに対してカウント開始及びカウント停止の指示をする一方、前記カウンタのカウント動作が停止しているときに前記カウンタと前記メモリとの間でカウント値の授受を行う制御部とを備え、
    前記カウンタは、前記制御部からカウント値が与えられたとき、当該与えられたカウント値を維持する
    ことを特徴とする半導体集積回路。
  24. 請求項２３に記載の半導体集積回路において、
    前記リング発振器の発振信号を外部に出力するインタフェースを備えた
    ことを特徴とする半導体集積回路。
  25. 請求項２３に記載の半導体集積回路において、
    前記リング発振器の発振信号を受けて動作するＲＦ回路を備えた
    ことを特徴とする半導体集積回路。
  26. 請求項２１、２２及び２３のいずれか一つに記載の半導体集積回路において、
    前記制御部は、ＣＰＵである
    ことを特徴とする半導体集積回路。
  27. 請求項２１、２２及び２３に記載の半導体集積回路において、
    前記制御部は、ＰＬＣである
    ことを特徴とする半導体集積回路。
  28. 請求項２１に記載の半導体集積回路と、
    前記メモリと、
    前記第２のインタフェースから出力された発振信号を受けて動作するＲＦ回路とを備えた
    ことを特徴とする電子機器。
  29. 請求項２２に記載の半導体集積回路と、
    前記メモリとを備えた
    ことを特徴とする電子機器。
  30. 請求項２４に記載の半導体集積回路と、
    前記インタフェースから出力された発振信号を受けて動作するＲＦ回路とを備えた
    ことを特徴とする電子機器。
  31. 請求項２５に記載の半導体集積回路を備えた
    ことを特徴とする電子機器。
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