JP2009124530A - 圧電発振器 - Google Patents

Abstract

【課題】ＶＣＸＯを用いて電圧制御機能を持たない水晶発振器を構成した場合でも位相雑音特性の向上を図ることができる圧電発振器を提供する。
【解決手段】ゲートとバックゲートを備え、ゲートが発振用増幅器４の入力側と出力側にそれぞれ接続され、バックゲートがそれぞれキャパシタＣＢ３を介して接地されたバラクタＤ１、Ｄ２と、一端がバラクタＤ１、Ｄ２のゲートにそれぞれ接続されたキャパシタＣＢ４、ＣＢ５と、キャパシタＣＢ４の他端と接地間、キャパシタＣＢ５の他端と接地間にそれぞれ設けられたスイッチＳ１、Ｓ２と、を備えた発振回路２と、バラクタＤ１、Ｄ２のバックゲートに印加する第１の制御電圧と、電圧生成回路３と、を備え、電圧生成回路３は、周波数固定モードの場合、バラクタＤ１、Ｄ２のゲート電圧と同じ電圧を第１の制御電圧として生成すると共に、スイッチＳ１、Ｓ２をオンにする電圧を第２の制御電圧として生成するようにした。
【選択図】図１

Description

本発明は、圧電発振器に関わり、特に周波数電圧制御機能を備えた圧電発振器の発振周波数を固定して使用する場合の位相雑音を改善するのに好適なものである。

従来の周波数電圧制御機能を備えた水晶発振器(以下、「ＶＣＸＯ」と称する)は、外部から印加される制御電圧によって、可変容量ダイオードやＭＯＳ型可変容量素子の端子間電圧を調整し、これら可変容量素子の端子間容量値を制御することで所望の発振周波数を得るようにしていた。
ところで、上記したようなＶＣＸＯは、水晶振動子や可変容量素子、更にはその他の増幅回路等の電気的特性のバラツキの影響を受けて個体間で端子間電圧変化に対する周波数変化量（周波数感度）にバラツキがある。このため、個体間のバラツキを小さくするために、バラツキに応じて端子間電圧の調整を行うようにしていた。このようなバラツキを調整するには、ＶＣＸＯにゲインコントロールユニットを設けることが考えられる。ゲインコントロールユニットは、制御電圧の電圧利得を利用して所望の端子間電圧を発生するものであり、例えばオペアンプにより構成される。

図９は、特許文献１に開示されている従来のＶＣＸＯの回路構成を示した図である。
この図９に示す従来のＶＣＸＯ５０は、所定の周波数で励振される水晶振動子５１と、この水晶振動子５１に電流を流して励振させる発振用増幅器５２と、電圧制御型の可変容量素子Ｄ１、Ｄ２と、発振用増幅器５２の出力端子と入力端子を接続して信号をフィードバックするフィードバック抵抗Ｒｆと、外部制御電圧ＶＣをゲインコントロールするゲインコントロール部５３と、ゲインコントロール部５３から出力されるゲインコントロール電圧ＶＡＦＣを可変容量素子Ｄ１、Ｄ２に印加する高抵抗素子ＲＡ、ＲＢと、容量素子として働くコンデンサＣＢ１、ＣＢ２、ＣＢ３と、コントロール電圧ＶＡＦＣを分圧する抵抗素子ＲＣ、ＲＤと、発振信号を外部に出力する出力バッファ部５４とを備える。
このようなＶＣＸＯ５０では、ＭＯＳ型の可変容量素子Ｄ１、Ｄ２を配置し、可変容量素子Ｄ１のゲートＧ１はコンデンサＣＢ１を介して発振用増幅器５２の入力側に接続され、また、可変容量素子Ｄ２のゲートＧ２はコンデンサＣＢ２を介して発振用増幅器５２の出力側に接続される。更に、可変容量素子Ｄ１のバックゲートＢ１と可変容量素子Ｄ２のバックゲートＢ２は接続されてコンデンサＣＢ３を介して接地される。また、ゲインコントロール部５３のコントロール電圧ＶＡＦＣは、高抵抗素子ＲＡを介して可変容量素子Ｄ１のゲート側Ｇ１に印加されると共に、高抵抗素子ＲＢを介して可変容量素子Ｄ２のゲートＧ２に印加される。更に、分圧抵抗素子ＲＣとＲＤを直列接続した回路の一端子を接地し、その他端子にゲインコントロール部５３のコントロール電圧ＶＡＦＣを印加するようにしている。分圧抵抗素子ＲＣとＲＤの接続点は、可変容量素子Ｄ１のバックゲートＢ１及び可変容量素子Ｄ２のバックゲートＢ２の接続点と接続するようにしている。
特開２００６−３３０９２公報

ところで、上記したようなＶＣＸＯを用いて周波数電圧制御機能を持たない水晶発振器を実現する方法としては、上記した電圧制御端子に一定電圧を印加することが考えられる。このように構成した場合は、ＶＣＸＯに、例えばＩＣ化した一種類の発振器用回路部品を用いて電圧制御機能を持つ水晶発振器と、電圧制御機能を持たない水晶発振器の両方を構成することができるので経済的であるという利点がある。
しかしながら、ＶＣＸＯを用いて電圧制御機能を持たない水晶発振器を構成した場合は、可変容量素子の代わりに固定容量を備えた水晶発振器と比較すると位相雑音特性（Ｃ/Ｎ特性）が劣るという問題点があった。これは、ＶＣＸＯに備えられている可変容量素子を制御するための制御電圧に含まれる雑音電圧信号の影響を受けるからである。特に、容量可変感度が高いＭＯＳ型の可変容量素子を使用したＶＣＸＯでは位相雑音特性に与える影響が大きいという問題点があった。
そこで、本発明は上記したような問題を鑑みてなされたものであり、ＶＣＸＯの制御電圧を一定値に保つような電圧制御機能を持たせた水晶発振器を構成した場合の位相雑音特性を改善することができる圧電発振器を提供することを目的とする。

上記目的を達成するため、本発明の圧電発振器は、圧電振動子と、圧電振動子を励振させるための発振用増幅器と、ゲートが発振用増幅器の入力側または出力側の少なくともいずれかに接続され且つバックゲートが第１の容量素子を介して接地された第１の可変容量素子を有する可変容量回路と、第１の可変容量回路のゲートに一端子が接続された第２の容量素子と、第２の容量素子の他端子と接地間に設けられた第１のスイッチと、を備えた発振回路と、第１の可変容量素子のバックゲートに印加する第１の制御電圧と、第１のスイッチを制御する第２の制御電圧および第１の可変容量素子のバックゲートに印加する第３の制御電圧を出力する電圧生成回路と、を備えたことを特徴とする。
このような本発明によれば、発振回路を周波数固定モードで動作させる場合は、第１のスイッチをオンにしたうえで、第１の制御電圧を第１の可変容量回路のゲート電圧と同じ電圧レベルに固定するようにした。これにより、第１の可変容量回路のゲート−バックゲート間の電位差を略０Ｖにできるので、第１の可変容量回路において発生する周波数変調雑音を低減することができ、圧電発振器の位相雑音特性の改善を図ることができる。

また本発明の圧電発振器は、可変容量回路は、ゲートが発振用増幅器の出力側または出力側の少なくともいずれかに接続され且つバックゲートが第１の容量素子を介して接地された第２の可変容量素子を備え、第２の可変容量素子のゲートに一端子が接続された第３の容量素子と、第３の容量素子の他端子と接地間に設けられた第２のスイッチと、を備え、第１の可変容量素子のバックゲートに印加する第１の制御電圧と、第１のスイッチと第２のスイッチとを制御する第２の制御電圧および第１の可変容量素子のバックゲートと第２の可変容量素子とに印加する第３の制御電圧を出力する電圧生成回路と、を備えたことを特徴とする。これにより、第１及び第２の可変容量素子のゲート−バックゲート間の電位差を略０Ｖにできるので、第１及び第２の可変容量素子において発生する周波数変調雑音を低減することができ、圧電発振器の位相雑音特性の改善を図ることができる。

また本発明の圧電発振器は、発振回路が該発振器回路の外部から入力される電圧制御により周波数制御される電圧制御圧電発振器であり、第１の制御電圧が外部制御電圧に基づく電圧であり、第１のスイッチがオフの状態であることを特徴とする。
このような本発明によれば、従来のように電圧生成回路に能動素子を使用していないので、周波数電圧制御モードで動作させる場合でも、能動素子に起因するノイズの抑制することができるので圧電発振器の位相雑音特性を改善することができる。

また本発明の圧電発振器は、発振回路が該発振器回路の外部から入力される電圧制御により周波数制御される電圧制御圧電発振器であり、第１の制御電圧が外部制御電圧に基づく電圧であり、第１のスイッチと第２のスイッチとがオフの状態であることを特徴とする。このような本発明によれば、従来のように電圧生成回路に能動素子を使用していないので、周波数電圧制御モードで動作させる場合でも、能動素子に起因するノイズの抑制することができるので圧電発振器の位相雑音特性を改善することができる。

本発明の圧電発振器は、電圧生成回路が、固定電圧が印加される第１の端子と、外部制御電圧が印加される第２の端子と、第１の端子と第２の端子との間に直列接続された複数の抵抗及び入力抵抗と、複数の抵抗の直列回路の一つの接続点を選択し出力電圧を出力させるために複数のスイッチから構成されたスイッチ回路網と、スイッチ回路網の出力電圧と第３の制御電圧と等しい電圧を発生する電圧源とを選択可能な第３のスイッチと、第３のスイッチの出力電圧を第１の制御電圧として出力する第３の端子と、を有する抵抗切替部と、複数の抵抗に電流を供給する電流供給部と、備えている。
このような本発明によれば、従来のように電圧生成回路に能動素子を使用していないので、低消費電力化や、ＩＣチップの小型化を図ることが可能になる。

本発明の圧電発振器は、電圧生成回路が、固定電圧が印加される第１の端子と、外部制御電圧が印加される第２の端子と、第１の端子と第２の端子との間に直列接続された複数の抵抗及び入力抵抗と、複数の抵抗の直列回路の一つの接続点を選択し出力電圧を出力させるために複数のスイッチから構成されたスイッチ回路網と、スイッチ回路網の出力電圧と第３の制御電圧と等しい電圧を発生する電圧源とを選択可能な第３のスイッチと、第３のスイッチの出力電圧を第１の制御電圧として出力する第３の端子と、を有する抵抗切替部と、複数の抵抗に電流を供給する電流供給部と、備え、固定電圧をＶｒｅｆ１、外部制御電圧をＶｃ、複数の抵抗それぞれの抵抗値をｒ、入力抵抗の抵抗値をＲｉｎ、複数の抵抗の数をｍ、複数のスイッチにより選択した複数の抵抗の選択数をｎ、定電流の設定値をＩｏｆｆとしたとき、｛Ｖｒｅｆ１＋ｎ×ｒ×［（ＶＣ−Ｖｒｅｆ１）／（ｍ×ｒ＋Ｒｉｎ）］｝で与えられる第１の電圧と、｛−（ｎ×ｒ×Ｉｏｆｆ）｝で与えられる第２の電圧との重ね合わせにより規定される第３の電圧を、第３の端子から第１の制御電圧として出力することを特徴とする。
このような本発明によれば、外部制御電圧に基づいて生成される第３の電圧は、外部制御電圧との関係を、能動素子を用いることなく、複数の抵抗のうち少なくとも１つの抵抗を選択しかつ定電流の電流値を設定することにより決定することから消費電流の増大を回避することができ小型化が可能になる。

以下、本発明の実施形態について説明する。
図１は、本発明の実施形態に係るＶＣＸＯの回路構成を示した図である。
この図１に示すＶＣＸＯ１は、発振回路２と電圧生成回路３とにより構成される。
発振回路２は、水晶振動子Ｘ、発振用増幅器４、出力バッファ５、可変容量回路を構成する可変容量素子（以下、単に「バラクタ」と称する）Ｄ１、Ｄ２、抵抗Ｒｆ、高抵抗ＲＡ、ＲＢ、容量素子であるキャパシタＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４、ＣＢ５、入力抵抗ＲＣ、及び第１のスイッチＳ１、第２のスイッチＳ２等を備える。
発振用増幅器４は、水晶振動子Ｘを励振させる発振用の増幅器であり、その入力端子及び出力端子の間には発振用増幅器４の出力を入力側にフィードバックする抵抗Ｒｆを接続し、発振用増幅器４の出力端子には出力バッファ５を接続する。出力バッファ５の出力側は出力端子ｔ４に接続する。また発振用増幅器４の入力端子及び出力端子にはそれぞれキャパシタＣＢ１、ＣＢ２の一端子を接続し、これらキャパシタＣＢ１、ＣＢ２の他端子の間に水晶振動子Ｘを接続する。従って、発振用増幅器４は水晶振動子Ｘに対して並列に接続されていることになる。

更に、水晶振動子Ｘには直列に接続した交流阻止用の高抵抗ＲＡ、ＲＢを並列に接続する。高抵抗ＲＡ、ＲＢの接続点には入力端子ｔ１を介して電圧生成回路３から第３の制御電圧である基準電圧Ｖｒｅｆが印加されており、この基準電圧Ｖｒｅｆが高抵抗ＲＡ、ＲＢを介してそれぞれのバラクタＤ１、Ｄ２の各ゲートＧ１、Ｇ２にゲート電圧として印加されている。また、バラクタＤ１のゲートＧ１はキャパシタＣＢ１を介して発振用増幅器４の入力側に接続され、バラクタＤ２のゲートＧ２はキャパシタＣＢ２を介して発振用増幅器４の出力側に接続されている。
バラクタＤ１、Ｄ２は、ＭＯＳ型バラクタにより構成される。バラクタＤ１、Ｄ２の各バックゲートＢ１、Ｂ２は、キャパシタＣＢ３を介して接地電位ＧＮＤに接続する。また、バラクタＤ１、Ｄ２のバックゲートＢ１、Ｂ２は、入力抵抗ＲＣを介して電圧生成回路３から第１の制御電圧ＶＡＦＣが入力される入力端子ｔ２に接続する。更に、キャパシタＣＢ１、ＣＢ２の他端子には、それぞれキャパシタＣＢ４、ＣＢ５の一端子を接続し、キャパシタＣＢ４、ＣＢ５の他端子には、第１及び第２のスイッチであるスイッチＳ１、Ｓ２のドレインを接続する。スイッチＳ１、Ｓ２のソースは、接地電位ＧＮＤに接続する。スイッチＳ１、Ｓ２の各ゲートは、電圧生成回路３から第２の制御電圧ＸＯＳＥＬが入力される入力端子ｔ３に接続する。

図４は、上記したＭＯＳ型バラクタのＣ−Ｖ特性の一例を示した図であり、縦軸に容量値（Ｃ）、横軸にゲート−バックゲート端子間電圧（以下、端子間電圧と称する）ＶＧＢの印加電圧値（Ｖ）が示されている。この図４に示すように、端子間電圧ＶＧＢを直線的に変化させると、ＭＯＳ型バラクタの容量値（ＣＭ）は図のように非線形に変化する。例えば、端子間電圧ＶＧＢがマイナス電位になると、容量値（ＣＭ）が減少して所定の電位から略一定の容量となり、電圧変化に対して容量変化がほとんど無くなる。また、端子間電圧ＶＧＢがプラス電位となると、容量値（ＣＭ）が増加して所定の電位から略一定の容量となり電圧変化に対して容量変化がほとんど無くなる。
ここで、容量が直線的に変化するときのＭＯＳ型バラクタＤ１、Ｄ２の端子間電圧ＶＧＢ（ＶＧＢ１〜ＶＧＢ２）の領域を領域Ｅとした場合は、ＭＯＳ型バラクタＤ１、Ｄ２の端子間電圧ＶＧＢが領域Ｅの範囲内にあれば、容量値（ＣＭ）が直線的に大きく変化するため、周波数変化を直線的に大きくすることができる。

上記のように構成される発振回路２は、電圧生成回路３から入力される第１の制御電圧ＶＡＦＣに基づいて、発振周波数の周波数制御を行う周波数電圧制御モード、または発振周波数を所定周波数に固定する周波数固定モードで動作可能に構成される。
発振回路２を電圧制御圧電発振器として構成し周波数電圧制御モードで動作させる場合は、入力端子ｔ３に入力する第２の制御電圧ＸＯＳＥＬをＬｏｗレベル、即ち、スイッチＳ１、Ｓ２がオフになるように制御したうえで、入力端子ｔ２に入力する第１の制御電圧ＶＡＦＣを可変電圧とすることで、第１の制御電圧ＶＡＦＣによりバラクタＤ１、Ｄ２の容量を変化させることが可能になる。よって発振回路２から出力される出力信号Ｆｏｕｔの発振周波数ｆを第１の制御電圧ＶＡＦＣに応じた周波数に制御することができる。

一方、発振回路２を周波数固定モードで動作させる場合は、入力端子ｔ３に入力する第２の制御電圧ＸＯＳＥＬをＨｉｇｈレベル、即ち、スイッチＳ１、Ｓ２がオンとなるように制御したうえで、入力端子ｔ２に入力する第１の制御電圧ＶＡＦＣをバラクタＤ１、Ｄ２のゲートに印加されている基準電圧Ｖｒｅｆと同じ電圧にした。このようにすると、バラクタＤ１、Ｄ２のゲートＧ１、Ｇ２とバックゲートＢ１、Ｂ２の電圧は全て基準電圧Ｖｒｅｆとなり、バラクタＤ１、Ｄ２のゲート−バック端子間電圧ＶＧＢがほぼ０Ｖとなる。これにより、バラクタＤ１、Ｄ２は電圧感度Ｋ０を減らすことができる。
また、バラクタＤ１、Ｄ２のゲートＧ１、Ｇ２及びバックゲートＢ１、Ｂ２に印加する電圧は、バラクタＤ１、Ｄ２の容量値がＣｍｉｎ領域となる電圧域とすることが好ましい。Ｃｍｉｎ領域とは、端子間電圧の変化に対して可変容量の感度が０ｐＦ／Ｖ（実際にはばらつきを考慮して０〜５ｐＦ／Ｖ）の領域をいう。

下記式１によれば、電圧感度Ｋ０を減らすことで、基準電圧Ｖｒｅｆに重畳されたベースバンドノイズがバラクタＤ１、Ｄ２に印加された場合でも周波数変調雑音（ＦＭ雑音）を低減することができる。
そして発振回路２の位相雑音特性は、式２によれば水晶振動子ＸのＱファクタや励振電力などによって決まる発振回路２に固有する位相雑音（Ｌ（ｆ）ＯＳＣ）と周波数偏重雑音（Ｌ（ｆ）ＦＭ）との合成であるので周波数変調雑音を低減することにより改善される。

図２は、図１に示した電圧生成回路３の回路構成を示した図である。
図２に示す電圧生成回路３は、電流供給回路６と抵抗切替部７とにより構成される。また、電圧生成回路３には、入力端子ｔ５を介して基準電圧Ｖｒｅｆ、入力端子ｔ６を介して図示しない外部機器から外部制御電圧ＶＣがそれぞれ入力される。また出力端子ｔ７を介して基準電圧ｖｒｅｆ、出力端子ｔ８を介して第１の制御電圧ＶＡＦＣ、出力端子ｔ９を介して第２の制御電圧ＸＯＳＥＬをそれぞれ出力する。
本実施形態のＶＣＸＯ１では、この電圧生成回路３の出力端子ｔ７、ｔ８、ｔ９を発振回路２の入力端子ｔ１、ｔ２、ｔ３にそれぞれ接続するようにしている。さらに電圧生成回路３には入力端子ｔ１０、ｔ１１が設けられており、この入力端子ｔ１０、ｔ１１に図示しない外部装置からオフセット信号Ｄ０、Ｄ１が入力される。オフセット信号Ｄ０、Ｄ１は、後述する抵抗切替部７から電流供給回路６に流れ込むオフセト電流Ｉｏｆｆを制御するための信号である。
また電圧生成回路３の抵抗切替部７には、この図には示していないが、外部制御電圧ＶＣと第１の制御電圧ＶＡＦＣとの関係における傾きを規定する傾き信号ＳＬ１〜ＳＬ３が入力されており、電圧生成回路３は、周波数電圧制御モードのときは、これらのオフセット信号Ｄ０、Ｄ１、傾き信号ＳＬ１〜ＳＬ３、及び外部制御電圧ＶＣに基づいて第１の制御電圧ＶＡＦＣを生成する。

電流供給回路６は、例えば、ＮＭＯＳトランジスタＳ３、Ｓ４、Ｓ５、ＰＭＯＳトランジスタＳ６、Ｓ７からなるカレントミラー回路、開閉スイッチからなるスイッチＳ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂ、２つのインバータＩＮ１、ＩＮ２、及び電流源８により構成される。ＮＭＯＳトランジスタＳ３、Ｓ４は、例えば、ＮＭＯＳトランジスタＳ５に対して
トランジスタを構成する半導体素子のゲート幅又はゲート長が異なるように構成されており、これによりＮＭＯＳトランジスタＳ３に流れる電流ｉ１とＮＭＯＳトランジスタＳ４に流れる電流ｉ２の電流値がＮＭＯＳトランジスタＳ５に流れるドレイン電流に対してある一定の比率となるように構成されている。例えば、ＮＭＯＳトランジスタＳ４を流れる電流ｉ２の電流値は、ＮＭＯＳトランジスタＳ５のドレイン電流の２倍であり、またＮＭＯＳトランジスタＳ３を流れる電流ｉ１の電流値はＮＭＯＳトランジスタＳ５のドレイン電流の等倍に設定されている。

ＮＭＯＳトランジスタＳ３は、そのドレインが抵抗切替部７に接続され、そのソースがＧＮＤに接地されている。またＮＭＯＳトランジスタＳ３のゲートにはスイッチＳ３ａ、Ｓ３ｂの一端子がそれぞれ接続されている。スイッチＳ３ｂの他端子はＧＮＤに接地されている。スイッチＳ３ａの他端子にはＮＭＯＳトランジスタＳ５のゲートが接続する。
更にＮＭＯＳトランジスタＳ５のドレインにはカレントミラー回路を構成するＰＭＯＳトランジスタＳ７のドレインを接続する。
これにより、スイッチＳ３ａをＯＮすると共にスイッチＳ３ｂをＯＦＦした状態のときＰＭＯＳトランジスタＳ６とＰＭＯＳトランジスタＳ７および電流源８によってＮＭＯＳトランジスタＳ３にはＮＭＯＳトランジスタＳ５のドレイン電流と等しい値のドレイン電流が流れる。
スイッチＳ３ａはオフセット信号Ｄ０をインバータＩＮ１により反転した反転信号によってオン／オフが制御される。またスイッチＳ３ｂはオフセット信号Ｄ０によりオン／オフが制御される。従って、例えば、オフセット信号Ｄ０が「０」の場合、スイッチＳ３ａがオン、スイッチＳ３ｂがオフになり、ＮＭＯＳトランジスタＳ３が導通して電流ｉ１が流れる。これに対して、オフセット信号Ｄ０が「１」の場合は、スイッチＳ３ａがオフ、スイッチＳ３ｂがオンになり、ＮＭＯＳトランジスタＳ３は非導通になって電流ｉ１は流れない。

一方、ＮＭＯＳトランジスタＳ４は、そのドレインが抵抗切替部７に接続され、そのソースがＧＮＤに接地されている。またＮＭＯＳトランジスタＳ４のゲートにはスイッチＳ４ａ、Ｓ４ｂの一端子がそれぞれ接続されている。スイッチＳ４ａの他端子にはＮＭＯＳトランジスタＳ５のゲートが接続する。スイッチＳ４ｂの他端子はＧＮＤに接地されている。
これにより、スイッチＳ４ａをＯＮすると共にスイッチＳ４ｂをＯＦＦした状態のときにＰＭＯＳトランジスタＳ６とＰＭＯＳトランジスタＳ７および電流源８によってＮＭＯＳトランジスタＳ４にはＮＭＯＳトランジスタ５のドレイン電流の2倍の値のドレイン電流が流れる。
スイッチＳ４ａはオフセット信号Ｄ１をインバータＩＮ２により反転した反転信号によってオン／オフが制御される。またスイッチＳ４ｂはオフセット信号Ｄ１によりオン／オフが制御される。従って、例えば、オフセット信号Ｄ１が「０」の場合、スイッチＳ４ａがオン、スイッチＳ４ｂがオフになり、ＮＭＯＳトランジスタＳ４が導通して電流ｉ２が流れる。これに対して、オフセット信号Ｄ１が「１」の場合は、スイッチＳ４ａがオフ、スイッチＳ４ｂがオンになり、ＮＭＯＳトランジスタＳ４は非導通になって電流ｉ２は流れない。
従って、このように電流供給回路６を構成した場合、例えば、オフセット信号Ｄ０が「１」、オフセット信号Ｄ１が「０」のときは、ＮＭＯＳトランジスタＳ３を流れる電流ｉ１によってオフセット電流ｏｆｆが決定される。一方、オフセット信号Ｄ０、Ｄ１が共に「１」のときは、ＮＭＯＳトランジスタＳ３を流れる電流ｉ１とＮＭＯＳトランジスタＳ４を流れる電流ｉ２とによってオフセット電流ｏｆｆが決定されることになる。

図３は図２に示した抵抗切替部７の回路構成を示した図である。
この図３に示した抵抗切替部７は、抵抗ストリング型Ｄ／Ａ変換部であり、入力抵抗ＲＩＮ、抵抗Ｒ１〜Ｒ６、スイッチＳＡ０〜ＳＡＷ７、スイッチＳＢ０〜ＳＢ３、スイッチＳＣ０〜ＳＣ１、インバータＩＮＡ、ＩＮＢ、ＩＮＣ、ＮＡＮＤ回路９、インバータＩＮＤ、及び第３のスイッチＳＤを備える。
抵抗切替部７の入力端子ｔ２１には、基準電圧Ｖｒｅｆを分圧抵抗により分圧した第１の基準電圧Ｖｒｅｆ１が入力され、入力端子ｔ２２には外部制御電圧ＶＣとして、例えば、０〜３Ｖの電圧が入力される。なお、入力端子ｔ２３は、非接続端子である。また出力端子ｔ２４からは、第２の基準電圧Ｖｒｅｆ２、出力端子ｔ２５からは、第２の制御電圧ＸＯＳＥＬ、出力端子ｔ２６からは、第１の制御電圧ＶＡＦＣをそれぞれ出力される。また、抵抗切替部７には、入力端子ｔ２６、ｔ２７、ｔ２８が設けられており、これら入力端子ｔ２６、ｔ２７、ｔ２８に図示しない外部装置から３ビットの傾き信号ＳＬ１、ＳＬ２、ＳＬ３が入力される。

抵抗Ｒ１〜Ｒ６は、入力端子ｔ２１と出力端子ｔ２４（入力抵抗ＲＩＮと抵抗Ｒ１との接続点）との間に直列接続されている。なお、抵抗Ｒ１〜Ｒ６の抵抗値は、同一とする。
入力抵抗ＲＩＮは、入力端子ｔ２２と出力端子ｔ２４との間に設けられており、その抵抗値は抵抗Ｒ１〜Ｒ７の抵抗値に比較して大きい値とされる。
スイッチＳＡ０〜ＳＡ７は、ＮＭＯＳトランジスタからなり、例えば、スイッチＳＡ０のドレインは、抵抗Ｒ１の一端子に接続され、スイッチＳＡ１のドレインは、抵抗Ｒ１の他端子に接続され、スイッチＳＡ０のソースとスイッチＳＡ１のソースは、接続点ＣＰ１において接続されている。
同様に、スイッチＳＡ２のドレインは、抵抗Ｒ３の一端子に接続され、スイッチＳＡ３のドレインは、抵抗Ｒ３の他端子に接続され、スイッチＳＡ２のソースとスイッチＳＡ３のソースは、接続点ＣＰ２において接続されている。
また、スイッチＳＡ４のドレインは、抵抗Ｒ５の一端子に接続され、スイッチＳＡ５のドレインは抵抗Ｒ５の他端子に接続され、スイッチＳＡ４のソースとスイッチＳＡ５のソースは接続点ＣＰ３において接続されている。

一方、スイッチＳＡ６のドレインは、抵抗Ｒ６の一端子と入力端子ｔ２１に接続され、スイッチＳＡ７のドレインは、入力端子ｔ２３に接続され、スイッチＳＡ６のソースとスイッチＳＡ７のソースは、接続点ＣＰ４において接続されている。
さらにスイッチＳＡ０、ＳＡ２、ＳＡ４、ＳＡ６のゲートには、入力端子ｔ２７を介して傾き信号ＳＬ１が印加されていると共に、スイッチＳＡ１、ＳＡ３、ＳＡ５、ＳＡ７のゲートには、インバータＩＮＡにより反転された反転傾き信号ＳＬ１１が印加される。
スイッチＳＢ０〜ＳＢ３もまたＮＭＯＳトランジスタからなり、例えばスイッチＳＢ０のドレインは、接続点ＣＰ１、スイッチＳＢ１のドレインは、接続点ＣＰ２にそれぞれ接続され、スイッチＳＢ０、ＳＢ１の各ソースは、接続点ＣＰ５において接続されている。
また、スイッチＳＢ２のドレインは、接続点ＣＰ３、スイッチＳＢ３のドレインは、接続点ＣＰ３にそれぞれ接続され、スイッチＳＢ２、ＳＢ３の各ソースは、接続点ＣＰ６に接続されている。さらに、スイッチＳＢ０、ＳＢ２のゲートには、入力端子ｔ２８を介して傾き信号ＳＬ２が印加されると共に、スイッチＳＢ１、ＳＢ３のゲートには、インバータＩＮＢにより反転された反転傾き信号ＳＬ２１が印加される。

スイッチＳＣ０、ＳＣ１もまたＮＭＯＳトランジスタからなり、スイッチＳＣ０のドレインは、接続点ＣＰ５に接続され、スイッチＳＣ１のドレインは、接続点ＣＰ６に接続され、スイッチＳＣ０、スイッチＳＣ１のソースは、接続点ＣＰ７、即ち、第１の制御電圧ＶＡＦＣを出力する出力端子ｔ２６に接続されている。また、スイッチＳＣ０のゲートには、入力端子ｔ２９を介して傾き信号ＳＬ３が印加されると共に、スイッチＳＣ１のゲートには、インバータＩＮＣにより反転された反転傾き信号ＳＬ３１が印加される。
ＮＡＮＤ回路９には、入力端子ｔ２７〜ｔ２９に入力された傾き信号ＳＬ１、ＳＬ２、ＳＬ３を各インバータＩＮＡ、ＩＮＢ、ＩＮＣで反転した反転傾き信号ＳＬ１１、ＳＬ２１、ＳＬ３１が入力され、その出力は、インバータＩＮＤを介して出力端子ｔ２５から第２の制御電圧ＸＯＳＥＬとして出力される。また、ＮＡＮＤ回路９の出力は、ＰＭＯＳトランジスタからなるスイッチＳＤのゲートにも印加される。スイッチＳＤのソースには、基準電圧Ｖｒｅｆが与えられ、そのドレインは、出力端子ｔ２６に接続される。

このように構成される抵抗切替部７は、傾き信号ＳＬ１、ＳＬ２、ＳＬ３により、抵抗Ｒ１〜Ｒ６の中から所望の抵抗を選択することができる。例えば、傾き信号ＳＬ１＝「１」、傾き信号ＳＬ２＝「０」、傾き信号ＳＬ３＝「１」であるとき、傾き信号ＳＬ１＝「１」により、スイッチＳＡ０、ＳＡ２、ＳＡ４、ＳＡ６がオン（導通）、傾き信号ＳＬ２＝「０」により、スイッチＳＢ１、ＳＢ３がオン（導通）、傾き信号ＳＬ３＝「１」により、スイッチＳＣ０がオン（導通）になる。これにより、点Ｐ２が選択できる。
また、抵抗切替部７の抵抗Ｒ１〜Ｒ６は、基準電圧Ｖｒｅｆ１と、点Ｐ０での電圧（以下、「電圧ＶＰ０」という）との差電圧［Ｖｒｅｆ１−ＶＰ０］を６等分する。ここで、基準電圧Ｖｒｅｆ１は固定電圧であるのに対して、電圧ＶＰ０は、重ね合わせの定理により、可変である外部制御電圧ＶＣ及び可変であるオフセット電流ｌｏｆｆにより決定されることから可変電圧となる。
また、抵抗Ｒ１〜Ｒ６の抵抗値ｒとし、抵抗Ｒ１〜Ｒ６の合成抵抗値を６ｒ、入力抵抗ＲＩＮの抵抗値をＲｉｎとすると、基準電圧Ｖｒｅｆ１から外部制御電圧ＶＣに引き込む、もしくは掃き出される電流の電流値は［（Ｖｒｅｆ１−ＶＣ）／（６ｒ＋Ｒｉｎ）］となる。

抵抗Ｒ１〜Ｒ６のうち、ｎ個の抵抗が傾き信号ＳＬ１〜ＳＬ３により選択されていると想定すると、点Ｐ６−ｎ（以下、電圧ＶＰ（６−ｎ）という）における電圧（第１の電圧）は、
｛Ｖｒｅｆ１＋ｎ×ｒ×［（ＶＣ−Ｖｒｅｆ１）／（６ｒ＋Ｒｉｎ）］｝
で与えられる。
また、基準電圧Ｖｒｅｆ１を基準としたときの電圧ＶＰ（６−ｎ）におけるオフセット電圧Ｖｏｆｆ（第２の電圧）は、ｎ個の抵抗の合計抵抗値［ｎ×ｒ］と電流供給回路６からの定電流であるオフセット電流Ｉｏｆｆの電流値との乗算によって、
［−（ｎ×ｒ×ｌｏｆｆ］・・（式３）
で与えられる。なお、式３では電流供給回路６によって基準電圧Ｖｒｅｆ１から電流を引き込むことからマイナス記号が付されている。
この結果、電圧ＶＰ（６−ｎ）は、第１の電圧と第２の電圧をそれぞれ加算した電圧となる。

さらに、上記したように傾き信号ＳＬ１＝「１」、傾き信号ＳＬ２＝「０」、傾き信号ＳＬ３＝「１」であり、抵抗Ｒ１〜Ｒ６のうち、抵抗Ｒ３、Ｒ４、Ｒ５、Ｒ６が選択されているとすると、抵抗切替部７は第３の電圧として、
｛Ｖｒｅｆ１＋４×ｒ×［（ＶＣ−Ｖｒｅｆ１／（６ｒ＋Ｒｉｎ）］｝＋｛Ｖｒｅｆ１＋［−（４×ｒ×ｌｏｆｆ］｝
を第１の制御電圧ＶＡＦＣとして出力端子ｔ２６から出力する。
以上の説明からわかるように、電圧生成回路３は、発振回路２を周波数電圧制御モードで動作させる場合、入力される外部制御電圧ＶＣと出力する第１の制御電圧ＶＡＦＣとの関係を、傾き信号ＳＬ１、ＳＬ２、ＳＬ３と、オフセット信号Ｄ０、Ｄ１とにより変えることができる。即ち、傾き信号ＳＬ１、ＳＬ２、ＳＬ３により、抵抗Ｒ１〜Ｒ６のうち所望する抵抗を選択し、その結果、図５に示すように外部制御電圧ＶＣと制御電圧ＶＡＦＣとの関係における「傾き」を変えることができる。

また、オフセット信号Ｄ０、Ｄ１により、オフセット電流Ｉｏｆｆの大きさを変えることで、図６に示すように外部制御電圧ＶＣと第１の制御電圧ＶＡＦＣとの関係におけるオフセット電圧Ｖｏｆｆの大きさを変えることができる。つまり、電圧生成回路３は、傾き信号ＳＬ１、ＳＬ２、ＳＬ３、及びオフセット信号Ｄ０、Ｄ１を変えることで、外部制御電圧ＶＣと第１の制御電圧ＶＡＦＣとの関係を図７に示すように変えることができる。
このように構成すれば、電圧生成回路３にオペアンプ等の能動素子を用いることなく、外部制御電圧ＶＣと第１の制御電圧ＶＡＦＣとの関係における「傾き」及び「オフセット電圧」を変えることができるので、発振回路２を周波数電圧制御モードで動作させる場合でも、従来のような発振回路２の位相雑音特性の悪化を回避することができる。また比較的消費電力が大きいオペアンプが不要になるため低消費電力化を図ることが可能になる。さらにオペアンプ用のトランジスタ素子や位相補償用のキャパシタも不要になるので、ＩＣチップの小型化を図ることが可能になる。

また本実施形態のＶＣＸＯ１は、発振回路２を周波数固定モードで動作させる場合は、電圧生成回路３に入力する傾き信号ＳＬ１＝「０」、ＳＬ２＝「０」、ＳＬ３＝「０」とする。この場合は傾き信号ＳＬ１＝「０」により、スイッチＳＡ１、ＳＡ３、ＳＡ５、ＳＡ７がオン（導通）、傾き信号ＳＬ２＝「０」により、スイッチＳＢ１、ＳＢ３がオン（導通）、傾き信号ＳＬ３＝「０」により、スイッチＳＣ１がオン（導通）になる。これにより、未接続の入力端子ｔ２３が選択できる。このようにすれば、第１の制御電圧ＶＡＦＣの出力端子ｔ２６は、第１及び第２の基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２、及び外部制御電圧ＶＣの入力端子ｔ２２と電気的に切り離されると共に、ＮＡＮＤ回路９の出力がＬｏｗになることによりスイッチＳＤがオンになることで、第１の制御電圧ＶＡＦＣの出力端子ｔ２６は基準電圧Ｖｒｅｆの電位にプルアップされる。また第２の制御電圧ＸＯＳＥＬの出力端子ｔ２５はインバータＩＮＤの出力によりＨｉｇｈレベルとなる。
このように本実施形態の電圧生成回路３は、発振回路２を周波数固定モードで動作させる場合、第１の制御電圧ＶＡＦＣとして基準電圧Ｖｒｅｆと、発振回２のスイッチＳ１、Ｓ２をオンにする第２の制御電圧ＸＯＳＥＬを出力することで、発振回路２のバラクタＤ１、Ｄ２の端子間電圧ＶＧＢをほぼ０Ｖにできるので、バラクタＤ１、Ｄ２の電圧感度を低減することができる。これにより、バラクタＤ１、Ｄ２の周波数変調雑音を低減することができ、発振回路２の位相雑音を改善することができる。
さらに、本実施形態のＶＣＸＯ１によれば、外部制御電圧ＶＣにより周波数電圧制御を行う周波数電圧制御モードと、周波数電圧制御を行わない周波数固定モードの選択を、同一のＩＣチップで行うことができるという利点がある。

また、本実施形態では、発振回路としてＣＭＯＳ発振回路を適用した場合を例に挙げて説明したが、これはあくまでも一例であり、発振回路は以下のように構成することも可能である。
図８は、本実施形態の圧電発振器に適用可能な発振回路の他の回路構成を示した図であり、（ａ）はコルピッツ型の発振回路、（ｂ）はピアース型の発振回路の回路構成を示した図である。なお、図１と同一部品には同一符号を付して説明は省略する。
図８（ａ）に示すコルピッツ型の発振回路は、発振用増幅器であるトランジスタＱ１１のベースに水晶振動子Ｘの一端子が接続されていると共に、抵抗Ｒ１１、Ｒ１２から成るベースバイアス回路が接続され、更にベースと接地との間に負荷容量の一部を担うコンデンサＣ１１、Ｃ１２との直列回路が接続されている。そして、この直列回路の接続中点がトランジスタＱ１１のエミッタと抵抗Ｒ１３との接続点に接続される。またトランジスタＱ１１のコレクタがコレクタ抵抗Ｒ１４を介して電源Ｖｃｃに接続する。
水晶振動子Ｘの他端子には、基準電圧Ｖｒｅｆを印加する。可変容量回路はバラクタＤ１により構成されており、バラクタＤ１のゲートＧ１は水晶振動子Ｘを介してトランジスタＱ１１の入力側（ベース）に接続される。バラクタＤ１のバックゲートＢ１はキャパシタＣＢ３を介して接地電位ＧＮＤに接続する。またバラクタＤ１のバックゲートＢ１には、第１の制御電圧ＶＡＦＣを入力する。更に、水晶振動子Ｘの他端子にはキャパシタＣＢ４の一端子を接続し、キャパシタＣＢ４の他端子には、スイッチＳ１のドレインを接続する。スイッチＳ１のソースは、接地電位ＧＮＤに接続する。スイッチＳ１のゲートには、第２の制御電圧ＸＯＳＥＬを入力する。

図８（ｂ）に示すピアース型の発振回路は、発振用増幅器であるトランジスタＱ１１のベースに水晶振動子Ｘの一端子が接続されていると共に、抵抗Ｒ１１、Ｒ１２から成るベースバイアス回路が接続され、更にベースと接地との間に負荷容量の一部を担うコンデンサＣ１４が接続されている。またトランジスタＱ１１のコレクタがコレクタ抵抗Ｒ１４を介して電源Ｖｃｃに接続する。さらに、水晶振動子Ｘの他端子とトランジスタＱ１１のコレクタとの間にコンデンサＣ１４を接続する。そして、バラクタＤ１のゲートＧ１は水晶振動子Ｘを介してトランジスタＱ１１の入力側（ベース）に接続されると共にコンデンサＣ１４を介してトランジスタＱ１１の出力側（コレクタ）に接続される。なお、水晶振動子Ｘの他端子側の他の構成は、上記図８（ａ）と同様であるのでここでは説明を省略する。このように構成した場合は、発振回路に使用するバラクタとスイッチの個数を減らすことができる。
尚、図８に示す実施形態において、可変容量回路としてバラクタＤ１と並列に第２のバラクタを接続した構成を適用しても良い。

本発明の実施形態に係るＶＣＸＯの発振回路の回路構成を示した図。 図１に示した電圧生成回路３の回路構成を示した図。 図２に示した抵抗切替部７の回路構成を示した図。 ＭＯＳ型バラクタのＣ−Ｖ特性を示した図。 本実施形態の電圧生成回路の外部制御電圧と第１の制御電圧との関係を示した図。 本実施形態の電圧生成回路の外部制御電圧と第１の制御電圧との関係を示した図。 本実施形態の電圧生成回路の外部制御電圧と第１の制御電圧との関係を示した図。 本実施形態の圧電発振器に適用可能な発振回路の他の回路構成を示した図。 従来のＶＣＸＯの回路構成を示した図。

符号の説明

１…ＶＣＸＯ、２…発振回路、３…電圧生成回路、４…発振用増幅器、５…出力バッファ、６…電流供給部、７…抵抗切替部、８…電流源、９…ＮＡＮＤ回路、Ｒ１〜Ｒ６…抵抗、ＲＩＮ…入力抵抗、ＳＡ０〜ＳＡ７、ＳＢ０〜ＳＢ３、ＳＣ０、ＳＣ１‥スイッチ、ＩＮ１、ＩＮ２、ＩＮＡ、ＩＮＢ、ＩＮＣ、ＩＮＤ…インバータ

Claims (6)

1. 圧電振動子と、該圧電振動子を励振させるための発振用増幅器と、ゲートが前記発振用増幅器の入力側または出力側の少なくともいずれかに接続され且つバックゲートが第１の容量素子を介して接地された第１の可変容量素子を有する可変容量回路と、前記第１の可変容量回路のゲートに一端子が接続された第２の容量素子と、前記第２の容量素子の他端子と接地間に設けられた第１のスイッチと、を備えた発振回路と、
   前記第１の可変容量素子のバックゲートに印加する第１の制御電圧と、前記第１のスイッチを制御する第２の制御電圧および前記第１の可変容量素子のバックゲートに印加する第３の制御電圧を出力する電圧生成回路と、を備えたことを特徴とする圧電発振器。
2. 前記可変容量回路は、ゲートが前記発振用増幅器の出力側または出力側の少なくともいずれかに接続され且つバックゲートが前記第１の容量素子を介して接地された第２の可変容量素子を備え、前記第２の可変容量素子のゲートに一端子が接続された第３の容量素子と、前記第３の容量素子の他端子と接地間に設けられた第２のスイッチと、を備え、
   前記第１の可変容量素子のバックゲートに印加する第１の制御電圧と、前記第１のスイッチと第２のスイッチとを制御する第２の制御電圧および前記第１の可変容量素子のバックゲートと第２の可変容量素子とに印加する第３の制御電圧を出力する電圧生成回路と、を備えたことを特徴とする請求項１に記載の圧電発振器。
3. 前記発振回路が該発振器回路の外部から入力される電圧制御により周波数制御される電圧制御圧電発振器であり、前記第１の制御電圧が前記外部制御電圧に基づく電圧であり、前記第１のスイッチがオフの状態であることを特徴とする請求項１に記載の圧電発振器。
4. 前記発振回路が該発振器回路の外部から入力される電圧制御により周波数制御される電圧制御圧電発振器であり、前記第１の制御電圧が前記外部制御電圧に基づく電圧であり、前記第１のスイッチと第２のスイッチとがオフの状態であることを特徴とする請求項２に記載の圧電発振器。
5. 前記電圧生成回路は、固定電圧が印加される第１の端子と、前記外部制御電圧が印加される第２の端子と、前記第１の端子と前記第２の端子との間に直列接続された複数の抵抗及び入力抵抗と、前記複数の抵抗の直列回路の一つの接続点を選択し出力電圧を出力させるために複数のスイッチから構成されたスイッチ回路網と、前記スイッチ回路網の出力電圧と前記第３の制御電圧と等しい電圧を発生する電圧源とを選択可能な第３のスイッチと、前記第３のスイッチの出力電圧を前記第１の制御電圧として出力する第３の端子と、を有する抵抗切替部と、前記複数の抵抗に電流を供給する電流供給部と、備えていることを特徴とする請求項３または４に記載の圧電発振器。
6. 前記電圧生成回路は、固定電圧が印加される第１の端子と、前記外部制御電圧が印加される第２の端子と、前記第１の端子と前記第２の端子との間に直列接続された複数の抵抗及び入力抵抗と、前記複数の抵抗の直列回路の一つの接続点を選択し出力電圧を出力させるために複数のスイッチから構成されたスイッチ回路網と、前記スイッチ回路網の出力電圧と前記第３の制御電圧と等しい電圧を発生する電圧源とを選択可能な第３のスイッチと、前記第３のスイッチの出力電圧を前記第１の制御電圧として出力する第３の端子と、を有する抵抗切替部と、前記複数の抵抗に電流を供給する電流供給部と、備え、前記固定電圧をＶｒｅｆ１、前記外部制御電圧をＶｃ、前記複数の抵抗それぞれの抵抗値をｒ、前記入力抵抗の抵抗値をＲｉｎ、前記複数の抵抗の数をｍ、前記複数のスイッチにより選択した前記複数の抵抗の選択数をｎ、前記定電流の設定値をＩｏｆｆとしたとき、｛Ｖｒｅｆ１＋ｎ×ｒ×［（ＶＣ−Ｖｒｅｆ１）／（ｍ×ｒ＋Ｒｉｎ）］｝で与えられる第１の電圧と、｛−（ｎ×ｒ×Ｉｏｆｆ）｝で与えられる第２の電圧との重ね合わせにより規定される第３の電圧を、前記第３の端子から第１の制御電圧として出力することを特徴とする請求項４に記載の圧電発振器。

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