JPH10200334A

JPH10200334A - 電圧制御発振器

Info

Publication number: JPH10200334A
Application number: JP9001111A
Authority: JP
Inventors: Shigekazu Mori; 重和守; Hitoshi Shirasawa; 仁白澤; Masaya Hiroeda; 正也廣枝
Original assignee: Oki Electric Industry Co Ltd; Kyocera Crystal Device Corp
Current assignee: Oki Electric Industry Co Ltd; Kyocera Crystal Device Corp
Priority date: 1997-01-08
Filing date: 1997-01-08
Publication date: 1998-07-31

Abstract

(57)【要約】【課題】製造プロセスや温度変化等による特性のばら
つきを抑制し、特性の均一な電圧制御発振器を提供す
る。【解決手段】外部制御電圧ＶＣから固定抵抗４１に電
流Ｉｄｓが流れ、ノードＮ４１は電圧Ｖ４１になる。電
圧Ｖ４１と基準電圧Ｖｒｅｆは、演算増幅器４２の入力
側に与えられ、内部制御電圧Ｖｉが出力されてＮＭＯＳ
４３のゲートに与えられる。内部制御電圧Ｖｉによって
ＮＭＯＳ４３のオン抵抗が変化し、電流Ｉｄｓを制御す
る。演算増幅器４２とＮＭＯＳ４３によるフィードバッ
ク作用により、電圧Ｖ４１は基準電圧Ｖｒｅｆに等しく
なる。即ち、ＮＭＯＳ４３のオン抵抗は外部制御電圧Ｖ
Ｃと基準電圧Ｖｒｅｆと固定抵抗４１で規定され、温度
や特性のばらつきに依存しない。ＮＭＯＳ４３，３２は
電流ミラー回路を構成しているので、ＮＭＯＳ３２によ
って、特性の均一な発振周波数制御が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、水晶振動子等の圧
電発振子を用い、負荷容量を外部制御電圧によって制御
することにより、発振周波数を制御できる電圧制御水晶
発振器（以下、「ＶＣＸＯ」という）等の電圧制御発振
器（以下、「ＶＣＯ」という）に関するものである。

【０００２】

【従来の技術】従来のＶＣＯには、電圧制御型の可変容
量コンデンサ等を負荷容量として用い、この可変容量コ
ンデンサ等の容量を制御することにより、発振周波数を
制御するものがある。しかし、可変容量コンデンサ等
は、温度変化による特性の変化が大きく、更に製造プロ
セスの僅かな相違による特性のばらつきが大きいという
問題点がある。このため、精密な周波数制御を行うため
には、ＶＣＯ毎にその温度特性等を測定し、その測定結
果に基づいて制御電圧を与えるようにしなければなら
ず、制御電圧発生回路の調整作業に手間がかかった。ま
た、可変容量コンデンサ等を用いないＶＣＯとしては、
例えば次のような文献に記載されるものがあった。文献：特開平５−７５３４４号公報図２は、前記文献に記載された従来のＶＣＸＯの構成例
を示す回路図である。このＶＣＸＯは、水晶振動子１、
インバータ２、帰還抵抗３、及びコンデンサ４，５，６
で構成される水晶発振回路１０を有している。コンデン
サ６は、Ｎチャネル型ＭＯＳトランジスタ（以下、「Ｎ
ＭＯＳ」という）１１を介して接地電位ＧＮＤに接続さ
れている。また、このＶＣＸＯは、電流加算型のディジ
タル／アナログ（以下、「Ｄ／Ａ」という）変換回路１
２を有しており、このＤ／Ａ変換回路１２には、ディジ
タル値で電流値を設定するためのスイッチ１３が接続さ
れている。Ｄ／Ａ変換回路１２の入力側は電源電位ＶＣ
Ｃに接続され、出力側にはＮＭＯＳ１４のドレインとゲ
ートが共通接続されている。ＮＭＯＳ１４のソースは接
地電位ＧＮＤに接続され、ゲートはＮＭＯＳ１１のゲー
トに接続されており、これらのＮＭＯＳ１１，１４が、
電流ミラー回路を構成している。

【０００３】このような構成のＶＣＸＯにおいて、スイ
ッチ１３で電流値を設定することにより、Ｄ／Ａ変換回
路１２においてその設定された値の電流が生成され、そ
の電流がＮＭＯＳ１４に流れる。ＮＭＯＳ１１，１４
は、電流ミラー回路を構成しているので、このＮＭＯＳ
１１にも同じ大きさの電流が流れることになる。ＮＭＯ
Ｓ１１に流れる電流を大きくすると、水晶発振回路１０
の見掛け上の負荷容量が大きくなり、発振信号の負荷容
量による遅延時間が大きくなり、発振周波数は低くな
る。一方、ＮＭＯＳ１１に流れる電流を小さくすると、
水晶発振回路１０の見掛け上の負荷容量が小さくなり、
発振信号の負荷容量による遅延時間が小さくなり、発振
周波数は高くなる。ＮＭＯＳ１１に流れる電流は、スイ
ッチ１３の設定によって決まるので、このスイッチ１３
によって水晶発振回路１０の発振周波数を制御すること
ができる。

【０００４】

【発明が解決しようとする課題】しかしながら、前記文
献に記載された従来のＶＣＸＯでは、次のような課題が
あった。即ち、Ｄ／Ａ変換回路１２の出力電流によって
ＮＭＯＳ１４の電流を制御し、このＮＭＯＳ１４とカレ
ントミラーを構成するＮＭＯＳ１１のゲート電圧を制御
することにより、このＮＭＯＳ１１の導通状態を変化さ
せ、コンデンサ６及びＮＭＯＳ１１で構成される負荷容
量の値を制御して発振周波数を制御している。このた
め、ＮＭＯＳ１４は飽和領域で動作を行い、ＮＭＯＳ１
１は非飽和領域で動作を行うことになる。このように、
異なる動作領域で動作するＮＭＯＳ１４の電流により、
このＮＭＯＳ１４とカレントミラーを構成するＮＭＯＳ
１１のゲート電圧を制御し、このＮＭＯＳ１１の導通状
態（即ち、オン抵抗）を、温度特性や閾値電圧Ｖｔのば
らつきを含めた形で正確に制御することは困難である。

【０００５】一般的に、ＮＭＯＳ１１等のトランジスタ
は、製造プロセスの相違による相互コンダクタンスｇｍ
や閾値電圧Ｖｔの特性のばらつきが大きく、例えば、平
均値に対して±２５％程度のばらつきがある。更に、ト
ランジスタは温度による特性変化も大きく、−１０〜＋
８０℃の温度変化に対して２０〜３０％のオン抵抗値の
変化を生ずる。このため、正確な発振周波数を得るため
に、温度特性と個別の特性とをパラメータとした制御電
圧を与える必要があり、一定した周波数を発振させるた
めには複雑な制御電圧発生回路を必要とし、更にその調
整にも手数がかかった。本発明は、前記従来技術が持っ
ていた課題を解決し、製造プロセス等によるトランジス
タの特性のばらつきによる影響を抑制し、均一な特性を
有するＶＣＸＯ等のＶＣＯを提供するものである。

【０００６】

【課題を解決するための手段】前記課題を解決するた
め、本発明のうちの第１の発明は、ＶＣＯにおいて、リ
ニアな増幅特性を有する論理ゲートの出力信号によって
圧電発振子を励振し、該圧電発振子の出力信号を該論理
ゲートに正帰還させて発振信号を出力する発振手段と、
前記論理ゲートの入力側及び出力側と第１の基準電圧と
の間に接続され、内部制御電圧に応じて導通状態が制御
される単数または並列接続された複数の第１のトランジ
スタを有し、該第１のトランジスタの導通状態によって
該論理ゲートの負荷を変化させる可変負荷手段と、内部
電圧と前記第１の基準電圧との間に接続され、前記第１
のトランジスタと等しい特性を有し、前記内部制御電圧
に応じて導通状態が制御される単数または並列接続され
た複数の第２のトランジスタと、発振周波数制御用の外
部制御電圧を前記第２のトランジスタに流れる電流に比
例して降下させ、前記内部電圧を生成するとともに、該
内部電圧と第２の基準電圧との電圧差に応じて生成した
前記内部制御電圧を該第２のトランジスタにフィードバ
ックして、該内部電圧が該第２の基準電圧に等しくなる
ように該内部制御電圧を制御する内部制御電圧生成手段
とを備えている。

【０００７】第２の発明は、第１の発明の可変負荷手段
を、前記論理ゲートの入力側または出力側と負荷ノード
との間に接続された固定容量の第１のキャパシタと、前
記負荷ノードと前記第１の基準電圧との間に接続された
前記単数または複数の第１のトランジスタと、前記論理
ゲートの出力側または入力側と前記第１の基準電圧との
間に接続された固定容量の第２のキャパシタとで構成し
ている。また、内部制御電圧生成手段を、前記外部制御
電圧が印加され、該外部制御電圧を降下させて前記内部
電圧を出力する電圧降下手段と、前記内部電圧と前記第
２の基準電圧とが入力され、該内部電圧と該第２の基準
電圧との電圧差に応じて前記内部制御電圧を出力する演
算増幅器とで構成している。

【０００８】第１及び第２の発明によれば、以上のよう
にＶＣＯを構成したので、次のような作用が行われる。
外部制御電圧が内部制御電圧生成手段に印加されると、
電圧降下手段を介して第２のトランジスタに電流が流れ
る。この第２のトランジスタに流れる電流に比例した電
圧降下により、内部電圧が生成される。内部制御電圧生
成手段によって、内部電圧と第２の基準電圧との電圧差
に応じた内部制御電圧が生成されて、第２のトランジス
タにフィードバックされる。第２のトランジスタは、内
部制御電圧によって導通状態が変化し、それに流れる電
流が制御される。このフィードバック動作により、内部
電圧が第２の基準電圧に等しくなるような内部制御電圧
が生成される。内部制御電圧は、可変負荷手段の第１の
トランジスタの制御電圧として与えられ、この第１のト
ランジスタの導通状態によって、発振手段内の論理ゲー
トの負荷が変化し、発振周波数の制御が行われる。

【０００９】

【発明の実施の形態】第１の実施形態図１は、本発明の第１の実施形態を示すＶＣＸＯの回路
図である。このＶＣＸＯは、例えば温度補償型の水晶発
振回路として使用されるもので、発振信号ＯＵＴを出力
する発振手段（例えば、発振部）２０、この発振部２０
の入出力側と基準電圧（例えば、接地電位）ＧＮＤとの
間の負荷容量を変化させることによって発振周波数を制
御する可変負荷手段（例えば、負荷部）３０、及びこの
可変負荷手段３０に対して周波数制御用の内部制御電圧
Ｖｉを供給する内部制御電圧生成手段（例えば、制御
部）４０を備えている。発振部２０は、リニアな増幅特
性を有する論理ゲート（例えば、インバータ）２１を有
しており、この出力側には、その出力信号によって励振
される圧電発振子（例えば、水晶発振子）２２の一端が
接続されている。水晶発振子２２の他端は、インバータ
２１の入力側に接続されている。水晶発振子２２には、
並列に帰還抵抗２３が接続されており、これらの水晶発
振子２２及び帰還抵抗２３は、インバータ２１に対する
正帰還回路を構成している。この正帰還回路とインバー
タ２１による正帰還増幅作用により、このインバータ２
１の出力側に発振信号ＯＵＴが出力される。インバータ
２１の入力側及び出力側には、負荷部３０が接続されて
いる。

【００１０】負荷部３０は、直列接続された固定容量の
キャパシタ（即ち、コンデンサ）３１及びＮＭＯＳ３２
を有しており、このコンデンサ３１がインバータ２１の
入力側に接続され、ＮＭＯＳ３２のソースが接地電位Ｇ
ＮＤに接続されている。ＮＭＯＳ３２のゲートには、制
御部４０から内部制御電圧Ｖｉが与えられ、この内部制
御電圧Ｖｉによって、このＮＭＯＳ３２の導通状態が制
御されて、インバータ２１の入力側の負荷を制御するよ
うになっている。また、インバータ２１の出力側と接地
電位ＧＮＤの間には、固定容量のコンデンサ３３が接続
されている。制御部４０は、温度変化のない一定の抵抗
値Ｒ４１の電圧降下手段（例えば、固定抵抗）４１を有
しており、この固定抵抗４１の一端に、発振周波数を制
御するための外部制御電圧ＶＣが印加されている。外部
制御電圧ＶＣは、図示されない温度補償回路から与えら
れる制御電圧であり、例えば、温度センサから得られた
温度信号をディジタル値に変換し、そのディジタル値に
より、予め温度に対応した補正データが記憶されたメモ
リを読み出し、更にその補正データをアナログの電圧に
変換することによって得られるものである。固定抵抗４
１の他端はノードＮ４１に接続されている。ノードＮ４
１には、演算増幅器４２の非反転入力端子とＮＭＯＳ４
３のドレインとが接続されている。演算増幅器４２の反
転入力端子には、基準電圧Ｖｒｅｆ（例えば、０．３
Ｖ）が与えられており、この演算増幅器４２の出力側
が、ＮＭＯＳ３２と等しい特性を有するＮＭＯＳ４３の
ゲートに接続されている。ＮＭＯＳ４３のソースは、接
地電位ＧＮＤに接続されている。演算増幅器４２の出力
側には、更にＮＭＯＳ３２のゲートが接続され、このＮ
ＭＯＳ３２とＮＭＯＳ４３によって、電流ミラー回路が
構成されている。

【００１１】次に、このＶＣＸＯの動作を説明する。発
振部２０のインバータ２１に、図示しない電源部から電
源が供給されると、インバータ２１は増幅動作を開始
し、電源投入時の雑音や周囲の熱雑音等により入力側に
与えらた微小電圧等を増幅して出力する。増幅された様
々な周波数成分の内で、水晶発振子２２及び帰還抵抗２
３で構成される帰還回路と負荷部３０による固有周波数
成分のみが、再びインバータ２１の入力側に正帰還され
ることにより、次第にその出力信号の振幅が増大する。
一方、固定抵抗４１の一端に外部制御電圧ＶＣが与えら
れると、この固定抵抗４１を流れる電流Ｉｄｓによって
電圧が降下し、ノードＮ４１の電圧は内部電圧Ｖ４１に
なる。内部電圧Ｖ４１は、演算増幅器４２の非反転入力
端子に与えられ、この演算増幅器４２によって、その非
反転及び反転入力端子に与えられた入力電圧の差の電圧
（＝Ｖ４１−Ｖｒｅｆ）が増幅される。演算増幅器４２
から出力される内部制御電圧Ｖｉは、ＮＭＯＳ４３のゲ
ートに与えられる。

【００１２】ここで、演算増幅器４２の入力側の電圧
が、Ｖ４１＞Ｖｒｅｆであれば、この演算増幅器４２か
ら出力される内部制御電圧Ｖｉは、Ｖｉ＞Ｖｒｅｆとな
り、固定抵抗４１及びＮＭＯＳ４３に流れる電流Ｉｄｓ
は増加する。電流Ｉｄｓが増加すると、固定抵抗４１に
よる電圧降下が増加し、電圧Ｖ４１は低下する。一方、
Ｖ４１＜Ｖｒｅｆであれば、Ｖｉ＜Ｖｒｅｆとなり、電
流Ｉｄｓは減少する。電流Ｉｄｓが減少すると、固定抵
抗４１による電圧降下が減少し、電圧Ｖ４１は上昇す
る。このような、演算増幅器４２とＮＭＯＳ４３による
フィードバック動作により、ノードＮ４１の内部電圧Ｖ
４１は、基準電圧Ｖｒｅｆに等しくなるように制御され
る。従って、この時、ＮＭＯＳ４３に流れる電流Ｉｄｓ
は、次の（１）式のようになる。Ｉｄｓ＝（ＶＣ−Ｖｒｅｆ）／Ｒ４１・・・（１）（１）式において、ＶＣは外部から与えられる外部制御
電圧であり、Ｖｒｅｆは基準電圧であるから、温度によ
る変化は生じない。従って、固定抵抗４１に温度変化の
ない基準抵抗を用いることにより、電流Ｉｄｓを温度に
影響されない一定の値に維持することができる。ＮＭＯ
Ｓ３２とＮＭＯＳ４３とは、電流ミラー回路を構成して
おり、これらのＮＭＯＳ３２，４３の特性は等しいの
で、その導通状態（即ち、オン抵抗値）は等しくなる。

【００１３】このように、外部制御電圧ＶＣにより、Ｎ
ＭＯＳ４３を流れる電流Ｉｄｓを制御し、このＮＭＯＳ
４３に連動してＮＭＯＳ３２のオン抵抗値を制御する。
そして、ＮＭＯＳ３２のオン抵抗値により、インバータ
２１の負荷容量を制御することにより、発振部２０の発
振周波数を制御するようにしている。即ち、外部制御電
圧ＶＣを高くすると、（１）式に示すように電流Ｉｄｓ
は大きくなり、ＮＭＯＳ４３，３２のオン抵抗が小さく
なる。これにより、負荷部３０の見掛け上の負荷容量が
大きくなり、発振信号ＯＵＴの負荷容量による遅延時間
が大きくなって、発振周波数は低くなる。一方、外部制
御電圧ＶＣを低くすると、電流Ｉｄｓは小さくなり、Ｎ
ＭＯＳ４３，３２のオン抵抗が大きくなる。これによ
り、負荷部３０の見掛け上の負荷容量が小さくなり、発
振信号ＯＵＴの負荷容量による遅延時間が小さくなっ
て、発振周波数は高くなる。以上のように、この第１の
実施形態では、次の（ｉ）〜（iii)のような利点があ
る。

【００１４】（ｉ）ＮＭＯＳ４３を流れる電流Ｉｄｓ
は、温度変化による影響を受けることが無いので、この
ＮＭＯＳ４３とともに電流ミラー回路を構成するＮＭＯ
Ｓ３２のオン抵抗値は一定に保たれ、発振部２０によっ
て、常に外部制御電圧ＶＣに対応した一定周波数の発振
信号ＯＵＴを出力することができる。（ii）外部制御電圧ＶＣとして、水晶発振子２２の温
度補償用の制御電圧ＴＣを与える場合、ＮＭＯＳ３２の
温度特性やばらつきを考慮する必要がなく、この水晶発
振子２２のみの温度特性に基づいた外部制御電圧ＶＣを
与えれば良いので、温度補償回路の構成が簡素化でき
る。（iii) 演算増幅器４２によるフィードバック制御で、
抵抗４１及びＮＭＯＳ４３に流れる電流Ｉｄｓを制御す
るので、このＮＭＯＳ４３は非飽和領域（即ち、リニア
動作領域）で動作する。このため、ＮＭＯＳ４３とＮＭ
ＯＳ３２のオン抵抗値は等しくなる。従って、温度特性
や閾値電圧Ｖｔのばらつきに拘らず、正確にＮＭＯＳ３
２の電流制御を行うことが可能となる。

【００１５】第２の実施形態図３は、本発明の第２の実施形態を示すＶＣＸＯの回路
図であり、図１中の要素と共通の要素には共通の符号が
付されている。この図３のＶＣＸＯでは、図１の負荷部
３０に代えて、構成の異なる負荷部３０Ａが設けられて
いる。即ち、負荷部３０Ａのコンデンサ３１は、インバ
ータ２１の入力側と接地電位ＧＮＤとの間に接続されて
いる。また、インバータ２１の出力側のコンデンサ３３
は、ＮＭＯＳ３４を介して接地電位ＧＮＤに接続されて
いる。そして、ＮＭＯＳ３４のゲートに、制御部４０か
らの内部制御電圧Ｖｉが与えられている。この図３のＶ
ＣＸＯの動作は、図１のＶＣＸＯの動作と同様である。
但し、インバータ２１の出力側の負荷容量を制御するよ
うにしているので、一般的に、周波数制御範囲を図１の
ＶＣＸＯよりも広くすることができるという利点があ
る。

【００１６】第３の実施形態図４は、本発明の第３の実施形態を示すＶＣＸＯの回路
図であり、図１中の要素と共通の要素には共通の符号が
付されている。図４のＶＣＸＯは、図１のコンデンサ３
１とＮＭＯＳ３２で構成される負荷回路に代えて、特性
の等しいＮＭＯＳ３２ａ，３２ｂ，３２ｃ、及び同一容
量のコンデンサ３１ａ，３１ｂ，３１ｃを並列接続した
負荷回路を用いるとともに、ＮＭＯＳ４３に代えて、特
性の等しいＮＭＯＳ４３ａ，４３ｂを並列接続して用い
る構成になっている。図４のＶＣＸＯの動作は、図１の
ＶＣＸＯの動作とほぼ同様である。但し、図４のＶＣＸ
Ｏでは、固定抵抗４１を流れる電流ＩｄｓがＮＭＯＳ４
３ａ，４３ｂに分流するので、このＮＭＯＳ４３ａ等の
オン抵抗値は、図１のＮＭＯＳ４３のオン抵抗値の２倍
となる。一方、ＮＭＯＳ３２ａ〜３２ｃの個々のオン抵
抗値はＮＭＯＳ４３ａのオン抵抗値と等しいので、並列
接続されたコンデンサ３１ａ〜３１ｃとＮＭＯＳ３２ａ
〜３２ｃからなる負荷回路の全体のインピーダンスは、
図１のＮＭＯＳ３２のインピーダンスの２／３となる。
このように、図４のＶＣＸＯでは、並列接続されたコン
デンサ３１ａ〜３１ｃとＮＭＯＳ３２ａ〜３２ｃ、及び
並列接続されたＮＭＯＳ４３ａ，４３ｂを有するので、
より少ない電流Ｉｄｓで負荷容量を制御することができ
るという利点がある。

【００１７】第４の実施形態図５は、本発明の第４の実施形態を示すＶＣＸＯの回路
図である。このＶＣＸＯは、２つの独立した外部制御電
圧によって、発振周波数を制御することのできるＶＣＸ
Ｏであり、図１と図３のＶＣＸＯの回路を組み合わせた
構成となっている。即ち、図５のＶＣＸＯは、図１と同
様の発振部２０を有している。一方、負荷部３０Ｃは、
インバータ２１の入力側と接地電位ＧＮＤの間に設けら
れ、直列接続されたコンデンサ３１及びＮＭＯＳ３２に
よる可変容量負荷と、このインバータ２１の出力側と接
地電位ＧＮＤの間に設けられ、直列接続されたコンデン
サ３３及びＮＭＯＳ３４による可変容量負荷とによって
構成されている。そして、ＮＭＯＳ３２，３４のゲート
には、図１の制御部４０と同一構成の第１の制御部４０
Ｂ、及び第２の制御部４０Ｃから、それぞれ内部制御電
圧Ｖｉ１，Ｖｉ２が与えられるようになっている。この
ような構成のＶＣＸＯにおいて、例えば、第１の制御部
４０Ｂの外部制御電圧ＶＣ１として、図１と同様の温度
補償用の制御電圧ＴＣを印加し、第２の制御部４０Ｃの
外部制御電圧ＶＣ２として、受信機等における自動周波
数制御用の制御電圧ＡＦＣを印加する。これにより、２
つの独立した制御電圧ＴＣ，ＡＦＣにより、それぞれ独
立して発振周波数を制御することができるという利点が
ある。

【００１８】なお、本発明は、上記実施形に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｇ）のようなものがある。（ａ）発振部２０は、インバータ２１、水晶発振子２
２等を用いて構成されているが、インバータ２１に代え
てＮＡＮＤゲート等の論理素子を用いても良い。また、
水晶発振子２２に代えてセラミック発振子のような圧電
素子を用いても良い。（ｂ）ＮＭＯＳ３２等のトランジスタは、ＮＭＯＳに
限らず、Ｐチャネル型ＭＯＳトランジスタ、バイポーラ
トランジスタ等を使用することができる。その場合、電
源の極性をそれらのトランジスタの極性に合わせる必要
がある。（ｃ）電圧降下手段として、固定抵抗４１を使用して
いるが、固定抵抗に限らず、温度変化のない一定の直流
抵抗を有するものであれば、どのような素子または回路
を用いても良い。（ｄ）図４のＶＣＸＯでは、３個並列接続したＮＭＯ
Ｓ３２ａ〜３２ｃと、２個並列接続したＮＭＯＳ４３
ａ，４３ｂを用いているが、これらのＮＭＯＳの並列個
数は、任意に設定することができる。負荷部３０Ｂ内の
ＮＭＯＳ３２ａ等の並列個数を多くすることにより、外
部制御電圧ＶＣからの供給電流Ｉｄｓを小さくすること
ができるという利点がある。

【００１９】（ｅ）図１、図３及び図５の外部制御電
圧ＶＣは、温度補償用の制御電圧ＴＣを印加している
が、例えば、送受信機等に適用する場合の送信または受
信チャネル切替え用の制御電圧ＣＣを印加するようにし
ても良い。（ｆ）図１等のＶＣＯＸでは、外部制御電圧ＶＣを温
度補償のみを加味して与えるようにしているが、例えば
図６に示すような構成により、他の信号を加味して与え
ても良い。図６は、外部制御電圧生成回路の構成例を示
す回路図であり、演算増幅器５１を用いた一般的な加算
回路である。演算増幅器５１の非反転入力端子には、抵
抗５２を介して温度補償用の制御電圧ＴＣと、抵抗５３
を介して送受信チャネル制御用の制御電圧ＣＣとが入力
される。また、演算増幅器５１の反転入力端子には、抵
抗５４，５５によって分圧されたこの演算増幅器５１の
出力信号が、フィードバックされるようになっている。
そして、演算増幅器５１の出力側には、温度補償用の制
御電圧ＴＣと送受信チャネル制御用の制御電圧ＣＣとが
加算された外部制御電圧ＶＣが生成される。そして、こ
の外部制御電圧ＶＣを、図１等の外部制御電圧ＶＣとし
て与えることができる。（ｇ）図１等のＶＣＸＯは個別部品で構成している
が、製造プロセスの異なる水晶発振子や、温度変化の少
ない特性が要求される固定抵抗４１を除き、１つの半導
体集積回路で構成することができる。これにより、特性
の等しいＮＭＯＳ３２等のトランジスタを容易に得るこ
とができるので、特性のばらつきの少ないＶＣＯが得ら
れる。

【００２０】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、可変負荷手段を構成する第１のトランジスタ
と等しい特性を有する第２のトランジスタによる電流ミ
ラー回路を設け、この第２のトランジスタに、内部制御
電圧生成手段によって外部制御電圧に対応する電流が流
れるように、フィードバック制御を行っている。これに
より、第１のトランジスタの導通状態は、温度やトラン
ジスタ自体の特性のばらつきに影響されず、外部制御電
圧のみによって制御されることになり、特性のばらつき
の少ないＶＣＯを得ることができる。第２の発明によれ
ば、外部制御電圧に対応する電流を流すための電圧降下
手段を設けるとともに、第２のトランジスタを制御する
内部制御電圧を、演算増幅器によって生成するようにし
ているので、第１の発明よりも更に均一な特性を有する
ＶＣＯを得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すＶＣＸＯの回路
図である。

【図２】従来のＶＣＸＯの構成例を示す回路図である。

【図３】本発明の第２の実施形態を示すＶＣＸＯの回路
図である。

【図４】本発明の第３の実施形態を示すＶＣＸＯの回路
図である。

【図５】本発明の第４の実施形態を示すＶＣＸＯの回路
図である。

【図６】外部制御電圧生成回路の構成例を示す回路図で
ある。

【符号の説明】

２０発振部２１インバータ２２水晶発振子２３帰還抵抗３０，３０Ａ〜３０Ｃ負荷部３１，３３コンデンサ３２，３４，４３ＮＭＯＳ４０，４０Ａ〜４０Ｃ制御部４１固定抵抗４２演算増幅器ＶＣ外部制御電圧Ｖｉ内部制御電圧Ｖｒｅｆ基準電圧ＧＮＤ接地電位Ｖ４１内部電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者廣枝正也東京都狛江市和泉本町１丁目８番１号キンセキ株式会社内

Claims

【特許請求の範囲】

【請求項１】リニアな増幅特性を有する論理ゲートの
出力信号によって圧電発振子を励振し、該圧電発振子の
出力信号を該論理ゲートに正帰還させて発振信号を出力
する発振手段と、前記論理ゲートの入力側及び出力側と第１の基準電圧と
の間に接続され、内部制御電圧に応じて導通状態が制御
される単数または並列接続された複数の第１のトランジ
スタを有し、該第１のトランジスタの導通状態によって
該論理ゲートの負荷を変化させる可変負荷手段と、内部電圧と前記第１の基準電圧との間に接続され、前記
第１のトランジスタと等しい特性を有し、前記内部制御
電圧に応じて導通状態が制御される単数または並列接続
された複数の第２のトランジスタと、発振周波数制御用の外部制御電圧を前記第２のトランジ
スタに流れる電流に比例して降下させ、前記内部電圧を
生成するとともに、該内部電圧と第２の基準電圧との電
圧差に応じて生成した前記内部制御電圧を該第２のトラ
ンジスタにフィードバックして、該内部電圧が該第２の
基準電圧に等しくなるように該内部制御電圧を制御する
内部制御電圧生成手段とを、備えたことを特徴とする電圧制御発振器。
【請求項２】前記可変負荷手段は、前記論理ゲートの入力側または出力側と負荷ノードとの
間に接続された固定容量の第１のキャパシタと、前記負荷ノードと前記第１の基準電圧との間に接続され
た前記単数または複数の第１のトランジスタと、前記論理ゲートの出力側または入力側と前記第１の基準
電圧との間に接続された固定容量の第２のキャパシタと
で構成し、前記内部制御電圧生成手段は、前記外部制御電圧が印加され、該外部制御電圧を降下さ
せて前記内部電圧を出力する電圧降下手段と、前記内部電圧と前記第２の基準電圧とが入力され、該内
部電圧と該第２の基準電圧との電圧差に応じて前記内部
制御電圧を出力する演算増幅器とで構成したことを特徴
とする請求項１記載の電圧制御発振器。