KR100657839B1 - 전원 전압의 노이즈에 둔감한 딜레이 셀 - Google Patents

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Abstract

전원 전압의 노이즈에 둔감한 전압 제어 발진기에 사용되는 차동 입력 및 출력을 가지는 딜레이 셀(Delay cell)의 구조가 개시된다. 위상 고정 루프(phase locked loops; PLL)와 같은 아날로그 회로를 구현하는 데 있어서 필요한 전압제어발진기(VCO, Voltage controlled oscillator)의 딜레이 셀은 전원 전압의 노이즈에 의해서 딜레이 값이 증감하는 현상을 나타낸다.
본 발명은 딜레이 셀의 출력단에 커패시턴스가 가변적인 커패시터부를 추가로 포함시키고 전원 전압과의 관계에서 적절한 바이어스 전압을 가함으로써 전원 전압의 노이즈에 의한 시정수의 변화를 보상할 수 있도록 하여 전원 전압의 노이즈에 매우 둔감하거나 전원 전압의 노이즈를 역으로 보상하는 딜레이 셀을 구현하였다.

Description

전원 전압의 노이즈에 둔감한 딜레이 셀 {DELAY CELL TOLERANT OF POWER NOISE}
도1은 종래 기술의 딜레이 셀의 예를 보여주는 도면이다.
도2는 딜레이 셀의 출력 부하부 구성 예를 보여주는 도면이다.
도3은 본 발명의 딜레이 셀을 보여주는 도면이다.
도4는 MOS 커패시터의 커패시턴스 변화를 보여주는 도면이다.
도5는 본 발명에서 사용된 MOS 커패시터의 커패시턴스 변화를 보여주는 도면이다.
도6은 바이어스 전압 발생부의 실시 예를 보여주는 도면이다.
도7은 본 발명에 의해 개선된 지터 특성을 보여주는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
310,311 : 딜레이 셀의 입력 신호
313,314 : 입력 트랜지스터
320,321 : 출력 신호
330 : 전류원 트랜지스터
331 : 전류원 제어 전압
340a,340b : 출력 부하부
341,342,343,344 : 부하 트랜지스터
350 : 출력 부하부 제어 전압
360a,360b : 출력 커패시터부
361, 362 : MOS 커패시터
370 : MOS 커패시터 바이어스 전압
380 : 바이어스 전압 발생부
본 발명은 DLL(Delay Locked Loops)또는 PLL(Phase Locked Loops)과 같은 아날로그 회로를 구현하는 데 있어서 필요한 전압 제어 발진기(VCO; Voltage Controlled Oscillator)에 사용되는 딜레이 셀(delay cell)에 관한 것이다. 더 자세하게는 링(ring) 발진기형의 전압 제어 발진기에 사용될 수 있는 차동(differential) 지연 회로형의 딜레이 셀에 관한 것이다. 전원 전압의 노이즈에 의해서 딜레이 셀의 딜레이 값이 증감하는 현상을 막기 위해서 딜레이 셀의 출력단에 가변적인 커패시턴스를 가진 출력 커패시터부를 추가로 포함시키고 적절한 바이어스 전압을 가함으로써 전원 전압의 노이즈에 매우 둔감하거나 파워노이즈를 역으로 보상하는 딜레이 셀이 소개된다.
전압 제어 발진기는 통상 입력되는 전압에 의해서 그 발진 주파수가 가변하는 발진기이다. 최근에는 집적도, 잡음 여유, 소비 전력 등에서 우수한 특성을 가지고 있는 CMOS 공정을 이용한 전압 제어 발진기가 많이 사용되고 있는데, 크게 LC 공진을 이용하는 LC 공진 발진기와 딜레이 셀을 체인으로 형성하여 발진시키는 링 발진기(ring oscillator)로 분류될 수 있다. CMOS 공정으로는 집적하기가 쉽다는 장점이 있기 때문에 점유 면적이 작아질 수 있고, 튜닝 영역(tuning range)이 넓어서 넓은 범위의 출력 주파수를 발진시킬 수 있는 링 발진기 형태가 특히 널리 사용되고 있다.
우수한 링 발진기를 구현하기 위해서는 링 발진기를 구성하는 중요한 요소인 딜레이 셀의 동작 특성이 중요한 요소가 된다. 가장 간단한 딜레이 셀은 인버터(inverter)를 사용하는 것으로, 홀수개의 인버터를 서로 직렬로 연결하는 방식으로 링 발진기를 구현한다. 전압 제어 발진기의 출력주파수는 딜레이 셀의 지연시간에 반비례하는 특성을 가지는데, 인버터의 특성상 하나의 인버터가 가지는 지연시간은 어느 한도 이상으로 낮아지기 어렵기 때문에 다른 다양한 형태의 딜레이 셀들이 개발되고 사용되고 있다. 따라서 이러한 문제를 해결하기 위한 딜레이 셀중에서 차동 증폭기 형태를 취하면서, 출력 신호가 작은 스윙(small swing)을 하도록 하여 단위 딜레이 셀의 지연시간을 줄이는 형태가 많이 사용된다.
도1은 일반적으로 사용되는 차동 입력과 차동 출력을 가지는 딜레이 셀을 보여주는 도면이다. 제 1 입력 트랜지스터(113)와 제 2 입력 트랜지스터(114)에는 제 어 전극을 통해서 제 1 입력 신호(110)와 제 2 입력신호(111)가 각각 입력된다. 전류원 제어 전압(131)은 전류원의 역할을 하는 트랜지스터(130)에 인가되어 제 1 입력 트랜지스터와 제 2 입력 트랜지스터에 흐르는 전류의 양을 일정하게 유지하는 역할을 한다. 출력 부하부 제어 전압(150)은 출력 부하부(140a,140b)의 저항값 조절을 통하여 최종적으로 제 1 출력신호(120)와 제 2 출력신호(121)의 딜레이 값을 조절하는 역할을 하게 된다. 출력 부하부(140a,140b)는 필요에 의해서 다양하게 구성시킬 수 있는데, 도2a 와 도2b는 이와 같이 다양한 출력 부하부를 채용한 딜레이 셀의 예들을 보여주는 도면이다. 도2a의 경우는 제어 전압에 의해 턴온(turn-on)되는 강도를 조절하여 트랜지스터의 저항값을 변경시키는 방식으로 동작되는 출력 부하부를 채택한 경우이며, 도2b의 경우는 다이오드 연결(diode-connected)된 트랜지스터의 저항값을 이용하는 출력 부하부를 채택한 경우이다. 본 도 1에서는 출력 부하부(140a,140b)를 차동 지연 회로의 양 경로에 대해서 각각 하나의 PMOS 트랜지스터(141,143)와 하나의 다이오드 연결된 PMOS 트랜지스터(142,144)를 병렬 연결하여 구성한 예를 보여주고 있다. 이 경우 하나의 PMOS 트랜지스터(141,143)는 딥 트라이오드 영역(deep-triode region)에서 동작하게 하여 제어 전압(150)에 의한 저항값의 변화가 선형(linear)에 가깝게 유지하여 제어전압(150)에 의한 출력 주파수의 변화도 선형에 가까울 수 있도록 하는 것이 일반적이다. 한편 다이오드 연결된 PMOS 트랜지스터(142,144)의 경우는 항상 포화(saturation)상태를 유지하고 있게 되므로, 저항값은 큰 변화가 없다.
결과적으로 딜레이 셀의 지연시간은 딜레이 셀의 시정수(time-constant)에 비례하여서 나타나게 된다. 즉, 도 1에서의 입력에 대한 출력의 딜레이는 다음과 같은 시정수로 표현할 수가 있다.
Figure 112004023385548-pat00001
상기 수학식 1의 Cout은 제 1 출력 신호(120) 발생지점 또는 제 2 출력 신호(121) 발생지점에서 접지를 향해 바라본 커패시턴스 성분의 총합을 모델링한 것이다. 출력 부하부의 저항값은 다이오드 연결된 트랜지스터(142,144)의 저항값(Rdiode-connected)과 제어전압(VCP)에 의해 변화하는 트랜지스터(141,143)의 저항값(Ron)의 병렬 연결 값이 된다. k는 제어 전압에 의해 변화하는 트랜지스터(141,143)의 소정의 디바이스 상수이다. 앞서 언급한 바와 같이 다이오드 연결된 트랜지스터의 저항값은 상대적으로 일정한 값을 유지한다고 가정하고, 제어전압(VCP)에 의해 변화하는 트랜지스터(141,143)의 저항값을 수식 전개시키면 출력 부하부의 전체 저항과 전원 전압(VDD)은 전원 전압이 증가하게 되면, 시정수는 작아지게 되고, 전원 전압이 감소하게 되면 시정수는 커지는 관계를 가지게 된다.
또한 딜레이 셀의 지연시간(TD)은 전압 제어 발진기의 출력 주파수(fosc)와 반비례하는 관계를 가지고, 다시 지연시간과 시정수(τ)는 비례하는 관계를 가지게 되어 시정수와 전압 제어 발진기의 출력주파수도 마찬가지로 반비례하는 관계를 가진다. 전압 제어 발진기의 출력 주파수와 상기 시정수를 구성하는 요소들간의 관계를 구하면 다음과 같은 관계가 나타나게 된다.
Figure 112004023385548-pat00002
한편, 최근에는 다양한 회로 구성요소들이 한 칩(chip)내에 존재하게 되는 경향이 많아지게 되어서, 특히 높은 동작 주파수로 동작하는 디지털 회로의 경우에는 많은 개수의 트랜지스터들이 집적되게 된다. 또한 앞서 언급하였듯이 전압 제어 발진기도 CMOS 공정을 이용하여 하나의 칩내에 구현되는 경우가 일반적이므로, 한 칩내에 구현된 많은 개수의 트랜지스터들이 고속으로 켜지고 꺼지는 동작을 반복함에 따라서 흘리는 전류의 변화량이 커지게 되고 이는 다시 전원 전압이 불안정하게 되는 원인이 되고 있다. 이와 같은 전원전압의 불안정은 상기 수학식 1 에 존재하는 전원 전압(VDD)의 변동을 의미하므로 시정수를 흔들리게 하는 원인이 된다. 또한 이러한 시정수의 변동은 상기 수학식 2 에 의해서 전압 제어 발진기의 출력 주파수를 불안정하게 만드는 결과를 주게 된다.
초고속으로 동작하는 메모리 시스템 등이 안정적으로 동작하기 위해서는 안정된 딜레이 값이 안정된 클록을 생성시키는 데 필수적인데 이와 같은 딜레이 값의 변동은 고 주파수의 클록으로 동작하는 시스템에는 치명적인 지터(jitter) 발생의 원인이 되어 시스템의 동작에 악 영향을 미치게 된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은,
딜레이 셀의 출력단에 가변 커패시턴스를 가지는 출력 커패시터부를 추가로 포함시키고 적절한 바이어스 전압을 가함으로써 셀에 인가되는 전원 전압의 노이즈에 매우 둔감하거나 전원 전압 노이즈를 역으로 보상하는 딜레이 셀을 소개하는데 있다.
본 발명의 또 다른 목적은, 딜레이 셀의 출력단에 가변 커패시턴스를 가지는 출력 커패시터부를 추가로 포함시키고 적절한 바이어스 전압을 가함으로써 셀에 인가되는 전원 전압의 노이즈에 매우 둔감하거나 전원 전압 노이즈를 역으로 보상하는 딜레이 셀의 동작 방법을 소개하는데 있다.
상기 목적을 달성하기 위해 본 발명은,
딜레이 셀의 출력단에 가변 커패시턴스를 가지는 출력 커패시터부를 추가로 포함시키고 적절한 바이어스 전압을 가함으로써, 전원 전압의 노이즈에 의해 시정수가 감소 또는 증가하여 전압 제어 발진기의 출력주파수가 변동되는 현상을 보상할 수 있도록 커패시턴스를 가변적으로 유지할 수 있도록 한다. 더 자세하게는 MOS 커패시터를 출력단에 위치시켜서 출력전압을 제어 전극에 인가하고, MOS 커패시터의 소스와 드레인 전극에는 전원 전압과의 관계에서 적절한 커패시턴스 범위를 유지할 수 있도록 하는 소정의 바이어스 전압을 가하도록 한다. 이와 같이 전원 전압의 흔들림에 의한 딜레이 셀의 시정수 값 변화를 보상할 수 있는 커패시턴스를 유지시켜 주는 방식으로 동작하는 딜레이 셀을 구현하도록 한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다. 도3은 본 발명의 목적을 달성하기 위한 딜레이 셀의 구성을 보여주는 도면이다. 제 1 입력 트랜지스터(313)와 제 2 입력 트랜지스터(314)에는 제어 전극을 통해서 제 1 입력 신호(310)와 제 2 입력신호(311)가 입력된다. 전류원 제어 전압(331)은 전류원 역할을 하는 트랜지스터(330)에 인가되어 제 1 입력 트랜지스터(313)와 제 2 입력 트랜지스터(314)에 흐르는 전류를 제어한다. 출력 부하부 제어 전압(350)은 출력 부하부(340a,340b)의 저항치를 변경시켜 최종적으로 제 1 출력신호(320)와 제 2 출력신호(321)의 딜레이 값을 조절하는 역할을 하게 된다. 본 도3에서의 출력 부하부(340a,340b)는 도1에서 설명한 것과 같이 양 경로에 대해서 각각 하나의 PMOS 트랜지스터(341,343)와 하나의 다이오드 연결된(diode- connected) PMOS 트랜지스터(342,344)를 병렬 연결한 구성을 취하고 있다. 이 경우 하나의 PMOS 트랜지스터(341,343)는 딥 트라이오드 영역(deep-triode region)에서 동작하게 하여 제어전압에 의한 저항값의 변화가 선형에 가깝도록 유지하여 제어전압에 의한 출력 주파수의 변화도 선형에 가까울 수 있도록 하는 것이 일반적임은 도1의 경우와 동일하다. 다이오드 연결된 PMOS 트랜지스터(342,344)의 저항치는 제어 전극에 인가되는 전압이 변하는 경우에도 큰 변화가 없다.
출력신호(320,321)가 발생되는 입력 트랜지스터(313,314)와 출력 부하부(340a,340b)의 접속하는 지점에 연결된 가변 커패시턴스를 가진 출력 커패시터부(360a,360b)가 본 발명의 목적을 이루기 위해 추가된 구성요소이다. 출력 커패시터부(360a,360b)는 적어도 하나의 MOS 커패시터(361,362)를 포함하여 구현될 수 있다. MOS 커패시터(361,362)의 소스와 드레인 전극은 소정의 전압(370)에 의해서 바이어스되고, 제어 전극에는 출력신호(320,321)의 전압이 인가된다.
도4는 일반적인 NMOS 커패시터의 특성을 보여주는 도면이다. 그래프의 x축(420)은 제어 전극과 소스 전극 간에 인가되는 전압 차이를 보여주고, 그래프의 y축(430)은 MOS 커패시터의 커패시턴스를 보여주고 있다. NMOS 커패시터의 경우, 제어 전극과 소스 전극 간의 전압이 증가할 수록 커패시턴스가 증가하는 곡선을 보여준다. 특히 제어 전극과 소스 전극 간의 전압이 해당 MOS 커패시터의 문턱 전압(threshold voltage)에 근접한 구간(410)에서 커패시턴스와 제어 전극-소스 전극 간 전압이 선형적인 특성을 보여줌을 알 수 있다. 따라서 전원 전압의 변화에 대한 시정수의 변화를 상쇄하기 위한 커패시턴스의 변화가 가능하게 하려면, 소정 의 전압(370)에 의해서 제어 전극-소스 전극 간 전압을 문턱 전압 근처에서 스윙(swing)하도록 하는 것이 필요하다.
도5는 본 발명에서 사용되는 MOS 커패시터의 커패시턴스와 전원 전압(VDD)의 관계를 보여주는 도면이다. 도5의 x축은 전원 전압(VDD)을, y축은 MOS 커패시터의 커패시턴스를 fF(펨토 패럿; femto farad; 10-15F) 단위로 보여주고 있다. 앞서 도4에서 설명하였던 것과 같이 출력신호(VX; 320, 321)의 전압과 소정의 바이어스 전압(VMID; 370)이 MOS 커패시터의 문턱 전압(VTH)에 인접한 곳에서 MOS 커패시터의 제어 전극과 소스 전극 간 전압이 위치하도록 하는 것이 바람직함을 보여준다.
도5에서 보여주는 바와 같이 전원 전압(VDD)이 상승할수록 출력 전압도 함께 상승하게 되므로 이는 MOS 커패시터의 제어 전극에 인가되는 전압을 상승시키게 되어 커패시턴스도 함께 상승하게 된다. 종래 기술에서 언급하였던 수학식 1을 다시 언급하면, 전원 전압(VDD)의 상승은 출력 부하부의 저항치를 감소시키게 되어 시정수를 감소시키는 결과를 가져오게 된다. 그러나 다시 전원 전압(VDD)의 상승은 MOS 커패시터의 커패시턴스를 상승시키는 결과도 함께 가져오므로, 출력 부하부의 저항치 감소로 인한 시정수의 감소를 상쇄하여 시정수의 변화를 둔화시켜준다.
도6은 본 발명에서 사용될 수 있는 도3의 출력 커패시터부(360a,360b)에 포함되어 질 수 있는 바이어스 전압 발생부(380)의 바람직한 실시 예를 보여주는 도 면이다. MOS 커패시터에 대한 바이어스 전압은 도5에서 설명한 바와 같이 MOS 커패시터의 문턱 전압으로 고정하여 인가하는 간단한 전압 공급원을 바이어스 전압 발생부로 구성하여 이로부터 주어질 수도 있으나, 더 나은 보상 효과를 위해서는 도6과 같은 바이어스 전압 발생부를 구비하여 전원 전압의 변화에 따라서 바이어스 전압도 가변적으로 움직일 수 있도록 할 수 있다. 상기 도6의 바이어스 전압 발생부의 동작을 설명하면, 제어 전압(350)에 의해 턴온(turn-on)되는 강도가 조절되는 PMOS 트랜지스터(610)에 의해 흐르는 전류가 조절되면, 다이오드 연결된 NMOS 트랜지스터(620)의 드레인 전극에서 출력되는 바이어스 전압(VMID, 370)도 함께 변화하게 된다. 제어 전압(350)이 커지게 되면, 바이어스 전압(370)은 떨어지면서, 제어 전극과 소스 전극 간 전압이 증가하므로 출력 커패시터부(360a,360b)의 MOS 커패시터(361,362)의 커패시턴스도 함께 증가한다. 반대로 제어 전압(350)이 작아지게 되면, 바이어스 전압(370)은 증가하면서, 제어 전극과 소스 전극 간 전압이 감소하므로 출력 커패시터부(360a,360b)의 MOS 커패시터(361,362) 커패시턴스도 감소한다. 이는 제어 전압(350)의 변화에 의해 수학식 1의 시정수 변화를 강화하므로 제어전압에 의한 딜레이 셀의 지연 시간 조절을 도와주는 효과를 준다.
또한 전원 전압(VDD)이 증가할 경우에는 출력 신호(320,321)도 전반적으로 함께 증가하게 되므로, 바이어스 전압(370)도 함께 증가하게 하여, MOS 커패시터(361,362)의 동작 구간이 MOS 커패시터(361,362)의 문턱전압 근처에서 스윙하도록 할 수 있도록 유지한다. 반대로 전원 전압이 감소할 경우에는 출력 신호(320,321)도 전반적으로 하강하게 되므로, 바이어스 전압(370)도 함께 하강하게 하여, MOS 커패시터(361,362)의 동작 구간이 마찬가지로 MOS 커패시터(361,362)의 문턱전압 근처에서 스윙할 수 있도록 유지한다. 이러한 바이어스 전압 발생부의 역할은 전원 전압 변동에 대응하여 MOS 커패시터에 소스전극에 인가되는 전압도 같이 움직일 수 있도록 하여, MOS 커패시터의 선형적 특성이 최대한 유지되는 문턱전압 근처에서 MOS 커패시터에 대한 바이어스를 할 수 있도록 하는 것이다.
상기 도6에서는 하나의 PMOS 트랜지스터(610)를 전압 제어 전류원(VCCS; Voltage Controlled Current Source)으로 사용하고, 하나의 다이오드 연결된 NMOS 트랜지스터를 부하(load) 소자로 사용한 경우를 예시한 것이지만, 전압 제어 전류원과 부하 소자는 다르게 구성할 수 있을 것이다. 예를 들면 부하 소자로서 단순히 저항을 사용하는 경우도 가능하며, 직렬 연결된 전압 제어 전류원과 부하 소자의 위치를 바꾸는 경우도 전압 제어 전류원을 NMOS 트랜지스터를 사용하여 구성할 경우에는 마찬가지의 효과를 가져올 수 있을 것이다.
도7a와 도7b는 본 발명의 딜레이 셀을 채용한 전압 제어 발진기를 이용하였을 경우의 출력 주파수의 지터 감소를 보여주는 도면이다. 종래 기술에서 언급하였던 수학식 2를 다시 언급하면, 시정수는 딜레이 셀의 지연시간과 비례하고, 다시 지연 시간은 출력 주파수와 반비례하는 관계에 있게 된다. 따라서 지연시간의 안정은 출력 주파수를 안정시키는 결과를 가져온다.
도7a와 도7b의 결과는 더 자세하게는, 4%의 오차가 있는 1.8V의 전원 전압이 1나노 세컨드 단위로 8% 변동폭으로 증감하면서 움직일 경우를 조건으로 주었을 때 의 출력 주파수의 지터 특성을 보여주는 도면이다. 도면의 x축은 시간의 흐름을 마이크로 세컨드(10-6 second)로 보여 주며, 도면의 y축은 발생하는 지터를 나노 세컨드(10-9 second)단위로 측정한 결과를 보여 주고 있다. 도7a는 도1의 종래 기술의 딜레이 셀을 채택한 전압 제어 발진기에서 측정하였을 경우의 지터 특성이며, 도7b는 도3의 개선된 딜레이 셀을 채택한 전압 제어 발진기에서 측정하였을 경우의 지터 특성을 보여주고 있다. 좌측의 경우, 약 105ps의 지터가 발생하였지만, 우측의 경우, 약 50ps의 지터가 발생되어 약 50%정도의 지터 감소를 보여준다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기와 같은 본 발명에 따르면,
많은 개수의 트랜지스터가 집적되고 높은 동작 주파수로 동작하는 디지털 회로에서 하나의 칩내에 전압 제어 발진기를 구현시킬 경우에 생길 수 있는 전원 전압의 노이즈에도 둔감하거나 이를 역으로 보상시킬 수 있으므로, 안정적인 출력 주파수를 얻을 수가 있다. 초고속으로 동작하는 메모리 시스템등이 안정적으로 동작 해야 하기 위해서는 안정된 주파수의 클록을 생성하는 것이 필수적인데 이와 같은 안정되게 딜레이 값을 제어 가능한 딜레이 셀을 활용한 전압 제어 발진기는 고 주파수의 클록으로 동작하는 시스템에는 치명적인 지터(jitter) 발생을 감소시킬 수 있어 안정된 시스템의 동작을 유지할 수 있다.

Claims (13)

  1. 한 쌍의 입력단자들 사이에 인가되는 입력신호를 차동 증폭하여 한 쌍의 출력단자들 사이에 차동 출력하기 위한 차동 입출력부;
    상기 한 쌍의 출력단자들과 전원 전압에 연결된 출력 부하부;
    상기 한 쌍의 출력단자들에 각각 일단이 연결된 한 쌍의 MOS 커패시터들; 및
    상기 한 쌍의 MOS 커패시터들의 타단에 공통으로 연결되고, 상기 한 쌍의 MOS 커패시터들의 동작점이 전원전압의 변동에 관계없이 MOS 트랜지스터의 문턱전압 근처로 바이어스되도록 상기 전원전압의 변동에 따라 가변되는 바이어스 전압을 발생하는 바이어스 전압 발생부를 구비한 것을 특징으로 하는 차동 증폭기 형태의 딜레이 셀.
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  7. 제 1 항에 있어서, 상기 바이어스 전압 발생부는, 제어 전압에 의해 전류량이 조절되는 전압 제어 전류원과 부하 소자가 전원 전압에 직렬 연결되어 상기 전류원과 상기 부하소자가 접속하는 점에서 바이어스 전압을 발생시키는 것을 특징으로 하는 차동 증폭기 형태의 딜레이 셀.
  8. 제 7 항에 있어서, 상기 전압 제어 전류원은 상기 제어 전압이 제어 전극에 인가되는 MOS 트랜지스터로 구성된 것을 특징으로 하는 차동 증폭기 형태의 딜레이 셀.
  9. 제 7 항에 있어서, 상기 부하 소자는 다이오드 연결된 MOS 트랜지스터로 구성된 것을 특징으로 하는 차동 증폭기 형태의 딜레이 셀.
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