KR19990075064A - 반도체 메모리장치의 전원 노이즈를 최소화하는 지연 동기 루프용 내부전원 전압 발생회로 - Google Patents

반도체 메모리장치의 전원 노이즈를 최소화하는 지연 동기 루프용 내부전원 전압 발생회로 Download PDF

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본 발명은 반도체 메모리 장치의 전원 노이즈(Power Noise)를 최소화하는 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로를 개시한다. 이는 반도체 메모리 장치의 액티브 모드에서 상기 반도체 메모리 장치에 내장된 지연 동기 루프(DLL)가 동작할 경우 제 1 내부 전원 전압(IVC1)을 발생하여 상기 지연 동기 루프(DLL)에 공급하고 상기 지연 동기 루프(DLL)가 동작하지 않을 경우 상기 제 1 내부 전원 전압(IVC1)을 발생하지 않는 제 1 내부 전원 전압 발생부를 포함함으로써, 즉 DLL용 내부 전원 전압 발생 회로를 따로 구비함으로써 전원 노이즈(Power Noise)를 최소화하고 반도체 메모리 장치의 액티브 모드에서 상기 지연 동기 루프(DLL)를 사용하지 않을 경우 내부 전원 전압을 발생하지 않아 스탠바이 전류(stand-by current)가 감소된다.

Description

반도체 메모리 장치의 전원 노이즈를 최소화하는 지연 동기 루프용 내부 전원 전압 발생 회로
본 발명은 반도체 메모리 장치의 내부 전원 전압 발생 회로에 관한 것으로, 특히 반도체 메모리 장치에 내장된 지연 동기 루프(DLL)로만 내부 전원 전압을 공급하는 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로에 관한 것이다.
반도체 메모리 장치는 이를 사용하는 개인용 컴퓨터(PC)나 워크스테이션(Workstation)의 내부 클럭 주파수의 단계별 사용에 따라 계속적으로 발전을 거듭하여 왔으며 1990년도 중반 이후부터는 동기식 디램(SDRAM;Synchronous DRAM)이 등장하게 되었다.
종래의 디램(DRAM)이 로우 어드레스 스트로브 신호(RASB)와 칼럼 어드레스 스트로브 신호(CASB)에 의해 워드 라인과 비트 라인을 선택하여 데이터를 리드 또는 라이트하는 반면, 상기 동기식 디램(SDRAM)은 시스템 클럭(System Clock)에 동기되어 동작함으로써 모든 마진 및 속도는 상기 시스템 클럭의 주파수에 따라 달라진다. 상기 동기식 디램(SDRAM)은 시스템 클럭의 한 싸이클 시간 동안 하나의 데이터만을 입력 또는 출력하는 SDR(Single Data Rate) 동기식 디램과 시스템 클럭의 한 싸이클 시간 동안 두 개의 데이터를 동시에 입력 또는 출력하는 DDR(Double Data Rate) 동기식 디램으로 분류된다. 그러나 상기 DDR 동기식 디램에서 클럭의 한 싸이클 시간 동안 두 개의 데이터를 동시에 입력 또는 출력하게 되면 클럭과 데이터 간에 스큐(skew)가 발생하여 다음 클럭 싸이클에서 문제가 발생하게 된다. 따라서 상기 스큐를 줄이기 위해 지연 동기 루프(Delayed Locked Loop)를 사용하게 된다.
내부 전원 전압 발생 회로는 반도체 메모리 장치 내부에 전원을 공급하기 위해 사용되며, 일반적으로 반도체 메모리 장치가 액티브 모드일 때 동작하는 제 1 내부 전원 전압 발생 회로와 스탠바이 모드에서 동작하는 제 2 내부 전원 전압 발생 회로로 구성되어 상기 스탠바이 모드에서는 스탠바이 전류를 감소시키고 상기 액티브 모드에서는 충분한 전원을 공급하는 역할을 한다.
도 1은 종래 기술에 의해 반도체 메모리 장치가 액티브 모드일 때 동작하는 제 1 내부 전원 전압 발생 회로이다.
상기 도 1을 참조하면, 상기 제 1 내부 전원 전압 발생 회로는 반도체 메모리 장치가 액티브 모드로 동작할 때 제 1 내부 전원 전압(IVC1)을 발생하는 것으로서 차동 증폭부(1), 제어부(2), 및 드라이빙부(3)를 포함한다.
상기 차동 증폭부(1)는 상기 피드백된 제 1 내부 전원 전압(IVC1)을 메모리 어레이부가 아닌 주변 회로부에 사용되는 주변회로용 기준전압(VREFP)과 비교 및 증폭되는 것으로서, 서로 게이트가 연결되고 각각 소오스 및 벌크가 외부 전원 전압(EVCC)에 연결된 제 1 및 제 2 피모스 트랜지스터들(11,12), 게이트에 상기 주변회로용 기준전압(VREFP)이 입력되고 드레인은 상기 제 1 피모스 트랜지스터(11)의 드레인에 연결된 앤모스 트랜지스터(13), 게이트에 상기 제 1 내부 전원 전압(IVC1)이 입력되고 드레인은 상기 제 2 피모스 트랜지스터(12)의 드레인 및 게이트에 연결된 앤모스 트랜지스터(14), 상기 앤모스 트랜지스터(13)의 소오스와 접지 전압(VSS) 사이에 직렬로 연결된 제 1 풀다운 앤모스 트랜지스터들(15,16,17), 및 상기 앤모스 트랜지스터(14)의 소오스와 접지 전압(VSS) 사이에 직렬로 연결된 제 2 풀다운 앤모스 트랜지스터들(15,16,17)을 구비한다.
이때 상기 앤모스 트랜지스터(13)의 소오스와 상기 앤모스 트랜지스터(14)의 소오스와 연결되고, 상기 앤모스 트랜지스터(13)의 드레인은 소오스 및 벌크가 외부 전원 전압(EVCC)에 연결되고 게이트에 제어신호(A)가 연결된 피모스 트랜지스터(10)의 드레인에 연결된다.
상기 제어부(2)는 제어신호들(A,B,C,D)을 입력하고 논리 회로들을 사용하여, 예컨대 OR 게이트(21), 낸드 게이트(22), 인버터(24,25), 노아 게이트(25)를 사용하여 상기 제어신호들(A,B,C,D)을 조합함으로써 상기 제 1 풀다운 앤모스 트랜지스터들(15,16,17) 또는 상기 제 2 풀다운 앤모스 트랜지스터들(18,19,20)을 턴온시킨다.
상기 드라이빙부(3)는 상기 차동 증폭부(1)의 출력단에 연결되며 상기 제 1 내부 전원 전압(IVC1)을 승압시키기 위한 것으로서, 게이트에는 상기 제 1 피모스 트랜지스터(11)의 드레인에 연결되고 소오스 및 벌크가 외부 전원 전압(EVCC)에 연결된 피모스 트랜지스터(31)로 형성된다.
반도체 메모리 장치가 액티브 모드로 동작하면, 상기 제어부(2)에 입력되는 제어 신호들(A,B,C,D)이 액티베이션되고 상기 제 1 및 제 2 풀다운 트랜지스터들(15 내지 17, 18 내지 20)이 턴온되어 상기 제 1 내부 전원 전압 발생 회로는 일정 레벨의 논리 하이인 제 1 내부 전원 전압(IVC1)을 출력한다.
반도체 메모리 장치가 스탠바이(stand-by) 모드일 경우, 상기 제어 신호들(A,B,C,D)이 액티베이션되지 않음으로써 상기 제 1 및 제 2 풀다운 트랜지스터들(15 내지 17, 18 내지 20)이 턴오프된다. 즉 상기 차동 증폭부(1)가 동작하지 않으므로 상기 제 1 내부 전원 전압(IVC1)은 발생하지 않는다.
도 2는 종래 기술에 의해 반도체 메모리 장치가 스탠바이 모드일 때 동작하는 제 2 내부 전원 전압 발생 회로이다.
상기 도 2를 참조하면, 상기 제 2 내부 전원 전압 발생 회로는 반도체 메모리 장치가 스탠바이 모드일 때 제 2 내부 전원 전압(IVC2)을 발생하기 위한 것으로서 차동 증폭부(41), 및 드라이빙부(42)를 포함한다.
상기 차동 증폭부(41)는 피드백된 상기 제 2 내부 전원 전압(IVC2)을 주변회로용 기준전압(VREFP)과 비교 및 증폭하는 것으로서, 서로 게이트가 연결되고 각각 소오스 및 벌크가 외부 전원 전압(EVCC)에 연결된 제 3 및 제 4 피모스 트랜지스터들(51,52), 게이트에 상기 주변회로용 기준전압(VREFP)이 입력되고 드레인은 상기 제 3 피모스 트랜지스터(51)의 드레인에 연결된 앤모스 트랜지스터(53), 게이트에 상기 제 2 내부 전원 전압(IVC2)이 입력되고 드레인은 상기 제 4 피모스 트랜지스터(52)의 드레인 및 게이트에 연결된 앤모스 트랜지스터(57), 및 상기 앤모스 트랜지스터들(53, 57)의 소오스와 접지 전압(VSS) 사이에 직렬로 연결되고 각 게이트에 기준 전압(VREF)이 입력되는 풀다운 앤모스 트랜지스터들(54,55,56)을 구비한다.
상기 드라이빙부(42)는 상기 차동 증폭부(41)의 출력단에 연결되며 상기 제 2 내부 전원 전압(IVC2)을 승압시키는 것으로서, 게이트에는 상기 제 3 피모스 트랜지스터(51)의 드레인에 연결되고 소오스 및 벌크가 외부 전원 전압(EVCC)에 연결된 피모스 트랜지스터(58)로 형성된다.
반도체 메모리 장치가 액티브된 상태이거나 스탠바이 상태에서 상기 주변회로용 기준전압(VREFP)과 상기 기준 전압(VREF)은 논리 하이이므로 상기 제 2 내부 전원 전압(IVC2)은 항상 논리 하이를 출력한다.
상기에서 설명한 종래의 제 1 및 제 2 내부 전원 전압은 지연 동기 루프를 포함하는 반도체 메모리 장치 내부에서 상기 지연 동기 루프의 전원 노이즈(power noise)를 줄이고 안정된 전력을 공급하기 위해 상기 지연 동기 루프 전용으로 사용된다. 그러나 제 1 및 제 2 내부 전원 전압 발생 회로는 상기 지연 동기 루프가 동작하지 않을 경우에도 항상 동작함으로써 스탠바이 전류(stand-bt current)가 발생하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 지연 동기 루프(DLL)에 공급되는 내부 전원 전압을 발생하는 회로를 따로 구비함으로써 반도체 메모리 장치의 전원 노이즈(Power Noise)를 최소화하는 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로를 제공하는데 있다.
도 1은 종래 기술에 의해 반도체 메모리 장치가 액티브 모드일 때 동작하는 제 1 내부 전원 전압 발생 회로이다.
도 2는 종래 기술에 의해 반도체 메모리 장치가 스탠바이 모드일 때 동작하는 제 2 내부 전원 전압 발생 회로이다.
도 3은 본 발명에 의한 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로로서 지연 동기 루프가 동작할 경우 제 1 내부 전원 전압을 발생하는 제 1 내부 전원 전압 발생부의 회로도이다.
도 4는 본 발명에 의한 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로로서 상기 지연 동기 루프가 동작하지 않는 경우 제 2 내부 전언 전압을 발생하는 제 2 내부 전원 전압 발생부의 회로도이다.
상기 과제를 이루기 위하여 본 발명은, 반도체 메모리 장치의 액티브 모드에서 상기 반도체 메모리 장치에 내장된 지연 동기 루프(DLL)가 동작할 경우 제 1 내부 전원 전압(IVC1)을 발생하여 상기 지연 동기 루프(DLL)에 공급하고 상기 지연 동기 루프(DLL)가 동작하지 않을 경우 상기 제 1 내부 전원 전압(IVC1)을 발생하지 않는 제 1 내부 전원 전압 발생부를 포함하는 것을 특징으로하는 반도체 메모리 장치의 전원 노이즈(Power Noise)를 최소화하는 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로를 제공한다.
상기 제 1 내부 전원 전압 발생부는 제 1 내부 전원 전압(IVC1)을 발생하고 상기 제 1 내부 전원 전압(IVC1)을 피드백하여 소정 전압과 비교 및 증폭시키는 차동 증폭부, 상기 지연 동기 루프(DLL)가 동작할 때 액티베이션되는 제어 신호를 입력하여 상기 차동 증폭부를 구동시키는 제어부, 및 상기 차동 증폭부에서 발생한 제 1 내부 전원 전압(IVC1)을 상기 지연 동기 루프(DLL)로 드라이빙하는 드라이빙부를 포함하는 제 1 내부 전원 전압 발생 회로를 구비하고, 상기 제 1 내부 전원 전압 발생부는 상기 지연 동기 루프의 액티브 모드에서 동작하며 상기 제어 신호가 액티베이션될 경우 상기 지연 동기 루프(DLL)에 상기 제 1 내부 전원 전압(IVC1)을 공급하고 상기 제어 신호가 액티베이션되지 않을 경우 상기 지연 동기 루프(DLL)에 상기 제 1 내부 전원 전압(IVC1)을 공급하지 않는 겻이 바람직하다. 이때 상기 차동 증폭기의 상기 소정 전압은 상기 지연 동기 루프(DLL)에 사용되는 DLL용 기준전압(VREFP) 또는 외부 전원 전압(EVCC)인 것이 바람직하다.
상기 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로는 상기 지연 동기 루프가 동작하지 않는 모드에서 제 2 내부 전원 전압(IVC2)을 발생하여 상기 지연 동기 루프(DLL)에 공급하는 제 2 내부 전원 전압 발생부를 포함하고, 상기 제 2 내부 전원 전압 발생부는 제 2 내부 전원 전압(IVC2)을 발생하고 상기 제 2 내부 전원 전압(IVC2)을 피드백하여 소정 전압과 비교 및 증폭시키는 차동 증폭부, 상기 차동 증폭부에서 발생한 제 2 내부 전원 전압(IVC2)을 상기 지연 동기 루프(DLL)로 드라이빙하는 드라이빙부, 및 상기 제 2 내부 전원 전압(IVC2)이 계속적으로 상승할 때 전류 방전(current discharge)에 의해 상기 제 2 내부 전원 전압(IVC2)을 일정한 레벨로 유지시키는 전류 방전부를 구비하는 것이 바람직하다.
이때 상기 차동 증폭기의 상기 소정 전압은 상기 지연 동기 루프(DLL)에 사용되는 DLL용 기준전압(VREFP) 또는 외부 전원 전압(EVCC)이고, 상기 전류 방전부는 하나의 트랜지스터 또는 직렬로 연결된 둘 이상의 트랜지스터들로 형성되는 것이 바람직하다.
따라서 본 발명에 의한 반도체 메모리 장치의 전원 노이즈(Power Noise)를 최소화하는 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로는, DLL용 내부 전원 전압 발생 회로를 따로 구비함으로써 전원 노이즈(Power Noise)를 최소화하고 또한 반도체 메모리 장치의 액티브 모드에서 상기 지연 동기 루프(DLL)가 사용되지 않을 경우 내부 전원 전압이 발생되지 않음으로써 스탠바이 전류(stand-by current)가 감소된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명에 의한 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로에서 지연 동기 루프가 동작할 때 제 1 내부 전원 전압을 발생하는 제 1 내부 전원 전압 발생부의 회로도이다.
상기 도 3을 참조하면, 상기 제 1 내부 전원 전압 발생부는 차동 증폭부(101), 제어부(102), 및 드라이빙부(103)를 포함한다.
상기 차동 증폭부(101)는 상기 피드백된 제 1 내부 전원 전압(IVC1)을 소정 전압과 비교 및 증폭시키는 것으로서, 상기 소정 전압은 지연 동기 루프(DLL)에 사용되는 DLL용 기준전압(VREFP) 또는 외부 전압(EVCC)이 사용될 수 있는데 본 실시예에서는 상기 DLL용 기준전압(VREFP)을 예로 들어 설명한다.
즉, 상기 차동 증폭부(101)는 서로 게이트가 연결되고 각각 소오스 및 벌크가 외부 전원 전압(EVCC)에 연결된 제 1 및 제 2 피모스 트랜지스터들(111,112), 게이트에 상기 DLL용 기준전압(VREFP)이 입력되고 드레인은 상기 제 1 피모스 트랜지스터(111)의 드레인에 연결된 앤모스 트랜지스터(113), 게이트에 상기 제 1 내부 전원 전압(IVC1)이 입력되고 드레인은 상기 제 2 피모스 트랜지스터(112)의 드레인 및 게이트에 연결된 앤모스 트랜지스터(114), 및 상기 앤모스 트랜지스터들(113,114)의 소오스와 접지 전압(VSS) 사이에 직렬로 연결된 풀다운 앤모스 트랜지스터들(115,116,117)을 구비한다.
상기 앤모스 트랜지스터(113)의 드레인은 소오스 및 벌크가 외부 전원 전압(EVCC)에 연결된 피모스 트랜지스터(118)의 드레인에 연결된다.
이때 상기 풀다운 앤모스 트랜지스터들(115,116,117) 및 상기 피모스 트랜지스터(118)의 게이트에는 상기 제어부(102)에서 출력되는 전압이 입력된다.
상기 제어부(102)는 상기 제 1 내부 전원 전압(IVC1)을 제어하기 위한 것으로서, 지연 동기 루프(DLL)를 인에이블 또는 디세이블하기 위한 제어 신호(PDLLOFF)를 입력하고 상기 제어신호(PDLLOFF)를 반전시켜 출력하는 것으로서, 피모스 트랜지스터(121)와 앤모스 트랜지스터(122)로 형성된다.
상기 드라이빙부(103)는 상기 차동 증폭부(101)의 출력단에 연결되고 상기 제 1 내부 전원 전압(IVC1)을 승압시키는 것으로서, 게이트는 상기 앤모스 트랜지스터(113)의 드레인에 연결되고 소오스 및 벌크는 외부 전원 전압(EVCC)에 연결되고 드레인으로 상기 제 1 내부 전원 전압(IVC1)를 출력하는 피모스 트랜지스터(131)로 형성된다.
지연 동기 루프의 액티브 모드에서는, 상기 제어 신호(PDLLOFF)가 논리 로우로 액티베이션된다. 그 결과 상기 제어부(102)는 논리 하이를 출력하여 상기 풀다운 트랜지스터들(115 내지 117)이 턴온되므로 상기 제 1 내부 전원 전압 발생 회로는 일정 레벨의 논리 하이인 제 1 내부 전원 전압(IVC1)을 출력하고 상기 지연 동기 루프(DLL)를 구동시킨다.
상기 지연 동기 루프(DLL)는 클럭(clock)과 데이터 입출력 사이의 스큐(skew)를 줄이기 위해 반도체 메모리 장치에 내장된 회로로서 상기 클럭(clock)에 동기되어 구동된다.
지연 동기 루프가 동작하지 않을 경우, 상기 제어 신호(PDLLOFF)가 논리 하이되므로 상기 제어부(102)는 논리 로우를 출력하여 상기 풀다운 트랜지스터들(115 내지 117)이 턴오프된다. 따라서 상기 제 1 내부 전원 전압 발생 회로는 상기 제 1 내부 전원 전압(IVC1)을 발생하지 않고 그 결과 상기 지연 동기 루프(DLL)는 구동되지 않는다.
도 4는 본 발명에 의한 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로에서 상기 지연 동기 루프가 동작하지 않는 경우 제 2 내부 전원 전압을 발생하는 제 2 내부 전원 전압 발생부의 회로도이다.
상기 도 4를 참조하면, 상기 제 2 내부 전원 전압 발생부는 차동 증폭부(141), 드라이빙부(142), 및 전류 방전부(143)를 포함한다.
상기 차동 증폭부(141)는 상기 피드백된 제 2 내부 전원 전압(IVC2)을 소정 전압과 비교 및 증폭시키는 것으로서, 상기 소정 전압은 메모리 어레이부가 아닌 주변 회로부에 사용되는 DLL용 기준전압(VREFP) 또는 외부 전압(EVCC)이 사용될 수 있는데 본 실시예에서는 상기 DLL용 기준전압(VREFP)을 예로 들어 설명한다.
즉, 상기 차동 증폭부(141)는 서로 게이트가 연결되고 각각 소오스 및 벌크가 외부 전원 전압(EVCC)에 연결된 제 3 및 제 4 피모스 트랜지스터들(151,152), 게이트에 상기 DLL용 기준전압(VREFP)이 입력되고 드레인은 상기 제 3 피모스 트랜지스터(151)의 드레인에 연결된 앤모스 트랜지스터(153), 게이트에 상기 제 2 내부 전원 전압(IVC2)이 입력되고 드레인은 상기 제 4 피모스 트랜지스터(152)의 드레인 및 게이트에 연결된 앤모스 트랜지스터(157), 및 상기 앤모스 트랜지스터들(153, 157)의 소오스와 접지 전압(VSS) 사이에 직렬로 연결되고 각 게이트에 기준 전압(VREF)이 입력되는 풀다운 앤모스 트랜지스터들(154,155,156)을 구비한다.
상기 드라이빙부(142)는 상기 차동 증폭부(141)의 출력단에 연결되며 상기 제 2 내부 전원 전압(IVC2)을 승압시키기 위한 것으로서, 게이트에는 상기 앤모스 트랜지스터(153)의 드레인에 연결되고 소오스 및 벌크가 외부 전원 전압(EVCC)에 연결된 피모스 트랜지스터(158)로 형성된다.
상기 전류 방전부(143)는 상기 지연 동기 루프(DLL)가 오프될 때 전류 방전(current discharge)시킴으로써 상기 제 2 내부 전원 전압(IVC2)이 계속적으로 상승하는 것을 억제하여 일정한 레벨로 유지시키기 위한 것으로서, 앤모스 트랜지스터(159)로 형성된다. 이외에 상기 전류 방전부(143)는 직렬로 연결된 둘 이상의 트랜지스터들로 형성될 수 있다.
상기 제 2 내부 전원 전압 발생부는 지연 동기 루프의 동작 유무에 관계없이 상기 DLL용 기준전압(VREFP)과 상기 기준 전압(VREF)은 논리 하이이므로 상기 제 2 내부 전원 전압(IVC2)은 항상 논리 하이를 출력함으로써 반도체 메모리 장치에 내장되어 클럭(clock)과 데이터 입출력 사이의 스큐(skew)를 줄이기 위한 지연 동기 루프(DLL)를 구동한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상, 설명된 바와 같이 본 발명에 의한 반도체 메모리 장치의 전원 노이즈(Power Noise)를 최소화하는 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로는, 반도에 메모리 장치 내에 DLL용 내부 전원 전압 발생 회로를 따로 구비함으로써 전원 노이즈(Power Noise)를 최소화하고 또한 지연 동기 루프(DLL)를 사용하지 않을 경우 상기 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로를 구동하지 않음으로써 스탠바이 전류(stand-by current)가 감소된다.

Claims (7)

  1. 반도체 메모리 장치의 액티브 모드에서 상기 반도체 메모리 장치에 내장된 지연 동기 루프(DLL)가 동작할 경우 제 1 내부 전원 전압(IVC1)을 발생하여 상기 지연 동기 루프(DLL)에 공급하고 상기 지연 동기 루프(DLL)가 동작하지 않을 경우 상기 제 1 내부 전원 전압(IVC1)을 발생하지 않는 제 1 내부 전원 전압 발생부를 포함하는 것을 특징으로하는 반도체 메모리 장치의 전원 노이즈(Power Noise)를 최소화하는 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로.
  2. 제 1 항에 있어서, 상기 제 1 내부 전원 전압 발생부는
    제 1 내부 전원 전압(IVC1)을 발생하고 상기 제 1 내부 전원 전압(IVC1)을 피드백하여 소정 전압과 비교 및 증폭시키는 차동 증폭부;
    상기 지연 동기 루프(DLL)가 동작할 때 액티베이션되는 제어 신호를 입력하여 상기 차동 증폭부를 구동시키는 제어부; 및
    상기 차동 증폭부에서 발생한 제 1 내부 전원 전압(IVC1)을 상기 지연 동기 루프(DLL)로 드라이빙하는 드라이빙부를 포함하는 제 1 내부 전원 전압 발생 회로를 구비하고,
    상기 제 1 내부 전원 전압 발생부는 상기 지연 동기 루프의 액티브 모드에서 동작하며 상기 제어 신호가 액티베이션될 경우 상기 지연 동기 루프(DLL)에 상기 제 1 내부 전원 전압(IVC1)을 공급하고 상기 제어 신호가 액티베이션되지 않을 경우 상기 지연 동기 루프(DLL)에 상기 제 1 내부 전원 전압(IVC1)을 공급하지 않는 겻을 특징으로하는 반도체 메모리 장치의 전원 노이즈(Power Noise)를 최소화하는 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로.
  3. 제 2 항에 있어서, 상기 차동 증폭기의 상기 소정 전압은
    상기 지연 동기 루프(DLL)에 사용되는 DLL용 기준전압(VREFP) 또는 외부 전원 전압(EVCC)인 것을 특징으로하는 반도체 메모리 장치의 전원 노이즈(Power Noise)를 최소화하는 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로.
  4. 제 1 항에 있어서, 상기 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로는
    상기 지연 동기 루프가 동작하지 않을 경우 제 2 내부 전원 전압(IVC2)을 발생하여 상기 지연 동기 루프(DLL)에 공급하는 제 2 내부 전원 전압 발생부를 포함하는 것을 특징으로하는 반도체 메모리 장치의 전원 노이즈(Power Noise)를 최소화하는 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로.
  5. 제 4 항에 있어서, 상기 제 2 내부 전원 전압 발생부는
    제 2 내부 전원 전압(IVC2)을 발생하고 상기 제 2 내부 전원 전압(IVC2)을 피드백하여 소정 전압과 비교 및 증폭시키는 차동 증폭부;
    상기 차동 증폭부에서 발생한 제 2 내부 전원 전압(IVC2)을 상기 지연 동기 루프(DLL)로 드라이빙하는 드라이빙부; 및
    상기 제 2 내부 전원 전압(IVC2)이 계속적으로 상승할 때 전류 방전(current discharge)에 의해 상기 제 2 내부 전원 전압(IVC2)을 일정한 레벨로 유지시키는 전류 방전부를 구비하는 것을 특징으로하는 반도체 메모리 장치의 전원 노이즈(Power Noise)를 최소화하는 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로.
  6. 제 5 항에 있어서, 상기 차동 증폭기의 상기 소정 전압은
    상기 지연 동기 루프(DLL)에 사용되는 DLL용 기준전압(VREFP) 또는 외부 전원 전압(EVCC)인 것을 특징으로하는 반도체 메모리 장치의 전원 노이즈(Power Noise)를 최소화하는 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로.
  7. 제 5 항에 있어서, 상기 전류 방전부는
    하나의 트랜지스터 또는 직렬로 연결된 둘 이상의 트랜지스터들로 형성되는 것을 특징으로하는 반도체 메모리 장치의 전원 노이즈(Power Noise)를 최소화하는 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로.
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