JPH07220476A - データ出力バッファ - Google Patents
データ出力バッファInfo
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- JPH07220476A JPH07220476A JP6327982A JP32798294A JPH07220476A JP H07220476 A JPH07220476 A JP H07220476A JP 6327982 A JP6327982 A JP 6327982A JP 32798294 A JP32798294 A JP 32798294A JP H07220476 A JPH07220476 A JP H07220476A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Physics & Mathematics (AREA)
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- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は半導体メモリー装置のメモリ
ーセルで判読されるデータ信号に対する応答特性を改良
して半導体メモリー装置のデータアクセス速度を向上さ
せることができるデータ出力バッファを提供することに
ある。 【構成】 本発明はメモリーセルからのデータ信号を入
力するための入力ラインと、電源電圧源及び出力ライン
の間に接続され前記入力ラインからのデータ信号の第１
論理により駆動されるプルアップ駆動手段と、基底電圧
源及び前記出力ラインの間に接続され前記入力ラインか
らのデータ信号の第２論理により前記プルアプ駆動手段
と相互補完的に駆動されるプルダウン駆動手段と、前記
プルアップ駆動手段と並列接続された少なくとも１つ以
上の補助のプルアップ駆動手段と、前記入力ラインから
のデータ信号の第１論理の始めの部分から一定期間の
間、前記１つ以上の補助のプルアップ駆動手段を駆動さ
せるための制御手段とを備えたデータ出力バッファ。
ーセルで判読されるデータ信号に対する応答特性を改良
して半導体メモリー装置のデータアクセス速度を向上さ
せることができるデータ出力バッファを提供することに
ある。 【構成】 本発明はメモリーセルからのデータ信号を入
力するための入力ラインと、電源電圧源及び出力ライン
の間に接続され前記入力ラインからのデータ信号の第１
論理により駆動されるプルアップ駆動手段と、基底電圧
源及び前記出力ラインの間に接続され前記入力ラインか
らのデータ信号の第２論理により前記プルアプ駆動手段
と相互補完的に駆動されるプルダウン駆動手段と、前記
プルアップ駆動手段と並列接続された少なくとも１つ以
上の補助のプルアップ駆動手段と、前記入力ラインから
のデータ信号の第１論理の始めの部分から一定期間の
間、前記１つ以上の補助のプルアップ駆動手段を駆動さ
せるための制御手段とを備えたデータ出力バッファ。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置のメ
モリーセルからの判読されたデータ信号を緩衝して外側
に送り出すデータ出力バッファに関し、特に前記メモリ
ーセルからの前記判読されたデータ信号に対する出力信
号の応答特性を向上して半導体メモリー装置のアクセス
速度を向上させることができるデータ出力バッファに関
する。
モリーセルからの判読されたデータ信号を緩衝して外側
に送り出すデータ出力バッファに関し、特に前記メモリ
ーセルからの前記判読されたデータ信号に対する出力信
号の応答特性を向上して半導体メモリー装置のアクセス
速度を向上させることができるデータ出力バッファに関
する。
【０００２】
【従来の技術】DRAM（Direct Random Access Memory ）
及びSRAM（Static Random Access Memory ）等のような
通常の半導体メモリー装置はそれ自体内のメモリーセル
から判読されたデータ信号を外部に設置する周辺回路と
整合させるためのデータ出力バッファを備える。前記デ
ータ出力バッファは前記メモリーセルからの前記判読さ
れたデータ信号の電圧レベルを外部の周辺回路が要求す
る電圧レベルに調節する。しかし、前記データ出力バッ
ファは前記判読されたデータ信号に対し比較的遅く応答
し、半導体メモリー装置のアクセス速度を低下させる問
題点を抱えていた。
及びSRAM（Static Random Access Memory ）等のような
通常の半導体メモリー装置はそれ自体内のメモリーセル
から判読されたデータ信号を外部に設置する周辺回路と
整合させるためのデータ出力バッファを備える。前記デ
ータ出力バッファは前記メモリーセルからの前記判読さ
れたデータ信号の電圧レベルを外部の周辺回路が要求す
る電圧レベルに調節する。しかし、前記データ出力バッ
ファは前記判読されたデータ信号に対し比較的遅く応答
し、半導体メモリー装置のアクセス速度を低下させる問
題点を抱えていた。
【０００３】前記メモリーセルからの前記判読されたデ
ータ信号に対する応答特性を改良するため、前記データ
出力バッファはチャンネル幅が大きいプルアップ（Pull
-Up）素子をドライバステージに用いた。
ータ信号に対する応答特性を改良するため、前記データ
出力バッファはチャンネル幅が大きいプルアップ（Pull
-Up）素子をドライバステージに用いた。
【０００４】
【発明が解決しようとする課題】しかし、前記チャンネ
ル幅が大きいプルアップ素子は、電源電圧が高くなる場
合ハイ論理の出力信号が必要以上に高くなるようにな
る。このため、従来のデータ出力バッファは、前記メモ
リーセルからの判読されたデータ信号がハイインピーダ
ンス状態の維持期間を経ずハイ論理又はロー論理からロ
ー論理又はハイ論理に変化する場合、出力信号の電位変
化幅が大きくなることによりデータのアクセス時間を遅
延させる。
ル幅が大きいプルアップ素子は、電源電圧が高くなる場
合ハイ論理の出力信号が必要以上に高くなるようにな
る。このため、従来のデータ出力バッファは、前記メモ
リーセルからの判読されたデータ信号がハイインピーダ
ンス状態の維持期間を経ずハイ論理又はロー論理からロ
ー論理又はハイ論理に変化する場合、出力信号の電位変
化幅が大きくなることによりデータのアクセス時間を遅
延させる。
【０００５】よって、本発明の目的は入力されるデータ
信号に対する応答特性を改良して半導体メモリー装置の
データアクセス速度を向上させることができるデータ出
力バッファを提供することにある。
信号に対する応答特性を改良して半導体メモリー装置の
データアクセス速度を向上させることができるデータ出
力バッファを提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、メモリーセルからのデータ信号を入力す
るための入力ラインと、電源電圧源及び出力ラインの間
に接続され前記入力ラインからのデータ信号の第１論理
により駆動されるプルアップ駆動手段と、基底電圧源及
び前記出力ラインの間に接続され前記入力ラインからの
データ信号の第２論理により前記プルアップ駆動手段と
相互補完的に駆動されるプルダウン手段と、前記プルア
ップ駆動手段と並列接続された少なくとも一個以上の補
助のプルアップ駆動手段と、前記入力ラインからのデー
タ信号の第１論理の始めの部分で一定期間の間前記一個
以上の補助のプルアップ駆動手段を駆動させるための制
御手段とを備えたデータ出力バッファにある。
め、本発明は、メモリーセルからのデータ信号を入力す
るための入力ラインと、電源電圧源及び出力ラインの間
に接続され前記入力ラインからのデータ信号の第１論理
により駆動されるプルアップ駆動手段と、基底電圧源及
び前記出力ラインの間に接続され前記入力ラインからの
データ信号の第２論理により前記プルアップ駆動手段と
相互補完的に駆動されるプルダウン手段と、前記プルア
ップ駆動手段と並列接続された少なくとも一個以上の補
助のプルアップ駆動手段と、前記入力ラインからのデー
タ信号の第１論理の始めの部分で一定期間の間前記一個
以上の補助のプルアップ駆動手段を駆動させるための制
御手段とを備えたデータ出力バッファにある。
【０００７】
【作用】前記構成により、本発明のデータ出力バッファ
は補助ドライバを、入力されるデータ信号の始めの部分
で一定期間駆動させ、出力信号の電圧上昇速度を向上さ
せ、出力信号のハイ論理の電圧が必要以上に高くなるこ
とを制限することにある。
は補助ドライバを、入力されるデータ信号の始めの部分
で一定期間駆動させ、出力信号の電圧上昇速度を向上さ
せ、出力信号のハイ論理の電圧が必要以上に高くなるこ
とを制限することにある。
【０００８】このため、本発明のデータ出力バッファは
半導体メモリー装置のデータアクセス速度を向上させる
ことができ、雑音の発生を最小化することができる。
半導体メモリー装置のデータアクセス速度を向上させる
ことができ、雑音の発生を最小化することができる。
【０００９】
【実施例】図１は本発明の第１実施例によるデータ出力
バッファの回路図であり、これを参照すると、入力ライ
ン（１１）から図２Ａのようなデータ信号を共通的に入
力するＮＡＮＤゲート（１０）及び第１ＮＯＲゲート
（１２）と、制御ライン（１３）からの図２Ｂのような
出力イネーブル信号を入力するインバータ（１４）とを
備える本発明の第１実施例によるデータ出力バッファが
説明されている。前記ＮＡＮＤゲート（１０）は前記制
御ライン（１３）から供給される前記出力イネーブル信
号がハイ論理を有する場合に前記入力ライン（１１）か
らの前記データ信号を反転させ、反転されたデータ信号
を第１ノード（１７）に出力する。前記第１ノード（１
７）に出力される前記ＮＡＮＤゲート（１０）の出力信
号は図２Ｃのような波形を有する。前記インバータ（１
４）は前記出力イネーブル信号を反転させ、反転された
出力イネーブル信号を前記ＮＯＲゲート（１２）に供給
する。前記ＮＯＲゲート（１２）は前記インバータ（１
４）からの前記反転された出力イネーブル信号がロー論
理を有する場合に前記入力ライン（１１）からの前記デ
ータ信号を反転させ、前記反転されたデータ信号を第２
ノード（１９）に出力する。
バッファの回路図であり、これを参照すると、入力ライ
ン（１１）から図２Ａのようなデータ信号を共通的に入
力するＮＡＮＤゲート（１０）及び第１ＮＯＲゲート
（１２）と、制御ライン（１３）からの図２Ｂのような
出力イネーブル信号を入力するインバータ（１４）とを
備える本発明の第１実施例によるデータ出力バッファが
説明されている。前記ＮＡＮＤゲート（１０）は前記制
御ライン（１３）から供給される前記出力イネーブル信
号がハイ論理を有する場合に前記入力ライン（１１）か
らの前記データ信号を反転させ、反転されたデータ信号
を第１ノード（１７）に出力する。前記第１ノード（１
７）に出力される前記ＮＡＮＤゲート（１０）の出力信
号は図２Ｃのような波形を有する。前記インバータ（１
４）は前記出力イネーブル信号を反転させ、反転された
出力イネーブル信号を前記ＮＯＲゲート（１２）に供給
する。前記ＮＯＲゲート（１２）は前記インバータ（１
４）からの前記反転された出力イネーブル信号がロー論
理を有する場合に前記入力ライン（１１）からの前記デ
ータ信号を反転させ、前記反転されたデータ信号を第２
ノード（１９）に出力する。
【００１０】前記データ出力バッファは電源電圧源（Vc
c)及び出力ライン（１５）の間に接続された第１Ｐ−Ｍ
ＯＳトランジスタ（Ｍ１）と、前記第１ノード（１７）
及び前記第１Ｐ−ＭＯＳトランジスタ（Ｍ１）のゲート
間に直列接続された二個のインバータ（１６，１８）と
を追加して備える。前記インバータ直列回路（１６，１
８）は前記第１ノード（１７）からの前記反転されたデ
ータ信号を自己の電波遅延時間だけ遅延させ図２Ｅのよ
うな論理信号を前記第１Ｐ−ＭＯＳトランジスタ（Ｍ
１）のゲートに供給する。前記インバータ直列回路（１
６，１８）からの論理信号がロー論理を有する場合、前
記第１Ｐ−ＭＯＳトランジスタ（Ｍ１）はターンオンさ
れ、前記電源電圧源（Vcc)からの電源電圧を自己のソー
ス及びドレインを経て前記出力ライン（１５）側に伝送
する。
c)及び出力ライン（１５）の間に接続された第１Ｐ−Ｍ
ＯＳトランジスタ（Ｍ１）と、前記第１ノード（１７）
及び前記第１Ｐ−ＭＯＳトランジスタ（Ｍ１）のゲート
間に直列接続された二個のインバータ（１６，１８）と
を追加して備える。前記インバータ直列回路（１６，１
８）は前記第１ノード（１７）からの前記反転されたデ
ータ信号を自己の電波遅延時間だけ遅延させ図２Ｅのよ
うな論理信号を前記第１Ｐ−ＭＯＳトランジスタ（Ｍ
１）のゲートに供給する。前記インバータ直列回路（１
６，１８）からの論理信号がロー論理を有する場合、前
記第１Ｐ−ＭＯＳトランジスタ（Ｍ１）はターンオンさ
れ、前記電源電圧源（Vcc)からの電源電圧を自己のソー
ス及びドレインを経て前記出力ライン（１５）側に伝送
する。
【００１１】また、前記データ出力バッファは前記第１
ノード（１７）からの前記反転されたデータ信号をそれ
ぞれ入力される遅延回路（２４）及び第２ＮＯＲゲート
（２６）と、前記電源電圧源（Vcc)及び出力ライン（１
５）の間に接続された第２Ｐ−ＭＯＳトランジスタ（Ｍ
２）とを備える。前記遅延回路（２４）は前記第１ノー
ド（１７）からの前記反転されたデータ信号を所定時間
だけ遅延させ図２Ｄのような論理信号を前記第２ＮＯＲ
ゲート（２６）に供給する。前記第２ＮＯＲゲート（２
６）は前記遅延回路（２４）の出力信号と前記第１ノー
ド（１７）からの前記反転されたデータ信号をＮＯＲ演
算して前記遅延回路（２４）の遅延時間に該当する幅を
有するハイ論理のパルス信号を発生する。また前記第２
ＮＯＲゲート（２６）は前記ハイ論理のパルス信号をイ
ンバータ（２８）に供給する。
ノード（１７）からの前記反転されたデータ信号をそれ
ぞれ入力される遅延回路（２４）及び第２ＮＯＲゲート
（２６）と、前記電源電圧源（Vcc)及び出力ライン（１
５）の間に接続された第２Ｐ−ＭＯＳトランジスタ（Ｍ
２）とを備える。前記遅延回路（２４）は前記第１ノー
ド（１７）からの前記反転されたデータ信号を所定時間
だけ遅延させ図２Ｄのような論理信号を前記第２ＮＯＲ
ゲート（２６）に供給する。前記第２ＮＯＲゲート（２
６）は前記遅延回路（２４）の出力信号と前記第１ノー
ド（１７）からの前記反転されたデータ信号をＮＯＲ演
算して前記遅延回路（２４）の遅延時間に該当する幅を
有するハイ論理のパルス信号を発生する。また前記第２
ＮＯＲゲート（２６）は前記ハイ論理のパルス信号をイ
ンバータ（２８）に供給する。
【００１２】前記インバータ（２８）は前記第２ＮＯＲ
ゲート（２６）からのパルス信号を反転させ、図２Ｆの
ような反転されたパルス信号を前記第２Ｐ−ＭＯＳトラ
ンジスタ（Ｍ２）のゲートに供給する。前記第２Ｐ−Ｍ
ＯＳトランジスタ（Ｍ２）は前記インバータ（２８）か
らの前記反転されたパルス信号のロー論理の期間の間、
ターンオンされ前記電源電圧源（Vcc ）からの電源電圧
を自己のソース及びドレインを経て前記出力ライン（１
５）側に送り出す。前記第２Ｐ−ＭＯＳトランジスタ
（Ｍ２）は前記第１Ｐ−ＭＯＳトランジスタ（Ｍ１）が
ターンオンされ始めた始点から前記遅延回路（２４）の
遅延時間の間ターンオンされ、前記出力ライン（１５）
に供給する電流量を増加させる。
ゲート（２６）からのパルス信号を反転させ、図２Ｆの
ような反転されたパルス信号を前記第２Ｐ−ＭＯＳトラ
ンジスタ（Ｍ２）のゲートに供給する。前記第２Ｐ−Ｍ
ＯＳトランジスタ（Ｍ２）は前記インバータ（２８）か
らの前記反転されたパルス信号のロー論理の期間の間、
ターンオンされ前記電源電圧源（Vcc ）からの電源電圧
を自己のソース及びドレインを経て前記出力ライン（１
５）側に送り出す。前記第２Ｐ−ＭＯＳトランジスタ
（Ｍ２）は前記第１Ｐ−ＭＯＳトランジスタ（Ｍ１）が
ターンオンされ始めた始点から前記遅延回路（２４）の
遅延時間の間ターンオンされ、前記出力ライン（１５）
に供給する電流量を増加させる。
【００１３】前記第２Ｐ−ＭＯＳトランジスタ（Ｍ２）
は前記第１Ｐ−ＭＯＳトランジスタ（Ｍ１）に比べ大き
い電流量を伝送することができるよう前記第１Ｐ−ＭＯ
Ｓトランジスタ（Ｍ１）より大きいチャンネル幅を有す
る。このため、前記出力ライン（１５）上の電圧は、図
２Ｇに示したように、初期に前記第１及び第２Ｐ−ＭＯ
Ｓトランジスタ（Ｍ１，Ｍ２）を経て流入される電流量
により急減に増加し、第２Ｐ−ＭＯＳトランジスタ（Ｍ
２）を経る電流信号が供給されないことにより所定レベ
ルまで徐々に減少され、所定レベルを維持するようにな
る。結果的に、前記出力ライン（１５）から発生される
出力信号はデータ信号に対して改良された応答速度を有
するようになる。
は前記第１Ｐ−ＭＯＳトランジスタ（Ｍ１）に比べ大き
い電流量を伝送することができるよう前記第１Ｐ−ＭＯ
Ｓトランジスタ（Ｍ１）より大きいチャンネル幅を有す
る。このため、前記出力ライン（１５）上の電圧は、図
２Ｇに示したように、初期に前記第１及び第２Ｐ−ＭＯ
Ｓトランジスタ（Ｍ１，Ｍ２）を経て流入される電流量
により急減に増加し、第２Ｐ−ＭＯＳトランジスタ（Ｍ
２）を経る電流信号が供給されないことにより所定レベ
ルまで徐々に減少され、所定レベルを維持するようにな
る。結果的に、前記出力ライン（１５）から発生される
出力信号はデータ信号に対して改良された応答速度を有
するようになる。
【００１４】また前記第１Ｐ−ＭＯＳトランジスタ（Ｍ
１）はメインプルアップドライバの機能を有し、前記第
２Ｐ−ＭＯＳトランジスタ（Ｍ２）は補助のプルアップ
ドライバの機能を果たす。また、前記インバータ直列回
路（１６，１８）は前記遅延回路（２４）、第２ＮＯＲ
ゲート（２６）及びインバータ（２８）の電波遅延時間
だけ前記第１ノード（１７）からの前記反転されたデー
タ信号を遅延させ、前記第１及び第２Ｐ−ＭＯＳトラン
ジスタ（Ｍ１，Ｍ２）が同時に駆動されるようにする。
１）はメインプルアップドライバの機能を有し、前記第
２Ｐ−ＭＯＳトランジスタ（Ｍ２）は補助のプルアップ
ドライバの機能を果たす。また、前記インバータ直列回
路（１６，１８）は前記遅延回路（２４）、第２ＮＯＲ
ゲート（２６）及びインバータ（２８）の電波遅延時間
だけ前記第１ノード（１７）からの前記反転されたデー
タ信号を遅延させ、前記第１及び第２Ｐ−ＭＯＳトラン
ジスタ（Ｍ１，Ｍ２）が同時に駆動されるようにする。
【００１５】また、前記データ出力バッファは基底電圧
源（Vss)及び出力ライン（１５）の間に接続されたＮ−
ＭＯＳトランジスタ（Ｍ３）と、前記第２ノード（１
９）及び前記Ｎ−ＭＯＳトランジスタ（Ｍ３）のゲート
の間に直列接続された２つのインバータ（２０，２２）
とを追加して備える。前記インバータ直列回路（２０，
２２）は前記第２ノード（１９）からの前記反転された
データ信号を自己の電波遅延時間だけ遅延させ、反転及
び遅延されたデータ信号を前記Ｎ−ＭＯＳトランジスタ
（Ｍ３）のゲートに供給する。このため、前記インバー
タ直列回路（２０，２２）は前記Ｎ−ＭＯＳトランジス
タ（Ｍ３）のゲートに印加される前記反転及び遅延され
たデータ信号が前記第１Ｐ−ＭＯＳトランジスタ（Ｍ
１）のゲートに印加される論理信号と時間的に一致する
ようにする。前記インバータ直列回路（２０，２２）か
らの前記反転及び遅延されたデータ信号がハイ論理を有
する場合に、前記Ｎ−ＭＯＳトランジスタ（Ｍ３）はタ
ーンオンされ、前記基底電圧源（Vss)からの基底電圧を
自己のソース及びドレインを経て前記出力ライン（１
５）側に伝送する。結局、前記Ｎ−ＭＯＳトランジスタ
（Ｍ３）は前記出力ライン（１５）に基底電圧のロー論
理を発生させるプルダウンドライバの機能を果たす。
源（Vss)及び出力ライン（１５）の間に接続されたＮ−
ＭＯＳトランジスタ（Ｍ３）と、前記第２ノード（１
９）及び前記Ｎ−ＭＯＳトランジスタ（Ｍ３）のゲート
の間に直列接続された２つのインバータ（２０，２２）
とを追加して備える。前記インバータ直列回路（２０，
２２）は前記第２ノード（１９）からの前記反転された
データ信号を自己の電波遅延時間だけ遅延させ、反転及
び遅延されたデータ信号を前記Ｎ−ＭＯＳトランジスタ
（Ｍ３）のゲートに供給する。このため、前記インバー
タ直列回路（２０，２２）は前記Ｎ−ＭＯＳトランジス
タ（Ｍ３）のゲートに印加される前記反転及び遅延され
たデータ信号が前記第１Ｐ−ＭＯＳトランジスタ（Ｍ
１）のゲートに印加される論理信号と時間的に一致する
ようにする。前記インバータ直列回路（２０，２２）か
らの前記反転及び遅延されたデータ信号がハイ論理を有
する場合に、前記Ｎ−ＭＯＳトランジスタ（Ｍ３）はタ
ーンオンされ、前記基底電圧源（Vss)からの基底電圧を
自己のソース及びドレインを経て前記出力ライン（１
５）側に伝送する。結局、前記Ｎ−ＭＯＳトランジスタ
（Ｍ３）は前記出力ライン（１５）に基底電圧のロー論
理を発生させるプルダウンドライバの機能を果たす。
【００１６】図３には、第１入力ライン（３１）から図
４Ａのようなデータ信号を共通的に入力するＮＡＮＤゲ
ート（３０）及びＮＯＲゲート（３２）と、制御ライン
（３３）からの図４Ｂのような出力イネーブル信号を入
力するインバータ（３４）とを備える本発明の第２実施
例によるデータ出力パタ−ンが説明されている。
４Ａのようなデータ信号を共通的に入力するＮＡＮＤゲ
ート（３０）及びＮＯＲゲート（３２）と、制御ライン
（３３）からの図４Ｂのような出力イネーブル信号を入
力するインバータ（３４）とを備える本発明の第２実施
例によるデータ出力パタ−ンが説明されている。
【００１７】前記ＮＡＮＤゲート（３０）は前記制御ラ
イン（３３）から供給される前記出力イネーブル信号が
ハイ論理を有する場合に前記第１入力ライン（３１）か
らの前記データ信号を反転させ、反転されたデータ信号
を第１ノード（３７）に出力する。前記第１ノード（３
７）に出力される前記ＮＡＮＤゲート（３０）の出力信
号は図４Ｃのような波形を有する。前記インバータ（３
４）は前記出力イネーブル信号を反転させ反転された出
力イネーブル信号を前記ＮＯＲゲート（３２）に供給す
る。前記ＮＯＲゲート（３２）は前記インバータ（３
４）からの前記反転された出力イネーブル信号がロー論
理を有する場合に、前記入力ライン（３１）からの前記
データ信号を反転させ前記反転されたデータ信号を第２
ノード（３９）に出力する。
イン（３３）から供給される前記出力イネーブル信号が
ハイ論理を有する場合に前記第１入力ライン（３１）か
らの前記データ信号を反転させ、反転されたデータ信号
を第１ノード（３７）に出力する。前記第１ノード（３
７）に出力される前記ＮＡＮＤゲート（３０）の出力信
号は図４Ｃのような波形を有する。前記インバータ（３
４）は前記出力イネーブル信号を反転させ反転された出
力イネーブル信号を前記ＮＯＲゲート（３２）に供給す
る。前記ＮＯＲゲート（３２）は前記インバータ（３
４）からの前記反転された出力イネーブル信号がロー論
理を有する場合に、前記入力ライン（３１）からの前記
データ信号を反転させ前記反転されたデータ信号を第２
ノード（３９）に出力する。
【００１８】前記データ出力バッファは電源電圧源（Vc
c)及び出力ライン（３５）の間に接続された第１Ｐ−Ｍ
ＯＳトランジスタ（Ｍ１）と、前記第１ノード（３７）
及び前記第１Ｐ−ＭＯＳトランジスタ（Ｍ１）のゲート
の間に直列接続された２つのインバータ（３６，３８）
とを追加して備える。前記インバータ直列回路（３６、
３８）は前記第１ノード（３７）からの前記反転された
データ信号を自己の電波遅延時間だけ遅延させ、図４Ｅ
のような論理信号を前記第１Ｐ−ＭＯＳトランジスタ
（Ｍ１）のゲートに供給する。前記インバータ直列回路
（３６，３８）からの論理信号がロー論理を有する場
合、前記第１Ｐ−ＭＯＳトランジスタ（Ｍ１）はターン
オンされ、前記電源電圧源（Vcc)からの電源電圧を自己
のソース及びドレインを経て前記出力ライン（３５）側
に伝送する。
c)及び出力ライン（３５）の間に接続された第１Ｐ−Ｍ
ＯＳトランジスタ（Ｍ１）と、前記第１ノード（３７）
及び前記第１Ｐ−ＭＯＳトランジスタ（Ｍ１）のゲート
の間に直列接続された２つのインバータ（３６，３８）
とを追加して備える。前記インバータ直列回路（３６、
３８）は前記第１ノード（３７）からの前記反転された
データ信号を自己の電波遅延時間だけ遅延させ、図４Ｅ
のような論理信号を前記第１Ｐ−ＭＯＳトランジスタ
（Ｍ１）のゲートに供給する。前記インバータ直列回路
（３６，３８）からの論理信号がロー論理を有する場
合、前記第１Ｐ−ＭＯＳトランジスタ（Ｍ１）はターン
オンされ、前記電源電圧源（Vcc)からの電源電圧を自己
のソース及びドレインを経て前記出力ライン（３５）側
に伝送する。
【００１９】また前記データ出力は基底電圧源（Vss)及
び出力ライン（３５）の間に接続された第１Ｎ−ＭＯＳ
トランジスタ（Ｍ３）と、前記第２ノード（３９）及び
前記第１Ｎ−ＭＯＳトランジスタ（Ｍ３）のゲートの間
に直列接続された２個のインバータ（４０，４２）とを
追加して備える。前記インバータ直列回路（４０，４
２）は前記第２ノード（３９）からの前記反転されたデ
ータ信号を自己の電波遅延時間だけ遅延させ、反転及び
遅延されたデータ信号を前記第１Ｎ−ＭＯＳトランジス
タ（Ｍ３）のゲートに供給する。前記インバータ直列回
路（４０，４２）からの前記反転及び遅延されたデータ
信号がハイ論理を有する場合、前記第１Ｎ−ＭＯＳトラ
ンジスタ（Ｍ３）はターンオンされ、前記基底電圧源
（Vss)からの基底電圧を自己のソース及びドレインを経
て前記出力ライン（３５）側に伝送する。結局、前記第
１Ｎ−ＭＯＳトランジスタ（Ｍ３）は前記出力ライン
（３５）に基底電圧のロー論理を発生させるプルダウン
ドライバの機能を果たす。
び出力ライン（３５）の間に接続された第１Ｎ−ＭＯＳ
トランジスタ（Ｍ３）と、前記第２ノード（３９）及び
前記第１Ｎ−ＭＯＳトランジスタ（Ｍ３）のゲートの間
に直列接続された２個のインバータ（４０，４２）とを
追加して備える。前記インバータ直列回路（４０，４
２）は前記第２ノード（３９）からの前記反転されたデ
ータ信号を自己の電波遅延時間だけ遅延させ、反転及び
遅延されたデータ信号を前記第１Ｎ−ＭＯＳトランジス
タ（Ｍ３）のゲートに供給する。前記インバータ直列回
路（４０，４２）からの前記反転及び遅延されたデータ
信号がハイ論理を有する場合、前記第１Ｎ−ＭＯＳトラ
ンジスタ（Ｍ３）はターンオンされ、前記基底電圧源
（Vss)からの基底電圧を自己のソース及びドレインを経
て前記出力ライン（３５）側に伝送する。結局、前記第
１Ｎ−ＭＯＳトランジスタ（Ｍ３）は前記出力ライン
（３５）に基底電圧のロー論理を発生させるプルダウン
ドライバの機能を果たす。
【００２０】また、前記データ出力バッファは前記電源
電圧源（Vcc)及び前記出力ライン（３５）の間に接続さ
れた第２Ｐ−ＭＯＳトランジスタ（Ｍ２）と、第２入力
ライン（４１）から基準電圧（ＶOH）を入力する比較器
（４４）と、また前記比較器（４４）の出力端子及び前
記基底電圧源（Vss)の間に接続された第２Ｎ−ＭＯＳト
ランジスタ（Ｍ１）とを備える。
電圧源（Vcc)及び前記出力ライン（３５）の間に接続さ
れた第２Ｐ−ＭＯＳトランジスタ（Ｍ２）と、第２入力
ライン（４１）から基準電圧（ＶOH）を入力する比較器
（４４）と、また前記比較器（４４）の出力端子及び前
記基底電圧源（Vss)の間に接続された第２Ｎ−ＭＯＳト
ランジスタ（Ｍ１）とを備える。
【００２１】前記比較器（４４）は前記第１ノード（３
５）から自己の制御端子側に印加される前記反転された
データ信号がロー論理を有する場合に前記出力ライン
（３５）上の出力信号の電圧を前記基準電圧（ＶOH）と
比較する。また前記比較器（４４）は、前記出力ライン
（３５）上の出力信号の電圧が前記基準電圧より小さい
場合、ハイ論理の比較信号を発生し、反対に前記出力ラ
イン（３５）上の出力信号の電圧が前記基準電圧より大
きい場合にはロー論理の比較信号を発生する。結果的
に、前記比較器（４４）は前記第１ノード（３７）上の
前記反転されたデータ信号の下降エッジから前記出力ラ
イン（３５）上の出力信号の電圧が前記基準電圧
（ＶOH）に至るまでの期間の間、ハイ論理を有するパル
ス信号を発生する。また、前記比較器（４４）は前記ハ
イ論理のパルス信号をインバータ（４６）に供給する。
前記インバータ（４６）は前記ハイ論理のパルス信号を
反転させ、図４Ｆのような反転されたパルス信号を前記
第２Ｐ−ＭＯＳトランジスタ（Ｍ２）のゲートに印加す
る。前記第２Ｐ−ＭＯＳトランジスタ（Ｍ２）は前記イ
ンバータ（４６）からの前記反転されたパルス信号のロ
ー論理の期間の間、ターンオンされ前記電源電圧源（Vc
c)からの電源電圧を自己のソース及びドレインを経て前
記出力ライン（３５）側に伝送する。前記第２Ｐ−ＭＯ
Ｓトランジスタ（Ｍ２）は前記第１Ｐ−ＭＯＳトランジ
スタ（Ｍ１）がターンオンされ始めた始点から前記出力
ライン（３５）上の電圧が前記基準電圧（ＶOH）に至る
までの期間の間ターンオンされ、前記出力ライン（３
５）に供給される電流量を増加させる。
５）から自己の制御端子側に印加される前記反転された
データ信号がロー論理を有する場合に前記出力ライン
（３５）上の出力信号の電圧を前記基準電圧（ＶOH）と
比較する。また前記比較器（４４）は、前記出力ライン
（３５）上の出力信号の電圧が前記基準電圧より小さい
場合、ハイ論理の比較信号を発生し、反対に前記出力ラ
イン（３５）上の出力信号の電圧が前記基準電圧より大
きい場合にはロー論理の比較信号を発生する。結果的
に、前記比較器（４４）は前記第１ノード（３７）上の
前記反転されたデータ信号の下降エッジから前記出力ラ
イン（３５）上の出力信号の電圧が前記基準電圧
（ＶOH）に至るまでの期間の間、ハイ論理を有するパル
ス信号を発生する。また、前記比較器（４４）は前記ハ
イ論理のパルス信号をインバータ（４６）に供給する。
前記インバータ（４６）は前記ハイ論理のパルス信号を
反転させ、図４Ｆのような反転されたパルス信号を前記
第２Ｐ−ＭＯＳトランジスタ（Ｍ２）のゲートに印加す
る。前記第２Ｐ−ＭＯＳトランジスタ（Ｍ２）は前記イ
ンバータ（４６）からの前記反転されたパルス信号のロ
ー論理の期間の間、ターンオンされ前記電源電圧源（Vc
c)からの電源電圧を自己のソース及びドレインを経て前
記出力ライン（３５）側に伝送する。前記第２Ｐ−ＭＯ
Ｓトランジスタ（Ｍ２）は前記第１Ｐ−ＭＯＳトランジ
スタ（Ｍ１）がターンオンされ始めた始点から前記出力
ライン（３５）上の電圧が前記基準電圧（ＶOH）に至る
までの期間の間ターンオンされ、前記出力ライン（３
５）に供給される電流量を増加させる。
【００２２】前記第２Ｐ−ＭＯＳトランジスタ（Ｍ２）
は前記第１Ｐ−ＭＯＳトランジスタ（Ｍ１）に比べ大き
い電流量を伝送することができるよう前記第１Ｐ−ＭＯ
Ｓトランジスタ（Ｍ１）より大きいチャンネル幅を有す
る。このため、前記出力ライン（３５）上の電圧は、図
４Ｇに示されたように、初期に前記第１及び第２Ｐ−Ｍ
ＯＳトランジスタ（Ｍ１、Ｍ２）を経て流入される電流
量により前記基準電圧（ＶOH）以上に急減に増加し、第
２Ｐ−ＭＯＳトランジスタ（Ｍ２）を経る電流信号が供
給されないことにより前記基準電圧（ＶOH）まで徐々に
減少され、前記基準電圧（ＶOH）を安定に維持する。結
果的に、前記出力ライン（３５）から発生される出力信
号はデータ信号に対して改選された応答速度を有するよ
うになる。
は前記第１Ｐ−ＭＯＳトランジスタ（Ｍ１）に比べ大き
い電流量を伝送することができるよう前記第１Ｐ−ＭＯ
Ｓトランジスタ（Ｍ１）より大きいチャンネル幅を有す
る。このため、前記出力ライン（３５）上の電圧は、図
４Ｇに示されたように、初期に前記第１及び第２Ｐ−Ｍ
ＯＳトランジスタ（Ｍ１、Ｍ２）を経て流入される電流
量により前記基準電圧（ＶOH）以上に急減に増加し、第
２Ｐ−ＭＯＳトランジスタ（Ｍ２）を経る電流信号が供
給されないことにより前記基準電圧（ＶOH）まで徐々に
減少され、前記基準電圧（ＶOH）を安定に維持する。結
果的に、前記出力ライン（３５）から発生される出力信
号はデータ信号に対して改選された応答速度を有するよ
うになる。
【００２３】また前記第１Ｐ−ＭＯＳトランジスタ（Ｍ
１）はメインプルアップドライバの機能を有し、前記第
２Ｐ−ＭＯＳトランジスタ（Ｍ２）は補助のプルアップ
ドライバの機能を果たす。また前記インバータ直列回路
（３６，３８）は前記比較器（４４）及びインバータ
（４６）による電波遅延時間だけ前記第１ノード（３
７）からの前記反転されたデータ信号を遅延させ、前記
第１及び第２Ｐ−ＭＯＳトランジスタ（Ｍ１，Ｍ２）が
同時に駆動されるようにする。また、前記インバータ直
列回路（４０，４２）は前記第１Ｎ−ＭＯＳトランジス
タ（Ｍ３）のゲートに印加される前記反転及び遅延され
たデータ信号が前記第１Ｐ−ＭＯＳトランジスタ（Ｍ
１）のゲートに印加される論理信号と時間的に一致する
ようにする。一方、前記第２Ｎ−ＭＯＳトランジスタ
（Ｍ４）は前記第１ノード（３７）から自己のゲート側
にハイ論理の前記反転されたデータ信号が印加される場
合に、前記基底電圧源（Vss)からの基底電圧を自己のソ
ース及びドレインを経て前記インバータ（４６）の入力
端子に供給する。前記第２Ｎ−ＭＯＳトランジスタ（Ｍ
４）により、前記インバータ（４６）は前記比較器（４
４）からの出力信号がハイインピーダンス状態を有する
場合誤動作をしないようになる。
１）はメインプルアップドライバの機能を有し、前記第
２Ｐ−ＭＯＳトランジスタ（Ｍ２）は補助のプルアップ
ドライバの機能を果たす。また前記インバータ直列回路
（３６，３８）は前記比較器（４４）及びインバータ
（４６）による電波遅延時間だけ前記第１ノード（３
７）からの前記反転されたデータ信号を遅延させ、前記
第１及び第２Ｐ−ＭＯＳトランジスタ（Ｍ１，Ｍ２）が
同時に駆動されるようにする。また、前記インバータ直
列回路（４０，４２）は前記第１Ｎ−ＭＯＳトランジス
タ（Ｍ３）のゲートに印加される前記反転及び遅延され
たデータ信号が前記第１Ｐ−ＭＯＳトランジスタ（Ｍ
１）のゲートに印加される論理信号と時間的に一致する
ようにする。一方、前記第２Ｎ−ＭＯＳトランジスタ
（Ｍ４）は前記第１ノード（３７）から自己のゲート側
にハイ論理の前記反転されたデータ信号が印加される場
合に、前記基底電圧源（Vss)からの基底電圧を自己のソ
ース及びドレインを経て前記インバータ（４６）の入力
端子に供給する。前記第２Ｎ−ＭＯＳトランジスタ（Ｍ
４）により、前記インバータ（４６）は前記比較器（４
４）からの出力信号がハイインピーダンス状態を有する
場合誤動作をしないようになる。
【００２４】
【発明の効果】上述したように、本発明のデータ出力バ
ッファは補助ドライバを入力されるデータ信号の開始部
分から一定期間駆動させ、出力信号の電圧上昇速度を向
上させ、出力信号のハイ論理の電圧が必要以上に高くな
ることを制限する。このため、本発明のデータ出力バッ
ファは半導体メモリー装置のデータアクセス速度を向上
させることができ、雑音の発生を最小化することができ
る利点を提供する。
ッファは補助ドライバを入力されるデータ信号の開始部
分から一定期間駆動させ、出力信号の電圧上昇速度を向
上させ、出力信号のハイ論理の電圧が必要以上に高くな
ることを制限する。このため、本発明のデータ出力バッ
ファは半導体メモリー装置のデータアクセス速度を向上
させることができ、雑音の発生を最小化することができ
る利点を提供する。
【図１】図１は、本発明の第１実施例によるデータ出力
バッファを示す回路図である。
バッファを示す回路図である。
【図２】図２Ａ乃至図２Ｇは、図１に示された回路の各
部分に対する出力波形図である。
部分に対する出力波形図である。
【図３】図３は、本発明の第２実施例によるデータ出力
バッファを示す回路図である。
バッファを示す回路図である。
【図４】図４Ａ乃至図２Ｇは、図３に示された回路の各
部分に対する出力波形図である。
部分に対する出力波形図である。
10及び30 ＮＡＮＤゲート 12，26及び32 ＮＯＲゲート 24 遅延回路、 14乃至22，28，34乃至42及び46 インバータ 44 比較器 Ｍ１及びＭ２ Ｐ−ＭＯＳトランジスタ Ｍ３及びＭ４ Ｎ−ＭＯＳトランジスタ
Claims (4)
- 【請求項１】 データ信号を貯蔵するための多数のメモ
リーセルを備えた半導体メモリー装置において、 前記メモリーセルからのデータ信号を入力するための入
力ラインと、 電源電圧源及び出力ラインの間に接続され前記入力ライ
ンからのデータ信号の第１論理により駆動されるプルア
ップ駆動手段と、 基底電圧源及び前記出力ラインの間に接続され前記入力
ラインからのデータ信号の第２論理により前記プルアッ
プ駆動手段と相互補完的に駆動されるプルダウン駆動手
段と、 前記プルアップ駆動手段と並列接続された少なくとも一
個以上の補助プルアップ駆動手段と、 前記入力ラインからのデータ信号の第１論理の始めの部
分から一定期間の間、前記一個以上の補助のプルアップ
駆動手段を駆動させるための制御手段とを備えたことを
特徴とするデータ出力バッファ。 - 【請求項２】 前記制御手段が、前記入力ラインからの
データ信号の第１論理の始めの部分から一定期間の幅を
有する第１論理のパルス信号を発生し、前記パルス信号
を前記少なくとも一個以上の補助のプルアップ駆動手段
に供給するパルス発生手段とを備えたことを特徴とする
請求項１記載のデータ出力バッファ。 - 【請求項３】 前記パルス発生手段が、前記入力ライン
からのデータ信号を一定期間遅延させる遅延回路と、 前記入力ラインからの前記データ信号及び前記遅延回路
からの遅延されたデータ信号を論理的に組合わせて前記
第１論理のパルス信号を発生し前記パルス信号を前記一
個以上の補助のプルアップ駆動手段に供給する論理組合
手段とを備えたことを特徴とする請求項２記載のデータ
出力バッファ。 - 【請求項４】 前記パルス発生手段が、前記入力ライン
からの前記データ信号の第１論理により駆動され基準電
圧と前記出力ライン上の出力信号の電圧とを比較し、比
較された結果を前記少なくとも一個以上の補助のプルア
ップ駆動手段に供給する比較器とを備えたことを特徴と
する請求項３記載のデータ出力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930031875A KR100261962B1 (ko) | 1993-12-31 | 1993-12-31 | 데이타 출력버퍼 |
| KR93-31875 | 1993-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07220476A true JPH07220476A (ja) | 1995-08-18 |
| JP2978731B2 JP2978731B2 (ja) | 1999-11-15 |
Family
ID=19374800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6327982A Expired - Fee Related JP2978731B2 (ja) | 1993-12-31 | 1994-12-28 | データ出力バッファ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5512854A (ja) |
| JP (1) | JP2978731B2 (ja) |
| KR (1) | KR100261962B1 (ja) |
| DE (1) | DE4447250C2 (ja) |
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| JPH09261031A (ja) * | 1996-03-21 | 1997-10-03 | Oki Micro Design Miyazaki:Kk | 半導体集積回路の出力バッファ回路 |
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- 1993-12-31 KR KR1019930031875A patent/KR100261962B1/ko not_active IP Right Cessation
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1994
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