KR100728557B1 - 반도체 메모리 장치의 입력 버퍼 - Google Patents

반도체 메모리 장치의 입력 버퍼 Download PDF

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Abstract

본 발명은 노이즈의 영향에 무관하게 일정한 레벨의 기준전압을 사용하는 반도체 메모리 장치의 입력 버퍼에 관한 것으로, 바이어스 신호가 인에이블됨에 따라 입력 전압과 동일한 레벨의 전압을 출력하여 입력 버퍼의 기준전압으로 제공하는 기준전압 안정화 회로를 포함하여, 동작 전압 변동에 따른 노이즈로 인해 기준전압이 변동하는 것을 방지하여, 입력 버퍼에서 입력되는 신호를 정확하게 인식할 수 있다.
입력 버퍼, 기준전압, 안정화

Description

반도체 메모리 장치의 입력 버퍼{Input Buffer for Semiconductor Memory Apparatus}
도 1은 일반적인 입력 버퍼의 개념도,
도 2는 도 1에 도시한 입력 버퍼의 일 예를 나타내는 상세 회로도,
도 3은 본 발명에 의한 입력 버퍼의 블럭도,
도 4는 도 3에 도시한 기준전압 안정화 회로의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 입력 버퍼 100 : 기준전압 안정화 회로
N10, N11, N12, P10, P11 : MOS 트랜지스터
본 발명은 입력 버퍼에 관한 것으로, 보다 구체적으로는 노이즈의 영향에 무관하게 일정한 레벨의 기준전압을 사용하는 반도체 메모리 장치의 입력 버퍼에 관한 것이다.
DDR, DDR2와 같은 반도체 메모리 장치의 입력 버퍼는 외부 신호를 판별할 때, 외부 전원전압을 기준으로 결정되는 기준전압(VREF)을 이용하여 동작한다. 즉, 기준전압은 외부 입력 신호를 인식하기 위한 기준이 되는 신호로, 보통 외부 입력전압의 1/2 레벨로 만들어 사용하며, 기준전압 레벨을 중심으로 일정 레벨 이상의 값을 갖는 외부 입력 신호는 하이 레벨로, 일정 레벨 이하의 값을 갖는 외부 입력 신호는 로우 레벨로 인식하게 된다.
그런데, 반도체 메모리 장치가 점차 고속화됨에 따라 전력 노이즈가 증가하게 되고, 이에 따라 발생하는 커플링 효과에 의해 기준전압의 레벨이 변동되게 된다. 이와 같이 기준전압 레벨이 변동되게 되면 입력 신호를 정확하게 인식하지 못하게 되고, 이에 따라 반도체 메모리 장치의 신뢰성이 저하되게 된다.
도 1은 일반적인 입력 버퍼의 개념도이다.
도시한 것과 같이, 일반적인 입력 버퍼(10)는 인에이블 신호(ENABLE)가 활성화됨에 따라 기준전압(VREF)과 입력 신호(BUF_IN<0:n-1>)를 입력받아 출력 단자(BUF_OUT<0> ~ BUF_OUT<n-1>)로 출력하는데, 입력 신호(BUF_IN)의 레벨이 기준전압(VREF)의 레벨보다 일정 레벨 이상인 경우에는 하이 레벨의 신호를 출력하고, 입력 신호(BUF_IN)의 레벨이 기준전압(VREF)의 레벨보다 일정 레벨 이하인 경우에는 로우 레벨의 신호를 출력한다.
도 2는 도 1에 도시한 입력 버퍼의 일 예를 나타내는 상세 회로도이다.
도시한 것과 같이, 입력 버퍼(10)는 제 1 노드(K1)에 인가되는 전압에 의해 구동되며 전원전압 단자(VCC)와 제 2 노드(K2) 간에 접속되는 제 1 P 타입 MOS 트랜지스터(P0), 제 1 노드(K1)에 인가되는 전압에 의해 구동되며 전원전압 단자(VCC)와 제 3 노드(K3) 간에 접속되는 제 2 P 타입 MOS 트랜지스터(P1), 인에이블 신호(ENABLE)에 의해 구동되며, 전원전압 단자(VCC)와 제 3 노드(K3) 간에 접속되는 제 3 P 타입 MOS 트랜지스터(P2), 인에이블 신호(ENABLE)에 의해 구동되며, 전원전압 단자(VCC)와 제 2 노드(K2)간에 접속되는 제 4 P 타입 MOS 트랜지스터(P3), 입력 신호(BUF_IN)에 의해 구동되며 제 3 노드(K3)와 제 4 노드(K4) 간에 접속되는 제 1 N 타입 MOS 트랜지스터(N0), 기준전압(VREF)에 의해 구동되며 제 2 노드(K3)와 제 4 노드(K4) 간에 접속되는 제 2 N 타입 MOS 트랜지스터(N1), 인에이블 신호(ENABLE)에 의해 구동되며 제 4 노드(K4)와 접지단자(VSS) 간에 접속되는 제 3 N 타입 MOS 트랜지스터(N2)를 포함하며, 제 3 노드(K3)와 출력 단자(BUF_OUT) 간에 접속되는 반전수단(IV1)을 더 포함할 수 있다.
도 2를 참조하면, 입력 버퍼(10)를 구동하기 위한 인에이블 신호(ENABLE)가 활성화된 후 입력 신호(BUF_IN)가 인가되는데, 기준전압(VREF)보다 입력 신호(BUF_IN)의 레벨이 일정 레벨 이하로 낮은 경우에는 제 1 P 타입 MOS 트랜지스터(P0)의 드레인 단자 즉, 제 2 노드(K2)의 전위가 로우 레벨이 되는 반면, 제 2 P 타입 MOS 트랜지스터(P1)의 드레인 단자 즉, 제 3 노드(K3)의 전위가 하이 레벨이 되어, 출력 신호(BUF_OUT)는 로우 레벨이 된다. 아울러, 입력 신호(BUF_IN)의 레벨이 기준전압(VREF)보다 일정 레벨 이상으로 높은 경우에는 제 2 노드(K2)의 전위가 하이 레벨이 되는 반면, 제 3 노드(K3)의 전위가 로우 레벨이 되어 출력 신호(BUF_OUT)는 하이 레벨이 된다.
한편, 인에이블 신호(ENABLE)가 비활성화되면 제 3 N 타입 MOS 트랜지스터(N2)가 턴오프되고, 제 3 및 제 4 P 타입 MOS 트랜지스터(P2, P3)가 턴온되어, 제 2 및 제 3 노드(K2, K3)가 하이 레벨로 되고, 결과적인 출력 신호는 로우 레벨이 된다.
이와 같은 입력 버퍼(10)에서 기준전압에 의해 구동되는 제 2 N 타입 MOS 트랜지스터(N1)는 게이트 캐패시턴스 외에 드레인 단자와 소스 단자에서 발생하는 기생 캐패시턴스의 영향도 받고 있으며, 인에이블 신호(ENABLE)가 온/오프 동작을 반복함에 따라 캐패시턴스에 의한 영향이 가중되어 기준전압 레벨이 변동되게 된다. 특히, 전류를 많이 사용하는 동작에서는 전력 부족 현상에 의해 기준전압이 동작 전압의 변동에 의존하여 변화하기 때문에 기준전압 레벨 변동의 문제가 더욱 심화된다.
한편, 반도체 메모리 장치에서 기준 시간을 중심으로 신호들이 인가되기까지의 시간을 셋업 타입, 인가된 시호들이 일정 시간 유지되는 시간을 홀드타임이라 하며, 셋업/홀드 타임이 일치하도록 조정하는 것이 매우 중요한데, 기준전압이 커플링 현상에 의해 상승하는 경우에는 셋업 타임이 줄어들고 홀드 타임이 증가하며, 기준전압이 하강하는 경우에는 그 반대의 현상이 일어나 입력 버퍼의 셋업/홀드 타임의 마진이 불일치하는 문제가 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 동작 전압의 레벨 변화로 인한 노이즈에 영향을 받지 않고 항상 동일한 레벨의 기준전압을 사용할 수 있는 반도체 메모리 장치의 입력 버퍼를 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 입력 버퍼에서 사용하는 기준전압의 레벨을 일정하게 유지하여 셋업 타임 및 홀드 타임을 일치시킬 수 있도록 하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 입력 버퍼는 바이어스 신호가 인에이블됨에 따라 입력 전압과 동일한 레벨의 전압을 출력하여 입력 버퍼의 기준전압으로 제공하는 기준전압 안정화 회로를 포함한다.
또한, 본 발명의 다른 실시예에 의한 입력 버퍼는 제 1 노드에 인가되는 신호에 의해 구동되며 전원전압 단자와 출력 단자 간에 접속되는 제 1 MOS 트랜지스터; 상기 제 1 노드에 인가되는 신호에 의해 구동되며 전원전압 단자와 제 2 노드 간에 접속되는 제 2 MOS 트랜지스터; 입력 기준전압 신호에 의해 구동되며 상기 제 2 노드와 제 3 노드 간에 접속되는 제 3 MOS 트랜지스터; 상기 출력 단자에 인가되는 신호에 의해 구동되며 상기 출력 단자와 상기 제 3 노드 간에 접속되는 제 4 MOS 트랜지스터; 및 바이어스 신호에 의해 구동되며 상기 제 3 노드와 접지 단자 간에 접속되는 제 5 MOS 트랜지스터;를 구비하는 기준전압 안정화 회로를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명하기로 한다.
도 3은 본 발명에 의한 입력 버퍼의 블록도이다.
도시한 것과 같이, 본 발명에 의한 입력 버퍼(10)는 바이어스 신호(BIAS)가 인에이블됨에 따라 입력 전압(VREF_IN)과 동일한 레벨의 전압(VREF_OUT)을 출력하 여 입력 버퍼(10)의 기준전압으로 제공하는 기준전압 안정화 회로(100)를 포함하며, 입력 버퍼(10)는 입력 버퍼 인에이블 신호(ENABLE), 기준전압 안정화 회로의 출력 신호(VREF_OUT)인 기준전압(VREF) 및 입력 신호(BUF_IN<0:n-1>)를 입력받아 입력 신호와 기준전압을 비교하여 출력 단자(BUF_OUT<0:n-1>)로 출력하는데, 입력 신호 레벨이 기준전압 레벨보다 일정 레벨 이상 높은 경우에는 하이 레벨의 신호를 출력하고, 입력 신호 레벨이 기준전압 레벨보다 일정 레벨 이하 낮은 경우에는 로우 레벨의 신호를 출력한다.
여기에서, 기준전압 안정화 회로(100)는 바이어스 신호(BIAS)가 인에이블됨에 따라 구동되며, 입력 기준전압 신호(VREF_IN)를 제 1 입력 신호로 하고, 출력단자(VREF_OUT)에 인가되는 신호를 제 2 입력 신호로 하여, 입력 기준전압 신호(VREF_IN)와 동일한 레벨의 전압을 출력하여 입력 버퍼(10)의 기준전압으로 제공하는 차동 증폭기로 구현할 수 있다.
도 4는 도 3에 도시한 기준전압 안정화 회로의 상세 구성도이다.
도시한 것과 같이, 기준전압 안정화 회로(100)는 제 1 노드(K11)에 인가되는 신호에 의해 구동되며 전원전압 단자(VCC)와 출력 단자(VREF_OUT) 간에 접속되는 제 1 MOS 트랜지스터(P10), 제 1 노드(K11)에 인가되는 신호에 의해 구동되며 전원전압 단자(VCC)와 제 2 노드(K12) 간에 접속되는 제 2 MOS 트랜지스터(P11), 입력 기준전압 신호(VREF_IN)에 의해 구동되며 제 2 노드(K12)와 제 3 노드(K13) 간에 접속되는 제 3 MOS 트랜지스터(N10), 출력 단자(VREF_OUT)에 인가되는 신호에 의해 구동되며 출력 단자(VREF_OUT)와 제 3 노드(K13) 간에 접속되는 제 4 MOS 트랜지스 터(N11) 및 바이어스 신호(BIAS)에 의해 구동되며 제 3 노드(K13)와 접지 단자(VSS) 간에 접속되는 제 5 MOS 트랜지스터(N12)를 포함한다.
여기에서, 제 1 및 제 2 MOS 트랜지스터(P10, P11)는 문턱전압이 동일한 P 타입 MOS 트랜지스터로 구현할 수 있고, 제 3 내지 제 5 MOS 트랜지스터(N10, N11, N12)는 N 타입 MOS 트랜지스터로 구현할 수 있으며, 특히 제 3 및 제 4 MOS 트랜지스터(N10, N11)는 문턱전압이 동일하도록 제어한다.
도 4에 도시한 기준전압 안정화 회로(100)는 바이어스 신호(BIAS)가 하이 레벨로 인에이블됨에 따라 구동되며, 입력 기준전압 신호(VREF_IN)는 일반적으로 VCC/2로 입력된다. 또한, 제 1 및 제 2 MOS 트랜지스터(P10, P11)는 문턱전압이 동일하기 때문에 동일한 크기의 저항 성분으로 작용하고, 제 3 및 제 4 MOS 트랜지스터(N10, N11)는 문턱전압이 동일하여 각기 동일한 양의 전류가 흐르므로, 출력 단자(VREF_OUT)에는 전원전압(VCC)의 1/2 만큼의 전압이 인가되게 된다. 즉, 입력 기준전압 신호(VREF_IN)와 출력 기준전압 신호(VREF_OUT)의 레벨이 동일하게 유지되게 된다.
이와 같이, 기준전압을 항상 동일한 레벨로 유지하여 입력 버퍼에서 사용하게 되면, 게이트 캐패시턴스나 기생 캐패시턴스 등에 의해 기준전압 레벨이 변화하는 것을 방지할 수 있고, 동작 전압의 변화 또는 상승에 의한 노이즈에 반응하지 않는 안정적인 기준전압을 이용할 수 있으므로, 입력 데이터를 정확하게 판별할 수 있게 된다. 또한, 셋업/홀드 타임 마진을 동일하게 할 수 있어, 소자가 오동작하는 것을 방지할 수 있다.
이상에서 설명한 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 의하면, 입력 버퍼의 기준전압이 항상 동일한 레벨을 유지하도록 함으로써, 동작 전압 변동에 따른 노이즈로 인해 기준전압이 변동하는 것을 방지하여, 입력 버퍼로 입력되는 신호를 정확하게 인식할 수 있다.
또한, 기준전압이 항상 동일한 레벨을 유지하기 때문에 셋업 타임과 홀드 타임이 일치하도록 제어할 수 있어 소자의 동작 특성을 향상시킬 수 있다.

Claims (5)

  1. 바이어스 신호의 인에이블에 따라 입력 전압과 동일한 레벨의 전압을 출력하여 입력 버퍼의 기준전압으로 제공하는 기준전압 안정화 회로를 포함하는 반도체 메모리 장치의 입력 버퍼.
  2. 제 1 항에 있어서,
    상기 기준전압 안정화 회로는,
    상기 바이어스 신호가 인에이블됨에 따라 구동되며,
    입력 기준전압 신호를 제 1 입력 신호로 하고, 출력단자에 인가되는 신호를 제 2 입력 신호로 하여, 상기 입력 기준전압 신호와 동일한 레벨의 전압을 출력하여 상기 입력 버퍼의 기준전압으로 제공하는 차동 증폭기인 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.
  3. 제 1 노드에 인가되는 신호에 의해 구동되며 전원전압 단자와 출력 단자 간에 접속되는 제 1 MOS 트랜지스터;
    상기 제 1 노드에 인가되는 신호에 의해 구동되며 전원전압 단자와 제 2 노드 간에 접속되는 제 2 MOS 트랜지스터;
    입력 기준전압 신호에 의해 구동되며 상기 제 2 노드와 제 3 노드 간에 접속되는 제 3 MOS 트랜지스터;
    상기 출력 단자에 인가되는 신호에 의해 구동되며 상기 출력 단자와 상기 제 3 노드 간에 접속되는 제 4 MOS 트랜지스터; 및
    바이어스 신호에 의해 구동되며 상기 제 3 노드와 접지 단자 간에 접속되는 제 5 MOS 트랜지스터;
    를 구비하는 기준전압 안정화 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 MOS 트랜지스터는 문턱전압이 동일한 P 타입 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.
  5. 제 3 항에 있어서,
    상기 제 3 내지 제 5 MOS 트랜지스터는 N 타입 MOS 트랜지스터이며, 상기 제 3 및 제 4 MOS 트랜지스터는 문턱전압이 동일한 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.
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