KR100295064B1 - 반도체메모리장치의데이타입력버퍼 - Google Patents

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Abstract

본 발명은 외부 입력신호를 내부 입력신호로 버퍼링하여 출력하는 반도체 메모리장치의 데이타 입력버퍼에 관한 것으로, 보다 상세하게는 전류미러 구조의 차동증폭기 형태로 이루어져 기준전압과 외부 입력신호를 비교하여 입력신호의 전위레벨을 판단하는 전압 비교부와, 인에이블신호에 의해 동작이 제어되어 상기 전압 비교부의 전류량을 조절하여 동작을 고속화시키도록 바이어스전압을 발생시키는 바이어스전압 발생부와, 상기 인에이블신호에 의해 동작이 제어되며, 전원전압 인가단과 상기 전압 비교부의 출력노드 사이에 연결되어 대기모드시 상기 출력노드의 전위를 일정하게 유지하는 출력전위 고정부와, 상기 전압 비교부의 출력노드와 접지사이에 연결되어 상기 출력노드의 전위를 보상하는 출력전위 보상부와, 상기 전압 비교부의 출력노드의 전위를 버퍼링하여 출력하는 드라이버부를 구비하므로써, 고주파수 및 저스윙폭을 갖고 입력되는 외부 입력신호에 대해 빠르고 정확하게 버퍼링하여 출력토록 한 반도체 메모리장치의 데이타 입력버퍼에 관한 것이다.

Description

반도체 메모리장치의 데이타 입력버퍼
본 발명은 외부 입력신호를 내부 입력신호로 버퍼링하여 출력하는 반도체 메모리장치의 데이타 입력버퍼에 관한 것으로, 보다 상세하게는 고주파수 및 저스윙폭으로 입력되는 외부 입력신호에 대해 빠르고 정확하게 버퍼링하여 출력토록 한 반도체 메모리장치의 데이타 입력버퍼에 관한 것이다.
통상적으로, 반도체 메모리소자 특히, 디램 등이 고속화되면서 빠른 주기가 요구되며 외부 입력신호 레벨을 내부 입력신호 레벨로 버퍼링하는 입력버퍼에도 빠른 응답특성이 요구되고 있다. 뿐만아니라, 저전력 동작에 대한 요구로 인해 작은 스윙폭으로 입력되는 외부 입력신호애 대해서도 알맞게 대처할 수 있는 데이타 입력버퍼에 대한 요구가 절실해지고 있는 실정이다.
또한, 데이타 입력버퍼는 외부 데이타 입력신호를 반도체 소자의 내부와 연결해주는 역할을 하기 때문에, 외부 데이타 입력신호를 잘못 전달할 경우에는 소자 자체가 오동작을 일으켜서 시스템 전체가 마비되는 일이 발생될 수 있으며, 통상적으로 전원선의 흔들림에 따라 많은 영향을 받기 때문에 그 설계시 입력버퍼 자체의 노이즈 특성도 강화해야 하지만 입력버퍼에 사용되는 전원선도 노이즈로부터 영향을 받지 않도록 설계해야 하는 매우 중요한 장치라 하겠다.
그래서, 종래에는 외부 입력신호 레벨과 기준전압(Vref: Reference Voltage generator의 출력 신호)을 비교 증폭한 값을 출력하는 차동 증폭기 구성의 데이타 입력버퍼를 사용하였는데, 이러한 차동 증폭기 구성의 데이타 입력버퍼는 기준전압 발생기의 전압 레벨(Voltage Level)이 항상 Vih > Vref > Vil 사이에 존재하여야 하며, 입력버퍼에 들어가는 접지전위(Vss)에 노이즈(Noise)가 없도록 해야한다
예를들면, 기준전압(이하 'Vref'라 칭함) 레벨이 접지전위(이하 'Vss'라 칭함)에 실린 노이즈 레벨 + 문턱전위(이하 'Vtn'라 칭함) 보다 클 경우 차동 증폭기가 동작이 되며, Vref 레벨이 Vss에 실린 노이즈 레벨 + Vtn보다 작을 경우에는 차동 증폭기가 동작되지 않게 된다. 그리고, 차동 증폭기의 동작 영역에서 파워(power)로 실린 노이즈때문에 동작속도가 지연되는 문제점이 있었다. 그러면, 상기 종래의 데이타 입력버퍼의 문제점을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1 은 종래에 사용된 반도체 메모리장치의 데이타 입력버퍼를 나타낸 회로도로, 전원전압 인가단과 제1 노드(N1) 및 제2 노드(N2) 사이에 각각 접속되며 각각의 게이트가 공통으로 상기 제1 노드(N1)에 연결된 제1 및 제2 P채널 모스 트랜지스터 (MP1, MP2)와, 상기 제1 및 제2 노드(N1, N2) 각각에 연결되어 각각의 게이트로 기준전압(Vref)과 외부 입력전압(Vin)이 인가되고 각 드레인단이 제3 노드(N3)에 공통연결된 제1 및 제2 N채널 모스 트랜지스터(MN1, MN2)와, 상기 제3 노드와 접지사이에 연결되며 게이트로 인에이블신호(en)가 인가되는 제3 N채널 모스 트랜지스터(MN3)와, 상기 제2 노드(N2)의 신호를 버퍼링하여 출력하는 직렬연결된 제1 및 제2 인버터(IV1, IV2)로 구성된다.
상기 구성을 갖는 종래의 데이타 입력버퍼는 상기 제3 N채널 모스 트랜지스터(MN3)의 제어신호인 인에이블신호(en)에 의해 동작이 제어되어 외부 입력신호(Vin)가 기준전압(Vref)보다 클 경우 제2 노드 (N2)의 전위는 '로직로우'가 되고, 제1 노드(N1)의 전위는 '로직하이'가 된다. 반대로, 입력 신호(Vin)가 기준전압(Vref)보다 작을 경우에는 제2 노드(N2)의 전위는 '로직하이'가 되고, 제1 노드(N1)의 전위는 '로직로우'가 되어 제2 노드(N2)에 유지된 전위가 인버터 체인(IV1, IV2)을 거쳐 버퍼링되어 출력단(out2)으로 출력된다.
도 2 는 상기 도 1 에 도시된 데이타 입력버퍼의 저주파수 동작시 입·출력 신호 파형도를 나타낸 것으로, 입력레벨이 저전압(Vil)=0.8V이고, 고전압(Vih)=2.0V로 비교적 큰 스윙폭으로 입력되기 때문에, 상기 입력신호를 버퍼링하여 출력한 각 인버터(IV1, IV2)의 출력신호(out1, out2)는 정상적으로 츨력됨을 나타낸다.
그런데, 도 3 은 상기 도 1 에 도시된 데이타 입력버퍼에 입력신호(Vin)가 고주파수로 입력될 경우의 입·출력 신호 파형도를 나타낸 것으로, 입력신호의 스윙폭이 매우 작아져(동 도면에서는 Vih/Vil= Vref+0.2V/Vref-0.2V로 나타남) 출력단을 이루는 각 인버터(IV1, IV2)의 출력이 정상적으로 이루어지지 않고 있음을 나타낸다.
그리고, 종래의 데이타 입력버퍼는 파워 라인(Vcc, Vss)으로 입력되는 노이즈(센싱 노이즈 및 출력 노이즈)에 대한 대책이 없으며, 상기 도 3 에 나타난 바와같이 고주파수 및 작은 스윙폭으로 입력되는 입력 신호에 대해서는 정상동작하지 못하고 오동작을 유발하는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 고주파수와 저스윙폭으로 입력되는 외부 입력신호에 대해 빠르고 정확하게 버퍼링하며 출력라인의 노이즈에 대해서도 보상동작이 가능한 반도체 메모리장치의 데이타 입력버퍼를 제공하는데 있다.
도 1 은 종래의 반도체 메모리장치에서 사용된 데이타 입력버퍼를 나타낸 회로도
도 2 는 상기 도 1 에 도시된 데이타 입력버퍼의 저주파수 동작시 입·출력 신호 파형도
도 3 은 상기 도 1 에 도시된 데이타 입력버퍼의 고주파수 동작시 입·출력 신호 파형도
도 4 는 본 발명에 의한 데이타 입력버퍼를 나타낸 회로도
도 5 는 상기 도 4 에 도시된 데이타 입력버퍼의 고주파수 동작시 입·출력 신호 파형도
<도면의 주요부분에 대한 부호의 설명>
10 : 전압 비교부 20 : 바이어스전압 발생부
30 : 출력전위 고정부 40 : 출력전위 보상부
50 : 드라이버부
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리장치의 데이타 입력버퍼는 전류미러구조의 차동증폭기 형태로 이루어져 기준전압과 외부 입력신호를 비교하여 입력신호의 전위레벨을 판단하는 전압 비교부와, 인에이블신호에 의해 동작이 제어되어 상기 전압 비교부의 전류량을 조절하여 동작을 고속화하도록 바이어스전압을 발생시키는 바이어스전압 발생부와, 상기 인에이블신호에 의해 동작이 제어되며, 전원전압 인가단과 상기 전압 비교부의 출력노드 사이에 연결되어 대기모드시 상기 출력노드의 전위를 일정하게 유지하는 출력전위 고정부와, 상기 전압 비교부의 출력노드와 접지사이에 연결되어 상기 출력노드의 전위를 보상하는 출력전위 보상부와, 상기 전압 비교부의 출력노드의 전위를 버퍼링하여 출력하는 드라이버부로 구성된 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 4 는 본 발명에 의한 반도체 메모리장치의 데이타 입력버퍼를 나타낸 회로도로, 전류미러 구조의 차동증폭기 형태로 이루어져 기준전압(Vref)과 외부 입력신호(Vin)를 비교하여 입력신호의 전위레벨을 판단하는 전압 비교부(10)와, 인에이블신호(en)에 의해 동작이 제어되어 상기 전압 비교부(10)의 전류량을 조절하여 동작을 고속화하도록 바이어스전압(Vbias)을 발생시키는 바이어스전압 발생부(20)와, 상기 인에이블신호(en)가 게이트로 인가되며 전원전압(Vdd) 인가단과 상기 전압 비교부(10)의 출력노드(N3) 사이에 연결된 P채널 모스 트랜지스터(MP5)로 이루어져 대기모드시 상기 출력노드(N3)의 전위를 일정하게 유지하는 출력전위 고정부(30)와, 상기 전압 비교부(10)의 출력노드(N3)와 접지(Vss) 사이에 연결되며 상기 출력노드(N3)의 전위를 보상하는 캐패시터(C1)로 이루어진 출력전위 보상부(40)와, 상기 전압 비교부(10)의 출력노드(N3)의 전위를 버퍼링하여 출력하는 다수개의 인버터(IV2, IV3)로 이루어진 드라이버부(50)로 구성된다.
상기 전압 비교부(10)는 각각의 게이트로 기준전압(Vref)이 인가되는 직렬연결된 제1 P/N채널 모스 트랜지스터(MP1/MN1) 및 각각의 게이트로 외부 입력전압(Vin)이 인가되는 직렬연결된 제2 P/N채널 모스 트랜지스터(MP2/MN2)와, 상기 제1 및 제2 P채널 모스 트랜지스터(MP1/MP2)의 드레인단이 공통연결된 노드(N1)와 전원전압(Vdd) 인가단 사이에 연결되며 상기 바이어스전압(Vbias)에 의해 동작이 제어되는 제3 P채널 모스 트랜지스터(MP3)와, 상기 제1 및 제2 N채널 모스 트랜지스터(MN1/MN2)의 드레인단이 공통연결된 노드(N2)와 접지(Vss) 사이에 연결되며 각각의 게이트로 상기 바이어스전압(Vbias)과 인에이블신호(en)가 인가되는 직렬연결된 제3 및 제4 N채널 모스 트랜지스터(MN3, MN4)로 구성된다.
이때, 상기 전압 비교기(10)에 사용되는 기준전압(Vref)은 외부 입력신호(Vin)의 하이레벨(Vih)과 로우레벨(Vil)의 중간레벨이 된다.
그리고, 상기 바이어스전압 발생부(20)는 상기 인에이블신호(en)가 인버터(IV1)에 의해 반전된 신호가 게이트로 인가되며 전원전압(Vdd) 인가단에 연결된 제4 P채널 모스 트랜지스터(MP4)와, 상기 인에이블신호(en)가 게이트로 인가되며 드레인이 접지(Vss)에 연결된 제5 N채널 모스 트랜지스터(MN5)와, 상기 두 모스 트랜지스터(MP4, MN5) 사이에 연결된 저항(R1)과 다이오드형 N채널 모스 트랜지스터(MN6)로 구성된다. 그래서, 상기 다이오드형 N채널 모스 트랜지스터(MN6)의 게이트로 바이어스전압(Vbias)이 발생된다.
이하, 상기 구성으로 이루어지는 본발명의 동작을 살펴보기로 한다.
우선, 인에이블신호(en)가 로우(low)일 때에는 동작 대기상태로 상기 전압 비교부(10)의 제4 N채널 모스 트랜지스터(MN4)가 턴-오프되고, 상기 출력전위 고정부(30)의 제5 P채널 모스 트랜지스터(MP5)가 턴-온되어 상기 전압 비교부(10)의 출력노드(N3)가 하이(high)상태를 유지하게 되어, 입력신호의 전위레벨에 상관없이 출력신호가 하이로 일정하게 유지된다.
또한, 인에이블신호(en)로 로우가 입력되는 대기모드시에는 바이어스전압(Vbias) 발생부(20)를 이루는 제4 P채널 모스 트랜지스터(MP4)와 제5 N채널 모스 트랜지스터(MN5)가 모두 턴-오프되기 때문에 전류경로가 차단되어 대기모드시 불필요한 전류소모를 막을 수 있게 된다.
그 상태에서, 동작시작을 알리는 인에이블신호(en)가 하이(high)로 인에이블되면, 상기 바이어스전압 발생부(20)의 모스 트랜지스터(MP4, MN5) 및 저항(R1)에 의해 바이어스전압(Vbias)이 발생하고, 상기 바이어스전압(Vbias)은 저항(R1)과 다이오드형 N채널 모스 트랜지스터(MN6)의 전압분배에 의해 레벨조정된다.
그리고, 상기 인에이블신호(en)가 하이(high)로 인에이블되면, 출력전위 고정부(30)를 이루는 제5 P채널 모스 트랜지스터(MP5)가 턴-오프, 상기 전압 비교부(10)를 이루는 제4 N채널 모스 트랜지스터(MN4)가 턴-온되며, 바이어스전압(Vbias)이 인가되는 전압 비교부(10)의 제3 P/N채널 모스 트랜지스터(MP3, MN3)가 턴-온되어 동작준비 상태가 된다.
상기 인에이블신호(en)에 의해 동작되어 상기 바이어스전압(Vbias)이 인가되는 전압 비교부(10)의 제3 P채널 모스 트랜지스터(MP3)에 흐르는 전류를 i1이라 하고, 제3 N채널 모스 트랜지스터(MN3)에 흐르는 전류를 i2라 하며, 외부 입력신호(Vin)에 의하여 제2 N/P채널 모스 트랜지스터(MN2, MP2)로 흐르는 전류를 i3, 그리고 기준전압(Vref)에 의해 제1 N/P채널 모스 트랜지스터(MN1, MP1)로 흐르는 전류를 i4라 가정할 경우, i1 = i2이어야 하기 때문에 i3 + i4 = i1 = i2가 된다.
그런데, 외부 입력신호(Vin)가 하이레벨(Vih)인 경우, 기준전압(Vref)에 의해 상기 i3가 i4보다 많이 흐르게 되며, 상기 제3 P채널 모스 트랜지스터(MP3)를 통해 흘려 보내는 전류가 한정된 관계로 전압 비교기(10)의 출력노드(N3)가 빠르게 로우레벨이 되어 드라이버부(50)를 거쳐 출력된 내부 입력신호(out2)는 로직 로우가 된다.
반대로, 외부 입력신호(Vin)가 로우 레벨(Vil)일 경우, 기준전압(Vref)에 의해 상기 i3가 i4보다 적게 흐르게 되며 마찬가지로 상기 노드(N3)가 빠르게 하이레벨이 되어 드라이버부(50)를 거쳐 출력된 내부 입력신호(out2)는 로직하이가 된다.
그리고, 본 발명에 의한 데이타 입력버퍼는 상기 전압 비교부(10)의 제3 N/P채널 모스 트랜지스터(MN3/MP3)의 전압 분배에 의해 공급 및 소비되는 전류량을 조절하여 외부 입력신호(Vin)가 고주파수의 작은 폭으로 스윙할 경우에도 빠른 출력특성을 나타낼 수 있게된다. 또한, 상기 전압 비교부(10)의 출력노드(N3)와 접지(Vss) 사이에 연결된 캐패시터(C1)에 의해 입력신호의 상승 및 하강의 타이밍 차이를 줄일 수 있게 된다.
그리고, 전압 비교부(10)의 접지전압(Vss)이 노이즈에 의하여 상승하면 제3 및 제4 N채널 모스 트랜지스터(MN3, MN4)의 연결노드(N4)의 전위레벨이 상승하게 되고, 상기 바이어스전압(Vbias) 발생부(20)의 다이오드형 N채널 모스 트랜지스터(MN6)와 제5 N채널 모스 트랜지스터(MN5)의 연결노드(N5)의 전위레벨도 상승하게 되어 결국 상기 다이오드형 N채널 모스 트랜지스터(MN6)의 게이트-소오스간 전압(Vgs)이 낮아져서, 결국 바이어스전압(Vbias)을 상승시키므로써 노이즈에 대한 보상동작을 행한다.
도 5 는 본 발명에 의한 데이타 입력버퍼의 입·출력 신호 파형도를 나타낸 것으로, 외부 입력신호(Vin)레벨이 작은 스윙폭을 갖고 고주파수로 입력될 경우에도 출력신호(out1, out2) 파형이 정상적으로 출력됨을 나타낸다.
이상에서 설명한 바와같이 본 발명에 따른 반도체 메모리장치의 데이타 입력버퍼에 의하면, 고주파수 및 저스윙폭으로 입력되는 입력신호에 대해서도 빠르고 정확한 응답이 가능해져 고속 및 저전력 동작이 가능해지는 매우 뛰어난 효과가 있다.
또한, 파워라인의 노이즈에 대한 보상동작을 행할 수 있게 되어 시스템의 신뢰성을 향상시킬 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 전류미러 구조의 차동증폭기 형태로 이루어져 기준전압과 외부 입력신호를 비교하여 입력신호의 전위레벨을 판단하는 전압 비교부와,
    인에이블신호에 의해 동작이 제어되어 상기 전압 비교부의 전류량을 조절하는 바이어스전압을 발생시키는 바이어스전압 발생부와,
    상기 인에이블신호에 의해 동작이 제어되며, 전원전압 인가단과 상기 전압 비교부의 출력노드 사이에 연결되어 대기모드시 상기 출력노드의 전위를 일정하게 유지하는 출력전위 고정부와,
    상기 전압 비교부의 출력노드와 접지사이에 연결되어 상기 출력노드의 전위를 보상하는 출력전위 보상부와,
    상기 전압 비교부의 출력전위를 버퍼링하여 출력하는 드라이버부를 구비하는 것을 특징으로 하는 반도체 메모리장치의 데이타 입력버퍼.
  2. 제 1 항에 있어서,
    상기 전압 비교부는 각각의 게이트로 기준전압이 인가되는 직렬연결된 제1 P/N채널 모스 트랜지스터 및 각각의 게이트로 외부 입력전압이 인가되는 직렬연결된 제2 P/N채널 모스 트랜지스터와,
    상기 제1 및 제2 P채널 모스 트랜지스터의 드레인단이 공통연결된 노드와 전원전압 인가단 사이에 연결되며 상기 바이어스전압에 의해 동작이 제어되는 제3 P채널 모스 트랜지스터와,
    상기 제1 및 제2 N채널 모스 트랜지스터의 드레인단이 공통연결된 노드와 접지 사이에 연결되며 각각의 게이트로 상기 바이어스전압과 인에이블신호가 인가되는 직렬연결된 제3 및 제4 N채널 모스 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리장치의 데이타 입력버퍼.
  3. 제 1 항에 있어서,
    상기 바이어스전압 발생부는 상기 인에이블신호에 의해 동작이 제어되며 전원전압 인가단과 접지 사이에 직렬 연결된 제1 P/N채널 모스 트랜지스터와,
    상기 제1 P/N채널 모스 트랜지스터의 사이에 연결된 저항 및 다이오드형 N채널 모스 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리장치의 데이타 입력버퍼.
  4. 제 1 항에 있어서,
    상기 출력전위 고정부는 P채널 모스 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리장치의 데이타 입력버퍼.
  5. 제 1 항에 있어서,
    상기 출력전위 보상부는 캐패시터로 구성된 것을 특징으로 하는 반도체 메모리장치의 데이타 입력버퍼.
  6. 제 1 항에 있어서,
    상기 드라이버부는 다수개의 직렬연결된 인버터로 구성된 것을 특징으로 하는 반도체 메모리장치의 데이타 입력버퍼.
  7. 제 1 항에 있어서,
    상기 기준전압은 상기 외부 입력전압의 하이레벨과 로우레벨의 중간레벨인 것을 특징으로 하는 반도체 메모리장치의 데이타 입력버퍼.
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