KR100577566B1 - 입력버퍼회로 - Google Patents

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KR100577566B1
KR100577566B1 KR1020040113586A KR20040113586A KR100577566B1 KR 100577566 B1 KR100577566 B1 KR 100577566B1 KR 1020040113586 A KR1020040113586 A KR 1020040113586A KR 20040113586 A KR20040113586 A KR 20040113586A KR 100577566 B1 KR100577566 B1 KR 100577566B1
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권혁준
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Abstract

본 발명은 레일 투 레일 동작이 가능하며, 어떠한 전압레벨을 가지는 입력신호가 입력되더라도 항상 일정한 공통모드 출력전압을 가지는 입력버퍼회로에 관한 것으로, 본 발명에 따른 입력버퍼회로는, 서로 차동으로 입력되는 두 개의 입력신호를 가지는 차동증폭기 구조의 입력버퍼회로로써, 상기 두 개의 입력신호 중 제1입력신호가 입력되는 제1인버터 회로를 구비하는 제1입력부와, 상기 두 개의 입력신호 중 나머지 신호인 제2입력신호가 입력되는 제2인버터 회로를 구비하는 제2입력부와, 출력노드가 상기 제1입력부의 출력노드와 서로 연결되는 구조로써 동작전류가 상기 제1인버터 회로의 동작전류의 두 배인 제3인버터 회로를 구비하여 제1출력신호를 출력하는 제1출력부와, 출력노드가 상기 제2입력부의 출력노드와 서로 연결되는 구조로써 동작전류가 상기 제2인버터 회로의 동작전류의 두 배인 제4인버터 회로를 구비하여 제2출력신호를 출력하는 제2출력부를 구비한다. 본 발명에 따르면, 레일 투 레일 동작이 가능하며, 항상 일정한 공통모드 출력전압을 가질 수 있으며, 전류소모를 줄일 수 있다.
입력버퍼, 레일 투 레일, 공통모드, 다이오드

Description

입력버퍼회로{Input buffer circuits}
도 1은 종래의 전류미러형태의 N형 차동증폭기의 회로도
도 2는 종래의 전류미러형태의 P형 차동증폭기의 회로도
도 3은 본 발명의 제1실시예에 따른 입력버퍼회로의 회로도
도 4는 본 발명의 제2실시예에 따른 입력버퍼회로의 회로도
도 5는 본 발명의 제3실시예에 따른 입력버퍼회로의 회로도
도 6는 본 발명의 제4실시예에 따른 입력버퍼회로의 회로도
도 7는 본 발명의 제5실시예에 따른 입력버퍼회로의 회로도
도 8는 본 발명의 제6실시예에 따른 입력버퍼회로의 회로도
*도면의 주요 부분에 대한 부호의 설명*
110a: 제1입력부 110b : 제2입력부
120a : 전류소스부 120b : 전류 싱크부
130a : 제1제어부 130b : 출력부
150a,150b : 제2제어부 160 : 버퍼
본 발명은 입력버퍼회로에 관한 것으로, 더욱 구체적으로는, 차동증폭기 구조로써 레일 투 레일(rail-to-rail) 동작을 하는 입력버퍼회로에 관한 것이다.
일반적으로, 반도체 메모리 장치에는 외부로부터 입력되는 신호의 전압 레벨을 반도체 메모리 장치의 내부에 맞는 전압 레벨로 변환하기 위하여 입력버퍼회로가 사용되고 있다. 일반적으로, 외부로부터 반도체 메모리 장치로 입력되는 신호는 TTL(Transistor Transistor Logic) 레벨이고, 반도체 메모리 장치의 내부에서 사용하는 신호는 CMOS(Complementary Metal Oxide Semiconductor) 레벨이다. 따라서, 외부로부터 반도체 메모리 장치로 입력되는 신호는 반도체 메모리 장치의 내부에서 그대로 사용될 수 없기 때문에 입력 버퍼는 외부로부터 인가되는 신호의 전압 레벨을 반도체 메모리 장치의 내부에 맞는 전압 레벨로 변환해준다.
이러한 입력버퍼 회로로써는 차동증폭기 구조의 입력버퍼회로가 많이 사용되고 있다. 이러한 차동증폭기 구조의 입력버퍼회로에서는 출력 단과 입력 단의 동작범위가 연산증폭기의 동작전압범위를 결정한다. 입력 단의 동작범위는 입력 단을 구성하고 있는 차동 증폭기의 설계에 의하여 결정되는데, 이때 차동 증폭기가 동작하는 범위를 공통모드 입력 범위(common-mode input range)라고 하며 간단히 CMR이라고 한다. CMR은 전압 폴로어(voltage follower)와 같은 버퍼회로에 사용할 때 동작 가능한 입력 다이나믹 범위(dynamic range)를 결정하게 된다. 특히 증폭기의 입 력범위가 공급전원의 최소치(접지 전위)에서 최대치까지 전 범위에서 동작 가능한 차동 증폭기구조의 입력버퍼회로를 레일 투 레일(rail-to-rail) 동작을 하는 입력버퍼회로라고 한다.
가장 이상적인 입력버퍼회로는 레일 투 레일 동작을 보장하면서 전체의 공통모드 입력 범위에서 일정한 트랜스 컨던턴스를 가지는 것이어야 한다. 여기서, 트랜스 컨덕턴스(trans-conductance; gm)는 입력 전압 변동분에 대한 전류 변동분의 비를 나타내는 것이다.
도 1은 종래의 전류 미러형 NMOS 타입의 차동증폭기 구조의 입력버퍼회로를 나타낸 것이다.
도 1에 도시된 바와 같이, 종래의 전류 미러형 NMOS 타입의 차동증폭기 구조의 입력버퍼회로는 PMOS트랜지스터들(MP1,MP2), NMOS트랜지스터들(MN1,MN2), 및 전류원(I0)을 구비한다.
상기 PMOS트랜지스터들(MP1, MP2)은 전류 미러(current mirror)의 구성을 가지며 사이즈는 동일하게 구성된다. 상기 PMOS트랜지스터(MP1)는 전원전압 단자(VCC)와 제1노드(N1) 사이에 연결되며, 상기 PMOS트랜지스터(MP2)는 전원전압 단자(VCC)와 제2노드(N2)사이에 연결된다.
상기 NMOS트랜지스터들(MN1, MN2)은 입력신호가 인가되는 입력 트랜지스터들이며 동일한 사이즈로 구성된다. 상기 NMOS트랜지스터(MN1)는 상기 제1노드(N1)와 상기 전류원(I0)사이에 연결되며, 상기 NMOS트랜지스터(MN2)는 상기 제2노드(N2)와 상기 전류원(I0)사이에 연결된다. 상기 전류원(I0)의 일단은 상기 NMOS트랜지스터 들(MN1, MN2)에 연결되고 타단은 접지단자에 연결된다.
서로 차동인 제1입력신호(VINN) 및 제2입력신호(VINP) 중 상기 제1입력신호(VINN)의 전압레벨이 상기 제2입력신호(VINP)보다 높다고 가정한 상태에서 상기 입력버퍼회로의 동작을 설명한다.
우선 상기 제1입력신호(VINN)에 의해서 상기 NMOS 트랜지스터(MN1)가 구동되어 상기 NMOS 트랜지스터(MN1)에 전류가 흐르게된다. 또한 상기 제2입력신호(VINP)에 의해서 상기 NMOS 트랜지스터(MN2)가 구동되며 상기 NMOS 트랜지스터(MN2)에는 상기 NMOS 트랜지스터(MN1)의 전류보다 적은 양의 전류가 흐르게 된다. 상기 NMOS 트랜지스터(MN1)에 흐르는 전류에 의해 상기 제1노드의 전압레벨이 하강하게 되고 이에 따라 상기 PMOS 트랜지스터(MP1)를 통하여 더 많은 전류가 흐르게 된다. 이에 따라 상기 PMOS 트랜지스터(MP2)에도 많은 전류가 흐르게 된다. 그러나 상기 NMOS 트랜지스터(MN2)를 흐르는 전류는 일정하므로 제2노드(N2)의 전압은 상승하게 되고 상기 제2노드(N2)의 전압이 출력신호(VO)로 출력되게 된다.
도 2은 종래의 전류 미러형 PMOS 타입의 차동증폭기 구조의 입력버퍼회로를 나타낸 것이다.
도 2에 도시된 바와 같이, 종래의 전류 미러형 PMOS 타입의 차동증폭기 구조의 입력버퍼회로는 PMOS트랜지스터들(MP3,MP4), NMOS트랜지스터들(MN3,MN4), 및 전류원(I0)을 구비한다.
상기 NMOS트랜지스터들(MN3, MN4)은 전류 미러(current mirrpr)의 구성을 가지며 사이즈는 동일하게 구성된다. 상기 NMOS트랜지스터(MN3)는 전원전압 단자 (VCC)에 일단이 연결된 전류원(I0)과 제3노드(N3) 사이에 연결되며, 상기 NMOS트랜지스터(MN4)는 전원전압 단자(VCC)에 일단이 연결된 전류원(I0)과 제4노드(N2)사이에 연결된다.
상기 PMOS트랜지스터들(MP3, MP4)은 입력신호가 인가되는 입력 트랜지스터들이며 동일한 사이즈로 구성된다. 상기 PMOS트랜지스터(MP3)는 상기 제3노드(N3)와 접지노드 사이에 연결되며, 상기 NMOS트랜지스터(MN4)는 상기 제4노드(N4)와 접지노드 사이에 연결된다.
종래의 전류 미러형 PMOS 타입의 차동증폭기 구조의 입력버퍼회로의 동작에 대한 설명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 잘 알려져 있으므로 생략한다.
상술한 바와 같은 종래의 입력버퍼회로는 입력신호의 범위가 레일 투 레일 동작을 행하는 입력버퍼회로로써 동작하는 데 제약을 가져온다. 도 1에 도시된 입력버퍼 회로를 예를 들면, 입력신호의 범위가 상기 NMOS 트랜지스터들(MN1,MN2)의 문턱전압(Vth) 레벨 이하일 경우에는 상기 입력버퍼회로는 동작하지 않는다. 따라서 레일 투 레일 동작에 제한이 있다. 또한 종래의 입력버퍼회로에서는 출력전압의 공통모드 전압이 일정하지 않다는 문제점이 발생된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 입력버퍼회로를 제공하는 데 있다.
본 발명의 다른 목적은 레일 투 레일 동작을 행할 수 있는 입력버퍼회로를 제공하는데 있다.
본 발명의 또 다른 목적은 어떠한 공통모드 입력전압의 범위에서도 출력전압의 공통모드 전압이 일정하게 유지되는 입력버퍼 회로를 제공하는 데 있다.
본 발명의 또 다른 목적은 전류소모를 줄일 수 있는 입력버퍼회로를 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 서로 차동으로 입력되는 두 개의 입력신호를 가지는 차동증폭기 구조의 입력버퍼회로는, 상기 두 개의 입력신호 중 제1입력신호가 입력되는 제1인버터 회로를 구비하는 제1입력부와; 상기 두 개의 입력신호 중 나머지 신호인 제2입력신호가 입력되는 제2인버터 회로를 구비하는 제2입력부와; 출력노드가 상기 제1입력부의 출력노드와 서로 연결되는 구조로써 동작전류가 상기 제1인버터 회로의 동작전류의 두 배인 제3인버터 회로를 구비하여 제1출력신호를 출력하는 제1출력부와; 출력노드가 상기 제2입력부의 출력노드와 서로 연결되는 구조로써 동작전류가 상기 제2인버터 회로의 동작전류의 두 배인 제4인버터 회로를 구비하여 제2출력신호를 출력하는 제2출력부를 구비한다.
상기 입력버퍼회로는, 전원전압 단자에 일단이 연결된 전류소스부와 접지단자에 일단이 연결된 전류싱크부를 더 구비하며, 상기 제1인버터 회로 및 상기 제2인버터회로가 상기 전류소스부와 상기 전류싱크부 사이에 각각 병렬로 연결되도록 하는 구조를 가질 수 있으며, 컨트롤 신호에 의해 상기 제1출력부 및 상기 제2출력 부의 동작전원을 컨트롤하는 스위칭부가 더 구비될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 서로 차동으로 입력되는 두 개의 입력신호를 가지는 차동증폭기 구조의 입력버퍼회로는, 서로 직렬 연결된 제1P채널 트랜지스터와 제1N채널 트랜지스터를 구비하여, 상기 두 개의 입력신호 중 제1입력신호가 입력되는 제1입력부와; 서로 직렬 연결된 제2P채널 트랜지스터와 제2N채널 트랜지스터를 구비하여, 상기 두 개의 입력신호 중 나머지 입력신호인 제2입력신호가 입력되는 제2입력부와; 전원전압 단자와 상기 제1입력부의 출력신호가 출력되는 제1노드 사이에 연결되는 다이오드 구조의 제3P채널 트랜지스터와 상기 제1노드와 접지단자 사이에 연결되는 다이오드 구조의 제3N채널 트랜지스터를 구비하여, 상기 제1노드를 출력노드로 하여 제1출력신호를 출력하는 제1출력부와; 전원전압 단자와 상기 제2입력부의 출력신호가 출력되는 제2노드 사이에 연결되는 다이오드 구조의 제4P채널 트랜지스터와 상기 제2노드와 접지단자 사이에 연결되는 다이오드 구조의 제4N채널 트랜지스터를 구비하여, 상기 제2노드를 출력노드로 하여 제2출력신호를 출력하는 제2출력부를 구비한다.
상기 입력버퍼회로는, 전원전압 단자에 일단이 연결된 전류소스부와 접지단자에 일단이 연결된 전류싱크부를 더 구비하며, 상기 제1입력부 및 상기 제2입력부가 상기 전류소스부와 상기 전류싱크부 사이에 각각 병렬로 연결되도록 하는 구조를 가질 수 있으며, 상기 제1출력부를 구성하는 트랜지스터들에 흐르는 전류량은 상기 제1입력부를 구성하는 트랜지스터들에 흐르는 전류량의 두배이며, 상기 제2출 력부를 구성하는 트랜지스터들에 흐르는 전류량은 상기 제2입력부를 구성하는 트랜지스터들에 흐르는 전류량의 두배일 수 있다. 또한, 상기 제1출력부 및 제2출력부는, 상기 제1출력부 및 상기 제2출력부를 구성하는 트랜지스터들과 전원전압 단자와의 스위칭을 위한 제1스위칭부가 더 구비될 수 있다. 상기 제1출력부 및 제2출력부는, 상기 제1출력부 및 상기 제2출력부를 구성하는 트랜지스터들과 접지단자와의 스위칭을 위한 제2스위칭부가 더 구비될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 서로 차동으로 입력되는 두 개의 입력신호를 가지는 차동증폭기 구조의 입력버퍼회로는, 상기 두 개의 입력신호 중 제1입력신호에 의해 각각 구동되는, 제1P채널 트랜지스터 및 제1N채널 트랜지스터를 구비하는 제1입력부와; 상기 두 개의 입력신호 중 나머지 입력신호인 제2입력신호를 입력으로 하는, 인버터 형태로 구성된 제2P채널 트랜지스터 및 제2N채널 트랜지스터를 구비하는 제2입력부와; 전원전압 단자와 상기 제1N채널 트랜지스터 사이에 연결되는 다이오드 구조의 제3P채널 트랜지스터와, 상기 제1P채널 트랜지스터와 접지단자 사이에 연결되는 다이오드 구조의 제3N채널 트랜지스터를 구비하는 제1제어부와; 제1노드와 출력노드 사이에 연결되는 다이오드 구조의 제4P채널 트랜지스터와 상기 출력노드와 제2노드 사이에 연결되는 다이오드 구조의 제4N채널 트랜지스터를 구비하며, 상기 출력노드를 상기 제2입력부의 출력노드와 공통으로 가지는 출력부와; 상기 제3P채널 트랜지스터의 입력신호와 동일한 입력신호에 의해 구동되며 전원전압 단자와 상기 제1노드 사이에 연결되는 제5P채널 트랜지스터와, 상기 제3N채널 트랜지스터의 입 력신호와 동일한 입력신호에 의해 구동되며 상기 제2노드와 접지단자 사이에 연결되는 제5N채널 트랜지스터를 구비하는 제2제어부를 구비한다.
상기 입력버퍼회로는, 전원전압 단자에 일단이 연결된 전류소스부와 접지단자에 일단이 연결된 전류싱크부를 더 구비하며, 상기 제1입력부 및 상기 제2입력부가 상기 전류소스부와 상기 전류싱크부 사이에 각각 병렬로 연결되도록 하는 구조를 가질 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 서로 차동으로 입력되는 두 개의 입력신호를 가지는 차동증폭기 구조의 입력버퍼회로는, 전원전압 단자에 일단이 연결된 전류소스부와; 접지단자에 일단이 연결된 전류싱크부와; 상기 두 개의 입력신호 중 제1입력신호에 의해 각각 구동되며, 상기 전류소스부와 제1노드 사이에 연결되는 제1P채널 트랜지스터 및 상기 전류 싱크부와 제2노드 사이에 연결되는 제1N채널 트랜지스터를 구비하는 제1입력부와; 상기 두 개의 입력신호 중 나머지 입력신호인 제2입력신호에 의해 각각 구동되며, 상기 전류소스부와 제3노드 사이에 연결되는 제2P채널 트랜지스터 및 상기 전류싱크부와 제4노드 사이에 연결되는 제2N채널 트랜지스터를 구비하는 제2입력부와; 전원전압 단자와 상기 제2노드 사이에 연결되는 다이오드 구조의 제3P채널 트랜지스터와, 상기 제1노드와 접지단자 사이에 연결되는 다이오드 구조의 제3N채널 트랜지스터를 구비하는 제1제어부와; 전원전압 단자와 제3노드 사이에 연결되는 다이오드 구조의 제4P채널 트랜지스터와 상기 제4노드와 접지단자 사이에 연결되는 다이오드 구조의 제4N채널 트랜지스터를 구비하여, 제1출력신호를 상기 제4노 드로 출력하고, 제2출력신호를 상기 제3노드로 출력하는 출력부와; 상기 제3P채널 트랜지스터의 입력신호와 동일한 입력신호에 의해 구동되며 전원전압 단자와 상기 제3노드 사이에 연결되는 제5P채널 트랜지스터와, 상기 제3N채널 트랜지스터의 입력신호와 동일한 입력신호에 의해 구동되며 상기 제4노드와 접지단자 사이에 연결되는 제5N채널 트랜지스터를 구비하는 제2제어부를 구비한다.
상기 입력버퍼회로는, 전원전압 단자에 일단이 연결된 다이오드 구조의 제6P채널 트랜지스터와, 접지단자에 일단이 연결되고 상기 제2출력신호에 의해 구동되는 제6N채널 트랜지스터와, 상기 제6P채널 트랜지스터와 상기 제6N채널 트랜지스터 사이에 연결되고 상기 제1출력신호에 의해 구동되는 제7N채널 트랜지스터와, 상기 제6P채널 트랜지스터의 입력신호와 동일한 입력신호를 입력으로 하여 출력신호를 출력하는 인버터회로를 구비하는 출력드라이버부를 더 구비할 수 있다.
그리고, 상기 제3노드와 상기 제4노드는 서로 연결되어 하나의 출력노드를 구성할 수 있으며, 상기 입력버퍼회로는, 출력신호를 버퍼링하여 출력하기 위하여 짝수개의 인버터 회로로 구성된 버퍼회로를 더 구비할 수 있다.
상기한 구성에 따르면, 레일 투 레일 동작이 가능하며, 어떠한 입력하에서도 항상 일정한 공통모드 출력전압을 가질 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의 도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
이하에서 설명하는 실시예들은 이해의 편의를 위하여 동일한 용어를 사용하여 설명되고 있으나, 설명 중에 명시한 경우를 제외하고는 용어만 동일할 뿐 서로 다른 구성을 가질 수 있음을 명심하여야 한다.
도 3은 본 발명의 제1실시예에 따른 차동증폭기 구조의 입력버퍼회로도를 나타낸 것이다.
도 3에 도시된 바와 같이, 본 발명의 제1실시예에 따른 차동증폭기 구조의 입력버퍼회로는 전류소스부(20a), 전류싱크부(20b), 제1입력부(10a), 제2입력부(10b), 제1출력부(30a), 및 제2출력부(30b)를 구비한다.
상기 전류 소스부(20a)는 전원전압 단자(VCC)에 일단이 연결되고 상기 제1입력부(10a) 및 상기 제2입력부(10b)에 타단이 연결되는 전류원(I1)을 구비하여, 상기 제1입력부(10a) 및 상기 제2입력부(10b)와 상기 전류소스부(20a)가 연결되는 노드의 전압이 일정하게 유지되도록 한다.
상기 전류 싱크부(10b)는 상기 제1입력부(10a) 및 상기 제2입력부(10b)에 일단이 연결되고 접지단자에 타단이 연결되어 상기 제1입력부(10a) 및 상기 제2입력부(10b)와 상기 전류싱크부(20b)가 연결되는 노드의 전압이 일정하게 유지되도록 한다.
상기 제1입력부(10a)는 인버터 회로 형태로써 서로 차동인 두 개의 입력신호 중 제1입력신호(VINN)가 입력되는 구성을 가진다. 즉, 서로 직렬 연결된 제1P채널 트랜지스터(P2)와 제1N채널 트랜지스터(N0)로 구성된 제1인버터 회로가 상기 전류 소스부(20a)와 상기 전류 싱크부(20b) 사이에 연결된다. 상기 제1입력신호(VINN)는 상기 제1P채널 트랜지스터(P2)와 제1N채널 트랜지스터(N0)의 게이트로 입력된다.
상기 제2입력부(10b)는 인버터 회로 형태로써 서로 차동인 두 개의 입력신호 중 나머지 신호인 제2입력신호(VINP)가 입력되는 구성을 가진다. 즉 서로 직렬 연결된 제2P채널 트랜지스터(P1)와 제2N채널 트랜지스터(N3)로 구성된 제2인버터 회로가 상기 전류소스부(20a)와 상기 전류 싱크부(20b) 사이에 상기 제1입력부(10a)와 병렬로 연결된다. 상기 제2입력신호(VINP)는 상기 제2P채널 트랜지스터(P1)와 상기 제2N채널 트랜지스터(N3)의 게이트로 입력된다.
상기 제1입력부(10a)의 제1P채널 트랜지스터(P2)와 상기 제2입력부(10b)의 제2P채널 트랜지스터(P1)는 서로 동일한 사이즈를 가지며, 상기 제1입력부(10a)의 제1N채널 트랜지스터(N0)와 상기 제2입력부(10b)의 제2N채널 트랜지스터(N3)는 서로 동일한 사이즈를 가진다.
상기 제1출력부(30a)는 출력노드(N1)가 상기 제1입력부(10a)의 출력노드(n1)와 서로 연결되는 구조의 인버터 회로 형태로써, 상기 출력노드(n1)로 제1출력신호(VON)를 출력한다. 즉, 전원전압 단자(VCC)와 상기 제1입력부(10a)의 출력신호가 출력되는 제1노드(n1) 사이에 연결되는 다이오드 구조의 제3P채널 트랜지스터(P0)와 상기 제1노드(n1)와 접지단자 사이에 연결되는 다이오드 구조의 제3N채널 트랜지스터(N2)를 구비하여, 상기 제1노드(n1)를 출력노드로 하여 제1출력신호(VON)를 출력한다.
상기 제2출력부(30b)는 출력노드(n2)가 상기 제2입력부(10b)의 출력노드(n2) 와 서로 연결되는 구조의 인버터 회로 형태로써, 상기 출력노드(n2)로 제2출력신호(VOP)를 출력한다. 즉, 전원전압 단자(VCC)와 상기 제2입력부(10b)의 출력신호가 출력되는 제2노드(n2) 사이에 연결되는 다이오드 구조의 제4P채널 트랜지스터(P3)와 상기 제2노드(n2)와 접지단자 사이에 연결되는 다이오드 구조의 제4N채널 트랜지스터(N1)를 구비하여, 상기 제2노드(n2)를 출력노드로 하여 제2출력신호(VOP)를 출력한다.
상기 제1출력부(30a)의 제3P채널 트랜지스터(P0)와 상기 제2출력부(30b)의 제4P채널 트랜지스터(P3)는 서로 동일한 사이즈를 가지며, 상기 제1출력부(30a)의 제3N채널 트랜지스터(N2)와 상기 제2출력부(30b)의 제4N채널 트랜지스터(N1)는 서로 동일한 사이즈를 가져야 한다.
상기 본 발명의 제1실시예에 따른 입력버퍼 회로가 레일 투 레일 입력버퍼회로로써 동작하기 위해서는 다음의 조건을 만족하여야 한다.
상기 제1출력부(30a)를 구성하는 인버터 회로의 동작전류는 상기 제1입력부(10a)를 구성하는 제1인버터 회로의 동작전류의 두 배가 되어야하며, 상기 제2출력부(30b)를 구성하는 인버터 회로의 동작전류는 상기 제2입력부(10b)를 구성하는 상기 제2인버터 회로의 동작전류의 두 배가 되어야한다. 즉, 상기 제1출력부(10a)를 구성하는 트랜지스터들(P0,N2)에 흐르는 전류량은 상기 제1입력부(10a)를 구성하는 트랜지스터들(P2,N0)에 흐르는 전류량의 두배이며, 상기 제2출력부(30b)를 구성하는 트랜지스터들(P3,N1)에 흐르는 전류량은 상기 제2입력부(10b)를 구성하는 트랜지스터들(P1,N3))에 흐르는 전류량의 두 배가 되어야한다.
상술한 본 발명의 제1실시예에 따른 입력버퍼 회로는, 입력단인 상기 제1입력부(10a) 및 상기 제2입력부(10b)가 인버터 회로 형태의 P채널 트랜지스터(P1,P2)와 N채널 트랜지스터(N0,N3)를 구비함에 의하여, 상기 P채널 트랜지스터(P1,P2)가 동작하지 않을 경우에는 상기 N채널 트랜지스터(N0,N3)가 동작하며, 상기 N채널 트랜지스터(N0,N3)가 동작하지 않을 경우에는 상기 P채널 트랜지스터(P1,P2)가 동작될 수 있다. 따라서, 상기 입력단에 입력되는 입력신호들(VINP,VINN)이 접지레벨(VSS)에서 전원전압 레벨(VCC) 사이의 어떠한 공통모드 전압레벨을 가지더라도 동작이 가능하게 되어 레일 투 레일 입력버퍼회로로서 동작된다. 또한, 출력단인 상기 제1출력부(30a) 및 제2출력부(30b) 각각은 다이오드 구조로 되어 있어 항상 일정한 전류와 항상 일정한 출력 공통모드 전압이 유지되게된다.
도 4는 본 발명의 제2실시예에 따른 차동증폭기 구조의 입력버퍼회로도를 나타낸 것이다.
도 4에 도시된 바와 같이, 본 발명의 제2실시예에 따른 차동증폭기 구조의 입력버퍼회로는 도 3에 도시된 입력버퍼회로에 제1스위칭부(50a)가 추가된 구조로 되어있다. 따라서, 상기 입력버퍼회로에 대한 구체적 설명은 생략하고 상기 제1스위칭부(50a)에 대해서만 설명하고자 한다.
상기 제1스위칭부(50a)는 도 3에 도시된 입력버퍼회로가 항상 전류를 소모하는 구조로 되어 있어 전력소모가 크므로 이를 최소화시키기 위해 구성되는 것이다. 특히, 제1출력부(30a) 및 상기 제2출력부(30b)가 다이오드구조로 되어 있어 전력소모가 크다.
상기 제1스위칭부(50a)는 컨트롤 신호(VC)에 의해 상기 제1출력부(30a) 및 상기 제2출력부(30b)의 동작전원을 컨트롤한다. 즉, 상기 컨트롤 신호(VC)에 의해 상기 제1출력부(30a) 및 상기 제2출력부(30b)를 구성하는 트랜지스터들(P0,P3)과 전원전압 단자(VCC)와의 스위칭을 담당한다. 상기 제1스위칭부(50a)는 전원전압 단자(VCC)와 상기 제1출력부(30a)를 구성하는 제3P채널 트랜지스터(P0) 사이에 연결되는 제5P채널 트랜지스터(P4)와, 전원전압 단자(VCC)와 상기 제2출력부(30b)를 구성하는 제4P채널 트랜지스터(P3) 사이에 연결되는 제6P채널 트랜지스터(P5)를 구비한다. 또한, 상기 컨트롤 신호(VC)가 제5P채널 트랜지스터(P4)와 제6P채널 트랜지스터(P5)의 게이트로 인가된다. 상기 컨트롤 신호(VC)는 상기 입력버퍼회로에 입력신호들(VINP,VINN)이 입력될 경우에만 상기 트랜지스터들(P4,P5)을 구동하도록 구성된 외부 또는 내부회로에 의하여 인가될 수 있다.
도 5는 본 발명의 제3실시예에 따른 차동증폭기 구조의 입력버퍼회로도를 나타낸 것이다.
도 5에 도시된 바와 같이, 본 발명의 제3실시예에 따른 차동증폭기 구조의 입력버퍼회로는 도 3에 도시된 입력버퍼회로에 제2스위칭부(50b)가 추가된 구조로 되어있다. 따라서, 상기 입력버퍼회로에 대한 구체적 설명은 생략하고 상기 제2스위칭부(50b)에 대해서만 설명하고자 한다.
상기 제2스위칭부(50b)는 도 3에 도시된 입력버퍼회로가 항상 전류를 소모하는 구조로 되어 있어 전력소모가 크므로 이를 최소화시키기 위해 구성되는 것이다. 특히, 제1출력부(30a) 및 상기 제2출력부(30b)가 다이오드구조로 되어 있어 전력소 모가 크다.
상기 제2스위칭부(50b)는 컨트롤 신호(VC)에 의해 상기 제1출력부(30a) 및 상기 제2출력부(30b)의 동작전원을 컨트롤한다. 즉, 상기 컨트롤 신호(VC)에 의해 상기 제1출력부(30a) 및 상기 제2출력부(30b)를 구성하는 트랜지스터들(N1,N2)과 접지단자와의 스위칭을 담당한다. 상기 제2스위칭부(50b)는 상기 제1출력부(30a)를 구성하는 제3N채널 트랜지스터(N2)와 접지단자 사이에 연결되는 제5N채널 트랜지스터(N4)와, 상기 제2출력부(30b)를 구성하는 제4N채널 트랜지스터(N1)와 접지단자 사이에 연결되는 제6N채널 트랜지스터(N5)를 구비한다. 또한, 상기 컨트롤 신호(VC)가 제5N채널 트랜지스터(N4)와 제5P채널 트랜지스터(N5)의 게이트로 인가된다. 상기 컨트롤 신호(VC)는 상기 입력버퍼회로에 입력신호들(VINP,VINN)이 입력될 경우에만 상기 트랜지스터들(N4,N5)을 구동하도록 구성된 외부 또는 내부회로에 의하여 인가될 수 있다.
도 6은 본 발명의 제4실시예에 따른 입력버퍼회로도를 나타낸 것이다.
도 6에 도시된 바와 같이, 본 발명의 제4실시예에 따른 입력버퍼회로는, 전류소스부(120a), 전류싱크부(120b), 제1입력부(110a), 제2입력부(110b), 제1제어부(130a), 제2제어부(150a,150b), 및 출력부(130b)를 구비한다.
상기 전류 소스부(120a)는 전원전압 단자(VCC)에 일단이 연결되고 상기 제1입력부(110a) 및 상기 제2입력부(110b)에 타단이 연결되는 전류원(I1)을 구비하여, 상기 제1입력부(110a) 및 상기 제2입력부(110b)와 상기 전류소스부(120a)가 연결되는 노드의 전압이 일정하게 유지되도록 한다.
상기 전류 싱크부(110b)는 상기 제1입력부(110a) 및 상기 제2입력부(110b)에 일단이 연결되고 접지단자에 타단이 연결되어 상기 제1입력부(110a) 및 상기 제2입력부(110b)와 상기 전류싱크부(120b)가 연결되는 노드의 전압이 일정하게 유지되도록 한다.
상기 제1입력부(110a)는 서로 차동인 두 개의 입력신호 중 제1입력신호(VINN)에 의해 각각 구동되는 제1P채널 트랜지스터(P8) 및 제1N채널 트랜지스터(N6)를 구비한다. 상기 제1P채널 트랜지스터(P8)는 상기 전류소스부(120a)와 노드(n3)사이에 연결되고, 상기 제1N채널 트랜지스터(N6)는 노드(n4)와 상기 전류 싱크부(120b) 사이에 연결된다.
상기 제2입력부(110b)는 인버터 회로 형태로써 서로 차동인 두 개의 입력신호 중 나머지 신호인 제2입력신호(VINP)가 입력되는 구성을 가진다. 즉 서로 직렬 연결된 제2P채널 트랜지스터(P7)와 제2N채널 트랜지스터(N9)로 구성된 인버터 회로가 상기 전류소스부(120a)와 상기 전류 싱크부(120b) 사이에 상기 제1입력부(110a)와 병렬로 연결된다. 상기 제2입력신호(VINP)는 상기 제2P채널 트랜지스터(P7)와 상기 제2N채널 트랜지스터(N9)의 게이트로 입력된다.
상기 제1입력부(110a)의 제1P채널 트랜지스터(P8)와 상기 제2입력부(110b)의 제2P채널 트랜지스터(P7)는 서로 동일한 사이즈를 가지며, 상기 제1입력부(110a)의 제1N채널 트랜지스터(N6)와 상기 제2입력부(110b)의 제2N채널 트랜지스터(N9)는 서로 동일한 사이즈를 가진다.
상기 제1제어부(130a)는 다이오드 구조의 제3P채널 트랜지스터(P6)와 다이오 드 구조의 제3N채널 트랜지스터(N8)를 구비한다. 상기 제3P채널 트랜지스터(P6)는 전원전압 단자(VCC)와 상기 노드(n4) 사이에 연결되고, 상기 제3N채널 트랜지스터(N8)는 상기 노드(n3)와 접지단자 사이에 연결된다.
상기 출력부(130b)는 출력노드(n11)가 상기 제2입력부(110b)의 출력노드(n11)와 서로 연결되는 구조의 인버터 회로 형태로써, 상기 출력부(130b)의 출력노드(n11)로 단일 출력신호(VO)를 출력한다. 즉, 제1노드(n5)와 상기 출력노드(n11)사이에 연결되는 다이오드 구조의 제4P채널 트랜지스터(P9)와 상기 출력노드(n11)와 제2노드(n6) 사이에 연결되는 다이오드 구조의 제4N채널 트랜지스터(N7)를 구비한다.
상기 제2제어부(150a,150b)는 상기 제1제어부(130a)를 구성하는 제3P채널 트랜지스터(P6)의 입력신호와 동일한 입력신호에 의해 구동되며, 전원전압 단자(VCC)와 상기 제1노드(n5) 사이에 연결되는 제5P채널 트랜지스터(P16)와, 상기 제1제어부(130a)를 구성하는 상기 제3N채널 트랜지스터(N8)의 입력신호와 동일한 입력신호에 의해 구동되며, 상기 제2노드(n6)와 접지단자 사이에 연결되는 제5N채널 트랜지스터(N16)를 구비한다. 상기 제2제어부(150a,150b)는 상기 입력버퍼 회로의 내부 신호를 이용하여 상기 입력버퍼 회로의 동작을 온(on) 또는 오프(off) 시키기 위한 구성이다.
추가적으로 상기 출력부(130b)의 출력신호(VO)를 버퍼링하는 버퍼회로(160)를 구비할 수 있다. 상기 버퍼회로(160)는 두 개의 인버터 회로(I1,I2)를 구비할 수 있다.
상기 본 발명의 제4실시예에 따른 입력버퍼 회로는, 입력단인 상기 제1입력부(110a) 및 상기 제2입력부(110b)를 구성하는 상기 P채널 트랜지스터들(P7,P8)이 동작하지 않을 경우에는 상기 N채널 트랜지스터들(N6,N9)이 동작하며, 상기 N채널 트랜지스터들(N6,N9)이 동작하지 않을 경우에는 상기 P채널 트랜지스터들(P7,P8)이 동작될 수 있다. 따라서, 상기 입력단에 입력되는 입력신호들(VINP,VINN)이 접지레벨(VSS)에서 전원전압 레벨(VCC) 사이의 어떠한 공통모드 전압레벨을 가지더라도 동작이 가능하게 되어 레일 투 레일 입력버퍼회로로서 동작된다. 또한, 출력단인 상기 출력부(130a)가 다이오드 구조로 되어 있어 항상 일정한 전류와 항상 일정한 출력 공통모드 전압이 유지되게된다.
특히, 상기 본 발명의 제4실시예에 따른 입력버퍼 회로는, 입력신호의 전압레벨이 매우 높을 경우에(예를 들어, 제1입력신호(VINN)의 전압레벨이 상기 제1P채널 트랜지스터(P8)를 턴 오프 시킬 정도로 높은 전압레벨을 가지는 경우), 상기 제1P채널 트랜지스터(P8)가 턴 오프 되면, 상기 제1P채널 트랜지스터(P8)에 연결된 제3N채널 트랜지스터(N8)도 턴 오프 된다. 상기 제3N채널 트랜지스터(N8)의 게이트-소오스 간 전압과 상기 제5N채널 트랜지스터(N16)의 게이트-소오스 간 전압이 같으므로 상기 제5N채널 트랜지스터(N16)도 턴 오프 되어 상기 출력부(130b)의 제4N채널 트랜지스터(N7)에는 전류가 흐르지 않는다. 따라서, 입력신호의 전압레벨이 매우 높을 경우에는, 다이오드 구조의 상기 제3P채널 트랜지스터(P6)와 상기 제1N채널 트랜지스터(N6) 방향으로 전류 흐름이 생기게 되고, 상기 제2제어부(150a)의 제5P채널 트랜지스터(P16)가 턴 온 되어 상기 출력부(130b)에 연결된 다이오드 구 조의 제4P채널 트랜지스터(P9)를 통하여 출력신호(VO)가 출력되는 단상출력 증폭기 구조가 된다. 또한, 입력신호가 매우 낮을 경우에는 이와 반대로, 상기 제1P채널 트랜지스터(P8)와 다이오드 구조의 상기 제3N채널 트랜지스터(N8) 방향으로 전류 흐름이 생기게 되고, 상기 제2제어부(150b)의 제5N채널 트랜지스터(N16)가 턴 온 되어 상기 출력부(130b)에 연결된 다이오드 구조의 제4N채널 트랜지스터(N7)를 통하여 출력신호(VO)가 출력되는 단상출력 증폭기 구조가 된다.
상술한 바와 같이 본 발명의 제4실시예에 따른 입력버퍼회로에서는 입력신호의 전압레벨에 따라 상기 입력버퍼 회로의 동작을 제어하는 구조로 되어 있어 동작에 따른 전류소모를 줄일 수 있다. 즉 입력버퍼회로를 사용하지 않을 경우 입력단의 신호를 접지레벨(VSS) 또는 전원전압레벨(VCC)로 하여 전류의 흐름을 차단함으로써 전류소모를 없앨 수 있다.
도 7은 본 발명의 제5실시예에 따른 입력버퍼회로도를 나타낸 것이다.
도 7에 도시된 바와 같이, 본 발명의 제5실시예에 따른 입력버퍼회로는, 전류소스부(220a), 전류싱크부(220b), 제1입력부(210a), 제2입력부(210b), 제1제어부(230a), 제2제어부(240), 출력부(230b), 및 출력 드라이버부(360)를 구비한다.
상기 전류 소스부(220a)는 전원전압 단자(VCC)에 일단이 연결되고 상기 제1입력부(210a) 및 상기 제2입력부(210b)에 타단이 연결되는 전류원(I1)을 구비하여, 상기 제1입력부(210a) 및 상기 제2입력부(210b)와 상기 전류소스부(220a)가 연결되는 노드의 전압이 일정하게 유지되도록 한다.
상기 전류 싱크부(210b)는 상기 제1입력부(210a) 및 상기 제2입력부(210b)에 일단이 연결되고 접지단자에 타단이 연결되어 상기 제1입력부(210a) 및 상기 제2입력부(210b)와 상기 전류싱크부(220b)가 연결되는 노드의 전압이 일정하게 유지되도록 한다.
상기 제1입력부(210a)는 서로 차동인 두 개의 입력신호 중 제1입력신호(VINN)에 의해 각각 구동되는 제1P채널 트랜지스터(P12) 및 제1N채널 트랜지스터(N10)를 구비한다. 상기 제1P채널 트랜지스터(P12)는 상기 전류소스부(220a)와 제1노드(n7)사이에 연결되고, 상기 제1N채널 트랜지스터(N10)는 제2노드(n8)와 상기 전류 싱크부(220b) 사이에 연결된다.
상기 제2입력부(110b)는 서로 차동인 두 개의 입력신호 중 나머지 신호인 제2입력신호(VINP)에 의해 각각 구동되는 제2P채널 트랜지스터(P11)와 제2N채널 트랜지스터(N13)를 구비한다. 상기 제2P채널 트랜지스터(P11)는 상기 전류소스부(220a)와 제3노드(n9) 사이에 연결되고, 상기 제2N채널 트랜지스터(N13)는 제4노드(n10)와 상기 전류싱크부(220b) 사이에 연결된다. 상기 제2입력부(210b)는 상기 전류소스부(220a)와 상기 전류 싱크부(220b) 사이에 상기 제1입력부(210a)와 병렬로 연결된다. 상기 제2입력신호(VINP)는 상기 제2P채널 트랜지스터(P11)와 상기 제2N채널 트랜지스터(N13)의 게이트로 입력된다.
상기 제1입력부(210a)의 제1P채널 트랜지스터(P12)와 상기 제2입력부(210b)의 제2P채널 트랜지스터(P11)는 서로 동일한 사이즈를 가지며, 상기 제1입력부(210a)의 제1N채널 트랜지스터(N10)와 상기 제2입력부(210b)의 제2N채널 트랜지스터(N13)는 서로 동일한 사이즈를 가진다.
상기 제1제어부(230a)는 다이오드 구조의 제3P채널 트랜지스터(P10)와 다이오드 구조의 제3N채널 트랜지스터(N12)를 구비한다. 상기 제3P채널 트랜지스터(P10)는 전원전압 단자(VCC)와 상기 제2노드(n8) 사이에 연결되고, 상기 제3N채널 트랜지스터(N12)는 상기 제1노드(n7)와 접지단자 사이에 연결된다.
상기 출력부(230b)는 전원전압 단자(VCC)와 제3노드(n9) 사이에 연결되는 다이오드 구조의 제4P채널 트랜지스터(P13)와 상기 제4노드(n10)와 접지단자 사이에 연결되는 다이오드 구조의 제4N채널 트랜지스터(N11)를 구비하여, 제1출력신호(A)를 상기 제4노드(n10)로 출력하고, 제2출력신호(B)를 상기 제3노드(n9)로 출력한다.
상기 제2제어부(240)는 상기 제1제어부(230a)를 구성하는 제3P채널 트랜지스터(P10)의 입력신호와 동일한 입력신호에 의해 구동되며, 전원전압 단자(VCC)와 상기 제3노드(n9) 사이에 연결되는 제5P채널 트랜지스터(P14)와, 상기 제1제어부(230a)를 구성하는 상기 제3N채널 트랜지스터(N12)의 입력신호와 동일한 입력신호에 의해 구동되며, 상기 제4노드(n10)와 접지단자 사이에 연결되는 제5N채널 트랜지스터(N14)를 구비한다.
상기 출력드라이버부(360)는 제6P채널 트랜지스터(P20), 제6N채널 및 제7N채널 트랜지스터(N21,N22), 및 인버터회로(I5)를 구비한다.
상기 제6P채널 트랜지스터(P20)는 다이오드 구조로써 전원전압 단자(VCC)와 상기 제6N채널 트랜지스터(N21) 사이에 연결된다.
상기 제7N채널 트랜지스터(N21)는 상기 제6P채널 트랜지스터(P20)와 제6N채 널 트랜지스터(N22) 사이에 연결되며, 게이트로 상기 제1출력신호(A)를 인가받는다.
상기 제6N채널 트랜지스터(N22)는 상기 제7N채널 트랜지스터(N21)와 접지 단자 사이에 연결되며, 상기 제2출력신호(B)를 게이트로 인가받는다.
상기 인버터 회로(I5)는 상기 다이오드 구조의 제6P채널 트랜지스터(P20)의 입력신호와 동일한 입력신호를 입력으로 하여 출력신호(VOUT)를 출력한다.
상기 본 발명의 제5실시예에 따른 입력버퍼 회로는, 입력단인 상기 제1입력부(210a) 및 상기 제2입력부(210b)를 구성하는 상기 P채널 트랜지스터들(P12,P11)이 동작하지 않을 경우에는 상기 N채널 트랜지스터들(N10,N13)이 동작하며, 상기 N채널 트랜지스터들(N10,N13)이 동작하지 않을 경우에는 상기 P채널 트랜지스터들(P12,P11)이 동작될 수 있다. 따라서, 상기 입력단에 입력되는 입력신호들(VINP,VINN)이 접지레벨(VSS)에서 전원전압 레벨(VCC) 사이의 어떠한 공통모드 전압레벨을 가지더라도 동작이 가능하게 되어 레일 투 레일 입력버퍼회로로서 동작된다. 또한, 출력단인 상기 출력부(230a)가 다이오드 구조로 되어 있어 항상 일정한 전류와 항상 일정한 출력 공통모드 전압이 유지되게된다.
상기 본 발명의 제5실시예에 따른 입력버퍼 회로에서는 전류소모를 줄이기 위하여 상기 출력드라이버부(360)를 구성하는 트랜지스터들(P20,N21,N22)과 전원전압 단자(VSS)와의 스위칭을 위한 제1스위칭부(미도시)가 더 구비될 수 있다. 상기 제1스위칭부는 본 발명의 제2실시예(도 4)에서 설명한 바와 같은 구조로 구성될 수 있다. 또한, 상기 본 발명의 제5실시예에 따른 입력버퍼 회로에서는 전류소모를 줄 이기 위하여 상기 출력드라이버부(360)를 구성하는 트랜지스터들(P20,N21,N22)과 접지단자와의 스위칭을 위한 제2스위칭부(미도시)가 더 구비될 수 있다. 상기 제2스위칭부는 본 발명의 제3실시예(도 5)에서 설명한 바와 같은 구조로 구성될 수 있다.
도 8은 본 발명의 제6실시예에 따른 입력버퍼회로를 나타낸 것이다.
도 8에 도시된 바와 같이, 본 발명의 제6실시예에 따른 입력버퍼 회로는, 본 발명의 제5실시예(도 7)에 따른 입력버퍼회로에서 상기 제3노드(n9)와 상기 제4노드(n10)를 서로 연결하여 하나의 출력노드(n12)를 구성하고 상기 출력드라이버부(360)를 제외함에 의하여 달성된다. 이에 따라 상기 제1출력신호(A)와 상기 제2출력신호(B)는 하나의 출력신호(VO)가 된다. 상기 출력신호(VO)가 하나의 신호이므로 상기 본 발명의 제5실시예에서와 같이 출력드라이버부(360)는 필요하지 않다.
본 발명의 제6실시예에 따른 입력버퍼 회로는 추가적으로 상기 출력부(230b)의 출력신호(VO)를 버퍼링하는 버퍼회로(260)를 구비할 수 있다. 상기 버퍼회로(260)는 두 개의 인버터 회로(I3,I4)를 구비할 수 있다.
상기 입력버퍼회로는 상기 출력부(230b)를 구성하는 트랜지스터(P13)와 전원전압 단자(VCC)와의 스위칭을 위한 제1스위칭부(미도시)가 더 구비될 수 있다. 상기 제1스위칭부는 본 발명의 제2실시예(도 4)에서 설명한 바와 같은 구조로 구성될 수 있다.
또한, 상기 출력부(230b)를 구성하는 트랜지스터(N11)과 접지단자와의 스위칭을 위한 제2스위칭부(미도시)가 더 구비될 수 있다. 상기 제2스위칭부는 본 발명 의 제3실시예(도 5)에서 설명한 바와 같은 구조로 구성될 수 있다.
상기 제1스위칭부 및 상기 제2스위칭부는 상기 출력부(230b)가 다이오드 구조를 가짐으로 인하여 전류소모가 많기 때문에 전류소모를 줄이기 위한 것이다.
상술한 바와같이 본 발명에 따른 입력버퍼회로는 레일 투 레일 동작을 행할 수 있으며, 어떠한 공통모드 입력전압의 범위에서도 출력전압의 공통모드 전압이 일정하게 유지된다. 또한 전류소모를 줄일 수 있게 된다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 입력단을 P채널 트랜지스터와 N채널 트랜지스터로 구성하고 출력단을 다이오드 구조의 입력버퍼회로를 구현함에 의해, 레일 투 레일 동작이 가능하며 어떠한 입력 공통모드 전압이 입력되더라도 출력 공통모드 전압이 일정하게 된다. 또한, 전류소모를 줄일 수 있게 된다.

Claims (18)

  1. 서로 차동으로 입력되는 두 개의 입력신호를 가지는 차동증폭기 구조의 입력버퍼회로에 있어서:
    상기 두 개의 입력신호 중 제1입력신호가 입력되는 제1인버터 회로를 구비하는 제1입력부와;
    상기 두 개의 입력신호 중 나머지 신호인 제2입력신호가 입력되는 제2인버터 회로를 구비하는 제2입력부와;
    출력노드가 상기 제1입력부의 출력노드와 서로 연결되는 구조로써 동작전류가 상기 제1인버터 회로의 동작전류의 두 배인 제3인버터 회로를 구비하여 제1출력신호를 출력하는 제1출력부와;
    출력노드가 상기 제2입력부의 출력노드와 서로 연결되는 구조로써 동작전류가 상기 제2인버터 회로의 동작전류의 두 배인 제4인버터 회로를 구비하여 제2출력신호를 출력하는 제2출력부를 구비함을 특징으로 하는 입력버퍼회로.
  2. 제1항에 있어서, 상기 입력버퍼회로는,
    전원전압 단자에 일단이 연결된 전류소스부와 접지단자에 일단이 연결된 전류싱크부를 더 구비하며, 상기 제1인버터 회로 및 상기 제2인버터회로가 상기 전류소스부와 상기 전류싱크부 사이에 각각 병렬로 연결되도록 하는 구조를 가짐을 특 징으로 하는 입력버퍼회로.
  3. 제2항에 있어서, 상기 입력버퍼회로는,
    컨트롤 신호에 의해 상기 제1출력부 및 상기 제2출력부의 동작전원을 컨트롤하는 스위칭부가 더 구비됨을 특징으로 하는 입력버퍼회로.
  4. 서로 차동으로 입력되는 두 개의 입력신호를 가지는 차동증폭기 구조의 입력버퍼회로에 있어서:
    서로 직렬 연결된 제1P채널 트랜지스터와 제1N채널 트랜지스터를 구비하여, 상기 두 개의 입력신호 중 제1입력신호가 입력되는 제1입력부와;
    서로 직렬 연결된 제2P채널 트랜지스터와 제2N채널 트랜지스터를 구비하여, 상기 두 개의 입력신호 중 나머지 입력신호인 제2입력신호가 입력되는 제2입력부와;
    전원전압 단자와 상기 제1입력부의 출력신호가 출력되는 제1노드 사이에 연결되는 다이오드 구조의 제3P채널 트랜지스터와 상기 제1노드와 접지단자 사이에 연결되는 다이오드 구조의 제3N채널 트랜지스터를 구비하여, 상기 제1노드를 출력노드로 하여 제1출력신호를 출력하는 제1출력부와;
    전원전압 단자와 상기 제2입력부의 출력신호가 출력되는 제2노드 사이에 연 결되는 다이오드 구조의 제4P채널 트랜지스터와 상기 제2노드와 접지단자 사이에 연결되는 다이오드 구조의 제4N채널 트랜지스터를 구비하여, 상기 제2노드를 출력노드로 하여 제2출력신호를 출력하는 제2출력부를 구비함을 특징으로 하는 입력버퍼회로.
  5. 제4항에 있어서, 상기 입력버퍼회로는,
    전원전압 단자에 일단이 연결된 전류소스부와 접지단자에 일단이 연결된 전류싱크부를 더 구비하며, 상기 제1입력부 및 상기 제2입력부가 상기 전류소스부와 상기 전류싱크부 사이에 각각 병렬로 연결되도록 하는 구조를 가짐을 특징으로 하는 입력버퍼회로.
  6. 제5항에 있어서, 상기 제1출력부를 구성하는 트랜지스터들에 흐르는 전류량은 상기 제1입력부를 구성하는 트랜지스터들에 흐르는 전류량의 두배이며, 상기 제2출력부를 구성하는 트랜지스터들에 흐르는 전류량은 상기 제2입력부를 구성하는 트랜지스터들에 흐르는 전류량의 두배임을 특징으로 하는 입력버퍼회로.
  7. 제6항에 있어서, 상기 제1출력부 및 제2출력부는,
    상기 제1출력부 및 상기 제2출력부를 구성하는 트랜지스터들과 전원전압 단자와의 스위칭을 위한 제1스위칭부가 더 구비됨을 특징으로 하는 입력버퍼회로.
  8. 제6항에 있어서, 상기 제1출력부 및 제2출력부는,
    상기 제1출력부 및 상기 제2출력부를 구성하는 트랜지스터들과 접지단자와의 스위칭을 위한 제2스위칭부가 더 구비됨을 특징으로 하는 입력버퍼회로.
  9. 서로 차동으로 입력되는 두 개의 입력신호를 가지는 차동증폭기 구조의 입력버퍼회로에 있어서:
    상기 두 개의 입력신호 중 제1입력신호에 의해 각각 구동되는, 제1P채널 트랜지스터 및 제1N채널 트랜지스터를 구비하는 제1입력부와;
    상기 두 개의 입력신호 중 나머지 입력신호인 제2입력신호를 입력으로 하는, 인버터 형태로 구성된 제2P채널 트랜지스터 및 제2N채널 트랜지스터를 구비하는 제2입력부와;
    전원전압 단자와 상기 제1N채널 트랜지스터 사이에 연결되는 다이오드 구조의 제3P채널 트랜지스터와, 상기 제1P채널 트랜지스터와 접지단자 사이에 연결되는 다이오드 구조의 제3N채널 트랜지스터를 구비하는 제1제어부와;
    제1노드와 출력노드 사이에 연결되는 다이오드 구조의 제4P채널 트랜지스터 와 상기 출력노드와 제2노드 사이에 연결되는 다이오드 구조의 제4N채널 트랜지스터를 구비하며, 상기 출력노드를 상기 제2입력부의 출력노드와 공통으로 가지는 출력부와;
    상기 제3P채널 트랜지스터의 입력신호와 동일한 입력신호에 의해 구동되며 전원전압 단자와 상기 제1노드 사이에 연결되는 제5P채널 트랜지스터와, 상기 제3N채널 트랜지스터의 입력신호와 동일한 입력신호에 의해 구동되며 상기 제2노드와 접지단자 사이에 연결되는 제5N채널 트랜지스터를 구비하는 제2제어부를 구비함을 특징으로 하는 입력버퍼회로.
  10. 제9항에 있어서, 상기 입력버퍼회로는,
    전원전압 단자에 일단이 연결된 전류소스부와 접지단자에 일단이 연결된 전류싱크부를 더 구비하며, 상기 제1입력부 및 상기 제2입력부가 상기 전류소스부와 상기 전류싱크부 사이에 각각 병렬로 연결되도록 하는 구조를 가짐을 특징으로 하는 입력버퍼회로.
  11. 서로 차동으로 입력되는 두 개의 입력신호를 가지는 차동증폭기 구조의 입력버퍼회로에 있어서:
    전원전압 단자에 일단이 연결된 전류소스부와;
    접지단자에 일단이 연결된 전류싱크부와;
    상기 두 개의 입력신호 중 제1입력신호에 의해 각각 구동되며, 상기 전류소스부와 제1노드 사이에 연결되는 제1P채널 트랜지스터 및 상기 전류 싱크부와 제2노드 사이에 연결되는 제1N채널 트랜지스터를 구비하는 제1입력부와;
    상기 두 개의 입력신호 중 나머지 입력신호인 제2입력신호에 의해 각각 구동되며, 상기 전류소스부와 제3노드 사이에 연결되는 제2P채널 트랜지스터 및 상기 전류싱크부와 제4노드 사이에 연결되는 제2N채널 트랜지스터를 구비하는 제2입력부와;
    전원전압 단자와 상기 제2노드 사이에 연결되는 다이오드 구조의 제3P채널 트랜지스터와, 상기 제1노드와 접지단자 사이에 연결되는 다이오드 구조의 제3N채널 트랜지스터를 구비하는 제1제어부와;
    전원전압 단자와 제3노드 사이에 연결되는 다이오드 구조의 제4P채널 트랜지스터와 상기 제4노드와 접지단자 사이에 연결되는 다이오드 구조의 제4N채널 트랜지스터를 구비하여, 제1출력신호를 상기 제4노드로 출력하고, 제2출력신호를 상기 제3노드로 출력하는 출력부와;
    상기 제3P채널 트랜지스터의 입력신호와 동일한 입력신호에 의해 구동되며 전원전압 단자와 상기 제3노드 사이에 연결되는 제5P채널 트랜지스터와, 상기 제3N채널 트랜지스터의 입력신호와 동일한 입력신호에 의해 구동되며 상기 제4노드와 접지단자 사이에 연결되는 제5N채널 트랜지스터를 구비하는 제2제어부를 구비함을 특징으로 하는 입력버퍼회로.
  12. 제11항에 있어서, 상기 입력버퍼회로는,
    전원전압 단자에 일단이 연결된 다이오드 구조의 제6P채널 트랜지스터와, 접지단자에 일단이 연결되고 상기 제2출력신호에 의해 구동되는 제6N채널 트랜지스터와, 상기 제6P채널 트랜지스터와 상기 제6N채널 트랜지스터 사이에 연결되고 상기 제1출력신호에 의해 구동되는 제7N채널 트랜지스터와, 상기 제6P채널 트랜지스터의 입력신호와 동일한 입력신호를 입력으로 하여 출력신호를 출력하는 인버터회로를 구비하는 출력드라이버부를 더 구비함을 특징으로 하는 입력버퍼회로.
  13. 제12항에 있어서, 상기 출력드라이버부는,
    상기 출력드라이버부를 구성하는 트랜지스터들과 전원전압 단자와의 스위칭을 위한 제1스위칭부가 더 구비됨을 특징으로 하는 입력버퍼회로.
  14. 제12항에 있어서, 상기 출력드라이버부는,
    상기 출력드라이버부를 구성하는 트랜지스터들과 접지단자와의 스위칭을 위한 제2스위칭부가 더 구비됨을 특징으로 하는 입력버퍼회로.
  15. 제11항에 있어서,
    상기 제3노드와 상기 제4노드는 서로 연결되어 하나의 출력노드를 구성함을 특징으로 하는 입력버퍼회로.
  16. 제15항에 있어서, 상기 입력버퍼회로는,
    출력신호를 버퍼링하여 출력하기 위하여 짝수개의 인버터 회로로 구성된 버퍼회로를 더 구비함을 특징으로 하는 입력버퍼회로.
  17. 제16항에 있어서, 상기 출력부는,
    상기 출력부를 구성하는 트랜지스터들과 전원전압 단자와의 스위칭을 위한 제1스위칭부가 더 구비됨을 특징으로 하는 입력버퍼회로.
  18. 제16항에 있어서, 상기 출력부는,
    상기 출력부를 구성하는 트랜지스터들과 접지단자와의 스위칭을 위한 제2스위칭부가 더 구비됨을 특징으로 하는 입력버퍼회로.
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