JP4314967B2 - シュミット回路 - Google Patents

Description

本発明は、トランジスタの素子ばらつきの影響を受けにくいシュミット回路に関する。

シュミット回路は、入力電圧が低レベルから高レベルに変化する際のしきい値電圧と高レベルから低レベルに変化する際のしきい値電圧とが互いに相違することによって、その入出力特性にヒステリシス特性を有する、というものである。このシュミット回路では、ヒステリシス特性の再現性が求められる用途がある。ここで、ヒステリシス特性の高精度化を図る技術としては、例えば、シュミット回路を構成するトランジスタの素子特性によって、２つのしきい値電圧をコンロールする技術が挙げられる（例えば、特許文献１参照）。
特公昭５９−１００５号公報（第２〜第４頁、第１図）

しかしながら、この技術では、２つのしきい値電圧をコントロールすることによって、確かにヒステリシス特性の高精度化を図ることができるが、製造ばらつき等によってトランジスタの素子特性が設計通りにならないと、ヒステリシス特性に差が生じてしまう、という問題があった。

そこで、以下のこの問題について詳述する。図７は、この技術を用いたシュミット回路の構成を示す回路である。
この図に示されるように、ｎチャンネル型のトランジスタｎ１、ｎ２と、ｐチャンネル型のトランジスタｐ１、ｐ２との各ゲートは、それぞれ入力端子１０に共通接続されて、入力信号電圧Ｖinが印加される。このうち、トランジスタｐ２のソース及びトランジスタｎ３のドレインは、それぞれ電源の高位側端子に接続されて、電圧Ｖddが印加されている。一方、トランジスタｎ２のソース及びトランジスタｐ３のドレインは、それぞれ電源の低位側端子Ｇｎｄに接地されている。
また、トランジスタｎ１、ｐ１のドレイン同士の接続点は、バッファ１２の入力端に接続される。さらに、バッファ１２の出力端は、端子１３を介し、インバータ１４の入力端に接続される。そして、インバータ１４の出力端が、シュミット回路の出力端子２０に接続されて、当該出力端子２０から出力信号電圧Ｖoutが出力される。なお、バッファ１２は、出力インピーダンスを低くするために設けられ、インバータ１４は、論理反転のために設けられるので、これらは、シュミット回路として必須のものではない。したがって、論理反転しない、より単純な構成では、トランジスタｎ１、ｐ１のドレイン同士の接続点が出力端子２０と考えても良い。
一方、トランジスタｐ１のソースとトランジスタｐ２のドレインとは共通接続されるとともに、トランジスタｐ３のソースに接続され、また、当該トランジスタｐ３のゲートは、端子１３に接続されている。同様に、トランジスタｎ１のソースとトランジスタｎ２のドレインとは、トランジスタｎ３のソースに接続されて、当該トランジスタｎ３のゲートは、端子１３に接続されている。なお、上記単純な構成では、トランジスタｐ３、ｎ３のゲートは、トランジスタｎ１、ｐ１のドレイン同士の共通接続点に接続されることになる。

次に、このシュミット回路の動作について説明する。なお、当該シュミット回路は相補性であるので、図８に示されるような下半分の回路について検討する。まず、入力信号電圧Ｖinがゼロから徐々に上昇する場合について考える。この場合に、トランジスタｎ３に流れる電流Ｉ_３は、トランジスタｎ２のソース・ドレイン間の電圧をＶａとしたとき、
Ｉ_３ ＝Ｋ_３（Ｖdd−Ｖａ−Ｖ_ＴＮ）^２ ……(1)
と表すことができる。この式(1)において、Ｖ_ＴＮは、トランジスタｎ３のしきい値電圧である。また、トランジスタｎ２に流れる電流Ｉ_２は、
Ｉ_２ ＝Ｋ_２（Ｖin−Ｖ_ＴＮ）^２ ……(2)
と表すことができる。なお、トランジスタｎ２、ｎ３のしきい値電圧は、両者略同一のＶ_ＴＮと想定する。また、トランジスタｎ２、ｎ３は、いずれも飽和領域で動作しており、トランジスタｎ３のバックゲート効果は無視している。
入力信号電圧Ｖinがシュミット回路としてのしきい値電圧Ｖthを超えるまでは、トランジスタｎ１は非導通状態である。そこで、式(1)の右辺および式(2)の右辺を等式で結んで、電圧Ｖａについて求めると、
Ｖａ＝Ｖdd−β・Ｖin＋（β−１）Ｖ_ＴＮ ……(3)
となる。式(3)において、β＝（Ｋ_２／Ｋ_３）^１／２である。ここで、しきい値電圧については、トランジスタにおけるしきい値電圧Ｖ_ＴＮと、シュミット回路全体として見たときのしきい値電圧Ｖthとの２つの意味が併存してしまうので、両者を区別するために、以下においては、後者に係るしきい値電圧を反転電圧と便宜上、呼ぶことにする。

次に、出力信号電圧Ｖoutが論理反転するときとは、トランジスタｎ１がオンするときであり、このときの反転電圧はＶthであるので、
Ｖin＝Ｖth＝Ｖａ＋Ｖ_ＴＮ ……(4)
の関係が成立する。そこで、式(3)及び(4)から、反転電圧Ｖthを求めると、
Ｖth＝｛１／（１＋β）｝Ｖdd＋｛β／（１＋β）｝Ｖ_ＴＮ ……(5)
となる。
この式(5)から判るように、反転電圧Ｖthは、電源電圧Ｖddとしきい値電圧Ｖ_ＴＮとの項に依存して変化する。このうち、電源電圧Ｖddについては電源回路を改良することで対処可能である。しかしながら、トランジスタのしきい値電圧Ｖ_ＴＮについては、たとえマスク設計が適切であったとしても、製造工程によっては個体毎にばらつく可能性がある。そして、トランジスタのしきい値電圧Ｖ_ＴＮが個体毎にばらついてしまうと、シュミット回路のヒステリシス幅も個体毎に相違してしまう、といった不都合が発生するのである。
なお、この回路においては、入力信号電圧Ｖinがゼロから徐々に上昇する場合を例にとって、下半分の回路について説明したが、入力信号電圧Ｖinが徐々に下降する場合には、上半分の回路についても相似の動作が行われる。
本発明は、このような事情に鑑みてなされたもので、その目的とするところは、ヒステリシス幅がトランジスタのしきい値電圧に依存する傾向を少なくして、トランジスタの素子ばらつきの影響を受けにくいシュミット回路を提供することにある。

上記目的を達成するために本発明に係るシュミット回路は、ｎチャネル型の３つのトランジスタ（ｎ１、ｎ２およびｎ３）と、ｐチャネル型の３つのトランジスタ（ｐ１、ｐ２およびｐ３）と、ソースフォロワ回路と、を備え、前記トランジスタ（ｎ１）は、そのゲートが入力端子に接続され、そのドレインが出力端子に接続され、前記トランジスタ（ｎ２）は、そのソースが２つの電源供給線のうちの低位側に接続され、前記トランジスタ（ｎ３）は、そのゲートが出力端子に接続され、そのドレインが前記２つの電源供給線のうちの高位側に接続され、そのソースが前記トランジスタ（ｎ１）のソースおよび前記トランジスタ（ｎ２）のドレインに接続され、前記トランジスタ（ｐ１）は、そのゲートが前記入力端子に接続され、そのドレインが前記出力端子に接続され、前記トランジスタ（ｐ２）は、そのソースが前記２つの電源供給線のうちの高位側に接続され、前記トランジスタ（ｐ３）は、そのゲートが前記出力端子に接続され、そのドレインが前記２つの電源供給線のうちの低位側に接続され、そのソースが前記トランジスタ（ｐ１）のソースおよび前記トランジスタ（ｐ２）のドレインに接続され、前記ソースフォロワ回路は、前記入力端子に供給される入力信号を前記トランジスタ（ｎ１）の略しきい値電圧だけ高位側にレベルシフトして前記トランジスタ（ｎ２）のゲートに供給するとともに、前記入力信号を前記トランジスタ（ｐ１）の略しきい値電圧だけ低位側にレベルシフトして前記トランジスタ（ｐ２）のゲートに供給することを特徴とする。この構成によれば、出力信号の論理レベルが反転する際の反転電圧がシュミット回路を構成するトランジスタのしきい値電圧に依存する、という傾向が抑えられる。

したがって、本発明に係るシュミット回路によれば、トランジスタのしきい値電圧に依存することによるヒステリシス幅の変動を防止することが可能となる。

以下、本発明を実施するための最良の形態について図面を参照して説明する。図１は、この形態に係るシュミット回路の構成を示す回路図である。
この図に示されるシュミット回路が、図７に示される回路と相違する点は、トランジスタｎ２、ｐ２のゲートの各々がそれぞれソースフォロア回路３０ａの端子Ａ、Ｂに接続されている点にある。このソースフォロア回路３０ａは、ｎチャンネル型のトランジスタｎ１１、ｎ１２と、ｐチャンネル型のトランジスタｐ１１、ｐ１２とを有し、このうち、トランジスタｐ１１のソースは、電源の高位側端子に接続されて電圧Ｖddが印加され、そのゲートは接地されており、また、トランジスタｐ１２のドレインは接地され、そのゲートは、入力端子１０に接続されている。そして、トランジスタのｐ１１のドレインとトランジスタのｐ１２のソースとは共通接続されるとともに、端子Ａを介してトランジスタｎ２のゲートに接続されている。

同様に、トランジスタｎ１１のソースは接地され、そのゲートは電源の高位側端子に接続されて電圧Ｖddが印加されており、また、トランジスタｎ１２のドレインは電源の高位側端子に接続されて電圧Ｖddが印加されている。そして、トランジスタｎ１１のドレインとトランジスタｎ１２のソースとは共通接続されるとともに、端子Ｂを介してトランジスタｐ２のゲートに接続されている。

ここで、トランジスタｐ１２の導通状態は入力信号電圧Ｖinによって定まるが、トランジスタｐ１１は常に導通状態であるので、端子Ａの電圧は、図３に示されるように、入力信号電圧Ｖinをトランジスタｐ１２のしきい値電圧だけ高位側にシフトさせた値となる。同様に、トランジスタｎ１２の導通状態は入力信号電圧Ｖinによって定まるが、トランジスタｎ１１は常に導通状態であるので、端子Ｂの電圧は、図３に示されるように、入力信号電圧Ｖinをトランジスタｎ１２のしきい値電圧だけ低位側にシフトさせた値となる。

次に、この形態に係るシュミット回路の動作について説明する。このシュミット回路も相補性であるので、図２に示されるような下半分の回路について検討する。まず、入力信号電圧Ｖinがゼロから徐々に上昇する場合について考える。この場合にも、トランジスタｎ３に流れる電流Ｉ_３は、上記式(1)と同様である。
一方、トランジスタｎ２に流れる電流Ｉ_２は、
Ｉ_２ ＝Ｋ_２（Ｖin−Ｖ_ＴＮ＋Ｖ_ＴＰ）^２ ……(6)
と表すことができる。ここで、Ｖ_ＴＰは、トランジスタｐ１２のしきい値電圧である。
入力信号電圧Ｖinがシュミット回路としてのしきい電圧Ｖthを超えるまでは、トランジスタｎ１は非導通状態であるので、式(1)の右辺および式(6)の右辺を等式で結んで、電圧Ｖａを求めると、
Ｖａ＝Ｖdd−β・Ｖin−Ｖ_ＴＮ＋β（Ｖ_ＴＮ＋Ｖ_ＴＰ） …(7)

出力信号電圧Ｖoutが論理反転する状態は、トランジスタｎ１がオンするときであるので、式(4)及び(7)から、反転電圧Ｖthを求めると、
Ｖth＝｛１／（１＋β）｝Ｖdd−｛β／（１＋β）｝（Ｖ_ＴＰ−Ｖ_ＴＮ）…(8)
となる。ここで、しきい値電圧Ｖ_ＴＮ、Ｖ_ＴＰが互いに同値となるように、トランジスタｎ２、ｐ１２をそれぞれ設計すると、式(8)において、反転電圧Ｖthは、電源電圧Ｖddの項のみに依存するので、ヒステリシス幅がトランジスタのしきい値電圧に依存することはなくなる。
また、製造されたトランジスタの素子特性は必ずしも設計通りとはならないが、同一ウェハ上の製造ばらつきは同一方向に移動する場合が多い。このため、シュミット回路を集積化したときに、互いに近接する位置関係にあるトランジスタｎ２のしきい値電圧Ｖ_ＴＮと、トランジスタｐ１２のしきい値電圧Ｖ_ＴＰとは、製造ばらつきがあっても、ほぼ同値を維持することになる。したがって、式(8)において、反転電圧Ｖthは、製造ばらつきがあったとしても、ほぼ電源電圧Ｖddの項のみに依存する状態が維持されるので、トランジスタのしきい値電圧に依存したヒステリシス幅の変動を防止することが可能となる。
なお、この回路においても、入力信号電圧Ｖinがゼロから徐々に上昇する場合を例にとって、下半分の回路について説明したが、入力信号電圧Ｖinが徐々に下降する場合には、上半分の回路についても相似の動作が行われることになる。

ところで、上述した形態によれば、ソースフォロア回路３０ａにおいては、電流が、入力信号電圧ＶinがＨレベルであればトランジスタｎ１１、ｎ１２を介して、入力信号電圧ＶinがＬレベルであればトランジスタｐ１１、ｐ１２を介して、それぞれ流れてしまうので、低消費電力が要求される用途では不十分といえる。そこで、低消費電力化を図った応用形態について説明する。
図４は、この応用形態に係るシュミット回路の構成を示す回路図である。このシュミット回路は、動作モードと待機モードとの２つのモードを有しており、この２つのモードは、モード指定信号ＰＤによって指定される。詳細には、モード指定信号ＰＤは、Ｌレベルである場合に動作モードを指定する一方、Ｈレベルである場合に待機モードを指定する。

この応用形態に係るシュミット回路が、図１に示されるシュミット回路と相違する点は、図１におけるソースフォロア回路３０ａがソースフォロア回路３０ｂに置き換わっている点である。このソースフォロア回路３０ｂは、縦続接続された２つのインバータ３６、３８と、トランジスタｎ１３、ｐ１３とをさらに有するとともに、トランジスタｎ１１、ｐ１１のゲートの接続先において、ソースフォロア回路３０ａと相違している。

ソースフォロア回路３０ｂのうち、インバータ３６は、モード指定信号ＰＤを入力し、その否定信号をトランジスタｎ１１、ｐ１３の各ゲート及びインバータ３８の入力端に、それぞれ供給する。インバータ３８は、インバータ３６による否定信号の再否定信号、すなわち、モード指定信号ＰＤの正転信号を、トランジスタｐ１１、ｎ１３の各ゲートにそれぞれ供給する。トランジスタｎ１３のソースは接地される一方、そのドレインは、トランジスタｐ１１のドレイン及びトランジスタｐ１２のソースの共通接続点に接続されている。また、トランジスタｐ１３のソースは、電源の高位側端子に接続されて電圧Ｖddが印加される一方、そのドレインは、トランジスタｎ１１のドレイン及びトランジスタｎ１２のソースの共通接続点に接続されている。

この応用形態において、モード指定信号ＰＤがＬレベルとなって動作モードが指定された場合、インバータ３６による否定信号はＨレベルとなるので、トランジスタｎ１１がオンし、トランジスタｐ１３がオフし、さらに、インバータ３８による再否定信号はＬレベルとなるので、トランジスタｐ１１がオンし、トランジスタｎ１３がオフする。このため、動作モードが指定されたときのソースフォロア回路３０ｂは、回路的には、ソースフォロア回路３０ａと全く同一となる。
一方、モード指定信号ＰＤがＨレベルとなって待機モードが指定された場合、インバータ３６による否定信号はＬレベルとなるので、トランジスタｎ１１が強制的にオフする結果、トランジスタｎ１１、ｎ１２を経由する貫通電流は流れない。また、モード指定信号ＰＤがＨレベルである場合、インバータ３８による再否定信号はＨレベルとなるので、トランジスタｐ１１が強制的にオフする結果、トランジスタｐ１１、ｐ１２を経由する貫通電流も流れない。したがって、第２形態では、待機モードが指定されると、いずれの貫通電流も流れないので、この点において、第１実施形態と比較して低消費電力化が図られることになる。

また、この応用形態において、待機モードでは、トランジスタｐ１３がオンするので、トランジスタｐ２のゲートレベルはＨレベルとなる結果、当該トランジスタｐ２はオフとなり、同様に、トランジスタｎ１３がオンするので、トランジスタｎ２のゲートレベルはＬレベルとなる結果、当該トランジスタｎ２はオフとなる。したがって、トランジスタｐ１、ｎ１のドレイン同士の共通接続点は、ハイインピーダンス状態となる。

この応用形態は、図４に示される構成に限られず、ソースフォロア回路３０ｂを、例えば、図５に示されるようになソースフォロア回路３０ｃとした構成としても良い。図５に示される構成は、図４に示されるトランジスタｐ１１、ｎ１１を１つにまとめてアナログスイッチ３１としたものである。図５に示される構成において、端子Ａ、Ｂの電圧は、図６に示されるように変化することになり、図３とは若干異なるが、トランジスタｐ１、ｎ１の動作条件は、上述した実施の形態および応用形態と同一であり、また、この構成において、モード指定信号ＰＤがＨレベルとなって待機モードが指定されると、低消費電力化が図られる点も上述した応用形態と同様である。

本発明の実施の形態に係るシュミット回路の構成を示す回路図である。 同シュミット回路の動作を説明するための簡易図である。 同シュミット回路の各部の電圧を示す図である。 本発明の応用形態に係るシュミット回路の構成を示す回路図である。 本発明の応用形態に係るシュミット回路の構成を示す回路図である。 同シュミット回路の各部の電圧を示す図である。 従来のシュミット回路の構成を示す回路図である。 従来のシュミット回路の動作を説明するための簡易図である。

符号の説明

ｐ１〜ｐ３、ｐ１１〜ｐ１３、ｎ１〜ｎ３、ｎ１１〜ｎ１３…トランジスタ、１０…入力端子、２０…出力端子、３０ａ、３０ｂ、３０ｃ…ソースフォロア回路（レベルシフタ）

Claims (5)

1. ｎチャネル型の３つのトランジスタ（ｎ１、ｎ２およびｎ３）と、
   ｐチャネル型の３つのトランジスタ（ｐ１、ｐ２およびｐ３）と、
   ソースフォロワ回路と、
   を備え、
   前記トランジスタ（ｎ１）は、そのゲートが入力端子に接続され、そのドレインが出力端子に接続され、
   前記トランジスタ（ｎ２）は、そのソースが２つの電源供給線のうちの低位側に接続され、
   前記トランジスタ（ｎ３）は、そのゲートが出力端子に接続され、そのドレインが前記２つの電源供給線のうちの高位側に接続され、そのソースが前記トランジスタ（ｎ１）のソースおよび前記トランジスタ（ｎ２）のドレインに接続され、
   前記トランジスタ（ｐ１）は、そのゲートが前記入力端子に接続され、そのドレインが前記出力端子に接続され、
   前記トランジスタ（ｐ２）は、そのソースが前記２つの電源供給線のうちの高位側に接続され、
   前記トランジスタ（ｐ３）は、そのゲートが前記出力端子に接続され、そのドレインが前記２つの電源供給線のうちの低位側に接続され、そのソースが前記トランジスタ（ｐ１）のソースおよび前記トランジスタ（ｐ２）のドレインに接続され、
   前記ソースフォロワ回路は、
   前記入力端子に供給される入力信号を前記トランジスタ（ｎ１）の略しきい値電圧だけ高位側にレベルシフトして前記トランジスタ（ｎ２）のゲートに供給するとともに、前記入力信号を前記トランジスタ（ｐ１）の略しきい値電圧だけ低位側にレベルシフトして前記トランジスタ（ｐ２）のゲートに供給する
   ことを特徴とするシュミット回路。
2. 前記ソースフォロワ回路は、
   ｐチャネル型の２つのトランジスタ（ｐ１１、ｐ１２）と、
   ｎチャネル型の２つのトランジスタ（ｎ１１、ｎ１２）と、
   を有し、
   前記トランジスタ（ｐ１１）は、常時オンであり、そのソースが前記２つの電源供給線のうちの高位側に接続され、そのドレインが前記トランジスタ（ｐ１２）のソースに接続され、
   前記トランジスタ（ｐ１２）は、そのゲートが前記入力端子に接続され、そのドレインが前記２つの電源供給線のうちの低位側に接続され、そのソースが前記トランジスタ（ｎ２）のゲートに接続され、
   前記トランジスタ（ｎ１１）は、常時オンであり、そのソースが前記２つの電源供給線のうちの低位側に接続され、そのドレインが前記トランジスタ（ｎ１２）のソースに接続され、
   前記トランジスタ（ｎ１２）は、そのゲートが前記入力端子に接続され、そのドレインが前記２つの電源供給線のうちの高位側に接続され、そのソースが前記トランジスタ（ｐ２）のゲートに接続された
   ことを特徴とする請求項１に記載のシュミット回路。
3. 前記ソースフォロワ回路は、
   ｐチャネル型の２つのトランジスタ（ｐ１１、ｐ１２）と、
   ｎチャネル型の２つのトランジスタ（ｎ１１、ｎ１２）と、
   を有し、
   前記トランジスタ（ｐ１１）は、そのソースが前記２つの電源供給線のうちの高位側に接続され、そのドレインが前記トランジスタ（ｐ１２）のソースに接続されて、モード指定信号によって動作モードが指定されていればオンし、待機モードが指定されていればオフし、
   前記トランジスタ（ｐ１２）は、そのゲートが前記入力端子に接続され、そのドレインが前記２つの電源供給線のうちの低位側に接続され、そのソースが前記トランジスタ（ｎ２）のゲートに接続され、
   前記トランジスタ（ｎ１１）は、そのソースが前記２つの電源供給線のうちの低位側に接続され、そのドレインが前記トランジスタ（ｎ１２）のソースに接続されて、前記動作モードが指定されていればオンし、前記待機モードが指定されていればオフし、
   前記トランジスタ（ｎ１２）は、そのゲートが前記入力端子に接続され、そのドレインが前記２つの電源供給線のうちの高位側に接続され、そのソースが前記トランジスタ（ｐ２）のゲートに接続され
   ことを特徴とする請求項１に記載のシュミット回路。
4. 前記ソースフォロワ回路は、
   ｐチャネル型の２つのトランジスタ（ｐ１２）と、
   ｎチャネル型の２つのトランジスタ（ｎ１２）と、
   スイッチ（３１）と、
   を有し、
   前記トランジスタ（ｐ１２）は、そのゲートが前記入力端子に接続され、そのドレインが前記２つの電源供給線のうちの低位側に接続され、そのソースが前記トランジスタ（ｎ２）のゲートに接続され、
   前記トランジスタ（ｎ１２）は、そのゲートが前記入力端子に接続され、そのドレインが前記２つの電源供給線のうちの高位側に接続され、そのソースが前記トランジスタ（ｐ２）のゲートに接続され、
   前記スイッチ（３１）は、前記トランジスタ（ｐ１２）のソースおよび前記トランジスタ（ｎ１２）のソースの間に介挿され、モード指定信号によって動作モードが指定されていればオンし、待機モードが指定されていればオフする
   ことを特徴とする請求項１に記載のシュミット回路。
5. 前記ソースフォロワ回路は、
   ｐチャネル型のトランジスタ（ｎ１３）と、
   ｎチャネル型のトランジスタ（ｐ１３）と、
   を有し、
   前記トランジスタ（ｎ１３）は、そのソースが前記２つの電源供給線のうちの低位側に接続され、そのドレインが前記トランジスタ（ｎ２）のゲートに接続され、
   前記トランジスタ（ｐ１３）は、そのソースが前記２つの電源供給線のうちの高位側に接続され、そのドレインが前記トランジスタ（ｐ２）のゲートに接続され、
   前記トランジスタ（ｎ１３）および前記トランジスタ（ｐ１３）は、前記動作モードが指定されていればいずれもオフし、前記待機モードが指定されていればいずれもオンする
   ことを特徴とする請求項３または４に記載のシュミット回路。

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