KR20030003386A

KR20030003386A - 로직 레벨 시프팅 회로

Info

Publication number: KR20030003386A
Application number: KR1020010039123A
Authority: KR
Inventors: 강종훈
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-06-30
Filing date: 2001-06-30
Publication date: 2003-01-10

Abstract

본 발명은 로직 레벨 시프팅 회로(Logic Level Shifting Circuit)에 관한 것으로서, 보다 상세하게는 낮은 전압 공급 레벨에서 동작하는 회로의 신호를 높은 전압 공급 레벨에서 동작하는 회로로 전달할 때 사용되는 회로에 관한 것이다. 본 발명은 NMOS를 직렬 연결하여 전압 강하를 하는 입력 단 전압 레벨 발생부와 PMOS와 NMOS를 직렬 연결하여 입력 신호를 반전 시키는 입력 단과 두 개의 PMOS와 두 개의 NMOS로 구성되는 출력 단으로 구성되어, 종래의 로직 레벨 시프터의 문제점인 정전류의 과다로 인한 휴대 제품의 배터리 수명 단축 및 옮겨지는 전압 레벨에 따라 두 개의 공급 전압이 필요한 문제점을 해결한다. 따라서 저 전압(3V) 베터리를 사용하는 휴대 제품을 구성하는 칩과 5V의 공급 전압을 사용하는 주변 회로와의 인터페이스에서 많이 사용될 수 있다.

Description

로직 레벨 시프팅 회로{Logic Level Shifting Circuit}

본 발명은 로직 레벨 시프팅 회로에 관한 것으로서, 보다 상세하게는 낮은 전압 공급 레벨에서 동작하는 회로의 신호를 높은 전압 공급 레벨에서 동작하는 회로로 전달할 때 출력 스테이지의 입력 전압을 안정화 시킨 로직 레벨 시프팅 회로에 관한 것이다.

통상, 대부분의 전자 제품이 소형화 또는 휴대화 됨에 따라 베터리를 사용해서 동작하는 휴대 제품은 작고 가벼우며 저전력 소비를 추구한다. 이런 전자 제품에 사용되는 칩들은 공급 전압이 1.8V 내지 3V 이고, 외부의 주변 기기는 전자 제품에 사용되는 칩보다 높은 3.3V 내지 5V의 전압이 공급된다. 이때 로직 레벨 시프팅 회로는 전자 제품에 사용되는 칩의 내부에서 외부 시스템과 원활한인터페이스(interface)를 위해 사용된다.

이하, 종래 기술에 대하여 첨부 도면을 참조하여 보다 상세한 설명을 한다.

도 1은 종래의 로직 레벨 시프터를 나타내는 회로도이다.

종래의 로직 레벨 시프터는 도면과 같이 PMOS(12)와 NMOS(14)가 직렬로 연결된 전형적인 CMOS 인버터 회로로 구성된다. PMOS(12)의 소스는 3V 이거나 5V인 공급 전압 Vdd와 연결되고, NMOS(14)의 소스는 접지 전압 Vss와 연결된다.

여기서 입력 신호 IN1은 PMOS(12)의 게이트와 NMOS(14)의 게이트에 입력되고, 출력 신호 OUT1은 PMOS(12)의 드레인과 NMOS(14)의 드레인이 연결된 노드에서 촐력된다.

MOS의 크기는 CMOS 회로의 논리 전달 전압의 동작 마진(margin)이 최대가 되는 논리 '0'과 논리 '1' 사이인 Vdd/2 가 되도록 정한다.

예를 들어, 공급 전압 Vdd의 범위가 0V 에서 3V인 경우 논리 전달 전압은 1.5V가 되고, 공급 전압 Vdd의 범위가 0V 에서 5V인 경우 2.5V 에서 논리 전달이 되도록 MOS의 크기를 정한다.

도면에서 입력 신호 IN1이 0V 에서 1.8V로 스윙하면 출력 신호 OUT1은 0V에서 3V로 스윙한다. 이때 로직 레벨 시프터는 비교적 높은 정전류(static current)를 소비하는 단점이 있다.

구체적으로 설명하면, 입력 신호 IN1에 1.8V가 인가되면, NMOS(14)가 턴온 되고 출력 OUT1은 0V가 된다. 그러나 PMOS(12)가 완전히 턴오프 되지 않았기 때문에 PMOS(12)와 NMOS(14)를 통하여 상당한 양의 정전류가 소비된다. 이러한 이유로휴대 제품의 베터리를 빨리 고갈 시킨다.

도 2는 입력 스테이지인 인버터(20)와 출력 스테이지인 래치(30) 회로로 구성된 다른 형태의 종래 로직 레벨 시프터를 나타내는 회로도이다.

인버터(20)은 도 1과 같은 구성을 가지며 동작 또한 같다.

래치(30)는 두 개의 PMOS(31, 32)와 두 개의 NMOS(33, 34)로 구성된다. PMOS(31, 32)의 소스는 5V인 공급 전압 Vdd와 연결되고 NMOS(33, 34)의 소스는 접지 전압과 연결된다. 그리고 NMOS(33)의 게이트는 인버터(20)의 출력 신호 OUT2와 연결되고 NMOS(34)의 게이트는 입력 신호 IN2와 연결되며, PMOS(31)의 게이트는 NMOS(34)의 드레인과 연결되고 PMOS(32)의 게이트는 NMOS(33)의 드레인과 연결된다. 출력 신호 OUT22는 PMOS(32)의 게이트와 NMOS(33)의 드레인이 연결되는 노드에서 출력된다.

인버터(20)의 입력 신호 IN2가 0V이면 출력 신호 OUT2가 3V가 되고, 따라서 NMOS(33)은 턴온 되어 래치(30)의 출력 신호 OUT22는 0V가 된다. 이때 PMOS(32)도 턴온 되지만 NMOS(34)가 턴오프 되어 있기 때문에 정전류는 흐르지 않는다.

인버터의(20)의 입력 신호 IN2가 3V가 되면 마찬가지 동작으로 출력 신호 OUT22는 5V가 된다.

이와 같이 도 2는 도 1보다 정전류를 많이 감소 시켰고 논리 신호는 그대로 전달해 준다. 그러나 3V인 Vcc와 5V인 Vdd의 두 가지 공급 전압이 필요한 단점이 있다.

본 발명의 목적은, 전압 발생기를 사용하여 낮은 공급 전압을 만들어 입력 스테이지에 사용함으로써 종래의 두 가지 공급 전압이 필요함을 해결함에 있다

본 발명의 다른 목적은, 출력 전압을 피드백(feedback)하여 출력 스테이지의 정전류를 막는 것에 있다.

도 1은 종래의 로직 레벨 시프터를 나타내는 회로도.

도 2는 도 1과 다른 형태의 종래의 로직 레벨 시프터를 나타내는 회로도.

도 3은 본 발명에 따른 로직 레벨 시프터의 바람직한 실시예를 나타내는 회로도.

본 발명에 따른 로직 레벨 시프팅 회로는 입력 전압 발생기와 입력 스테이지 및 출력 스테이지로 구성된다.

입력 전압 발생기는 하나의 공급 전압을 사용하기 위한 것으로, 입력 스테이지에 1.8V 또는 3V의 가상 전압을 공급함으로써 입력 스테이지에 DC 전류가 존재하지 못하도록 한다.

출력 스테이지는 PMOS와 NMOS를 사용하여 출력 스테이지의 입력 전압을 출력 스테이지의 공급 전압에 맞게 안정화 시켜서, DC 전류를 제거하고 스윙 속도를 빠르게 함으로써 전체적인 회로의 안정도를 높힌다.

이하, 본 발명에 따른 로직 레벨 시프팅 회로의 바람직한 실시예를 도 3을 참조하여 상세히 설명한다.

도 3은 가상 전압을 발생시키는 입력 전압 발생기(40)와 CMOS 구조를 갖는 입력 스테이지(50) 및 PMOS와 NMOS를 사용하여 출력 전압을 피드백 시켜 DC 전류를 차단하는 출력 스테이지(60)으로 구성된다.

입력 전압 발생기(40)는 NMOS 소스 팔로워(Source Follower)(40_1, 40_2, ..., 40_n)와 NMOS인 다이렉셔널 스위칭 엘리먼트(Directional SwitchingElement)(41)로 구성되며, NMOS 소스 팔로워(40_1, 40_2, ..., 40_n)와 다이렉셔널 스위칭 엘리먼트(41)는 직렬로 연결된다.

입력 스테이지(50)는 PMOS(46)와 NMOS(48)로 구성된다. PMOS(46)의 게이트와 NMOS(48)의 게이트는 입력 신호 IN3에 연결되고, PMOS(46)의 소스는 입력 전압 발생기(40)의 다이렉셔널 스위칭 엘리먼트(41)의 소스와 연결되며, NMOS(48)의 소스는 접지 전압과 연결된다.

출력 스테이지(60)는 각각 두 개의 PMOS(52, 56)와 NMOS(54,57)로 구성된다. PMOS(56)의 드레인과 NMOS(57)의 드레인과 PMOS(52)의 게이트와 NMOS(54)의 게이트는 노드 66에서 연결되어 입력 스테이지(50)의 출력 신호가 나오는 노드 64와 연결된다. 그리고 PMOS(56)의 게이트와 NMOS(57)의 게이트와 PMOS(52)의 드레인과 NMOS(54)의 드레인은 노드 68에서 연결되어 출력 단(60)의 출력 신호 OUT4와 연결된다. 여기서 두 개의 PMOS(52, 56)의 소스는 공급 전압 Vdd에 연결되고, 두 개의 NMOS(54, 57)의 소스는 접지 전압과 연결된다.

입력 전압 발생기(40)에서 NMOS 소스 팔로워(40_1, 40_2, ..., 40_n)에 의해 노드 62의 전압은 (Vdd - nV_T)가 된다. 여기서 V_T는 소스 팔로워 NMOS의 스레스홀드 전압(threshold voltage)이다.

그리고 노드 62의 전압은 다이렉셔널 스위칭 엘리먼트(41)에서 V_R만큼 강하된 후 입력 스테이지(50)에 전압 A로 공급된다. 전압 A는 입력 스테이지(50)의 가상 Vdd 전압으로 1.8V 내지 3.0V의 값을 갖는다. 입력 전압 발생기(40)의 MOS 크기는 입력 스테이지(50)에 충분한 전류를 공급할 수 있도록 정한다.

입력 스테이지(50)는 입력 신호 IN3에 1.8V가 인가되면 NMOS(48)가 턴온 되고 출력 신호 B는 0V가 된다. 그리고 입력 신호 IN3가 0V로 인가되면 PMOS(46)가 턴온 되어 출력 신호 B는 전압 A가 된다.

상기 출력 신호 B는 출력 스테이지(60)를 스위칭 하는 신호가 된다.

출력 스테이지(60)에서 PMOS(56)과 NMOS(57)은 정전류를 줄이기 위하여 피드백 트랜지스터로 사용된다. 그리고 PMOS(52)와 NMOS(54)는 공급 전압 Vdd과 접지 전압 사이게서 출력 신호 OUT4를 출력한다.

이하 실시예의 동작을 구체적으로 설명한다.

로직 레벨 시프터의 입력 스테이지(50)의 입력 신호 IN3에 논리 '0'이 인가되면, PMOS(46)이 턴온되고 입력 스테이지(50)의 출력 신호 B는 입력 스테이지(50)의 공급 전압인 A의 값이 된다.

그리고 상기의 입력 스테이지(50)의 출력 신호 B는 출력 스테이지(60)의 NMOS(54)를 턴온시키고 따라서 출력 스테이지(60)의 출력 신호 OUT4는 논리 '0'가 된다.

이때, PMOS(52)는 부분적으로 턴온되나, PMOS(56)에 의해 충분히 상쇄가 된다. 구체적으로, 출력 스테이지(60)의 출력 신호 OUT4가 논리 '0'이 되므로 PMOS(56)이 턴온된다. 그러면 입력 스테이지(50)의 출력 신호 B는 공급 전압 Vdd 만큼 상승하게 되고, 이 전압은 PMOS(52)를 완전히 턴오프 시켜 PMOS(52)와 NMOS(54)를 통해 흐르는 전정류를 제거하게 된다.

마찬 가지로 로직 레벨 시프터의 입력 스테이지(50)의 입력 신호 IN3에 논리 '1'이 인가되면, NMOS(48)이 턴온되고, 입력 스테이지(50)의 출력 신호 B는 논리 '0'이 된다.

그리고 상기의 입력 스테이지(50)의 출력 신호 B는 출력 스테이지(60)의 PMOS(52)를 턴온 시키고 따라서 출력 스테이지(60)의 출력 신호 OUT4는 논리 '1'이 된다.

이때, NMOS(54)는 부분적으로 턴온되나, NMOS(57)에 의해 충분히 상쇄가 된다. 구체적으로, 출력 스테이지(60)의 출력 신호 OUT4가 논리 '1'이 되므로 NMOS(57)이 턴온된다. 그러면 입력 스테이지(50)의 출력 신호 B는 접지 전압 만큼 떨어지게 되고, 이 전압은 NMOS(54)를 완전히 턴오프 시켜 PMOS(52)와 NMOS(54)를 통해 흐르는 전정류를 제거하게 된다.

본 발명에서 제안한 로직 레벨 시프터는 입력 스테이지(50)에서 입력 논리 레벨을 반전 시키고, 출력 스테이지(60)에서 다시 논리 레벨을 반전 시킨다. 그러므로 비록 입력 신호가 입력 논리 레벨이 높아 지는 쪽으로 옮겨지더라도, 전체 회로의 입력과 출력의 논리 값은 같다.

이와 같이, 본 발명은 로직 레벨 시프터의 입력 논리 레벨에 따른 DC 정전류가 흐르지 않으므로 전력 소비가 적다.

본 발명은 종래의 로직 레벨 시프터의 문제점인 정전류의 과다로 인한 휴대 제품의 배터리 수명 단축 및 옮겨지는 전압 레벨에 따라 두 개의 공급 전압이 필요한 문제점을 해결한다. 따라서 저 전압(3V) 베터리를 사용하는 휴대 제품을 구성하는 칩과 5V의 공급 전압을 사용하는 주변 회로와의 인터페이스에서 많이 사용될 수 있다.

또한 본 발명은 전형적인 CMOS 회로의 형태로 실리콘으로 구현이 용이하고 소비 전력이 작은 장점이 있다.

Claims

전원 전압을 일정 레벨로 전압 강하 시키는 입력 전압 발생 수단과;

입력 신호에 의해서 상기 강하된 전원 전압과 접지 전압의 출력을 스위칭하는 입력 수단과;

상기 입력 수단의 출력으로서 전원 전압과 접지 전압의 출력을 스위칭하는 출력 수단으로 구성되는 것을 특징으로 하는 로직 레벨 시프팅 회로.
제 1항에 있어서,

상기 입력 전압 발생 수단은,

직렬로 연결한 NMOS로 구성된 소스 팔로워와;

상기 소스 팔로워와 직렬로 연결한 NMOS로 구성된 다이렉셔널 스위칭 엘리먼트로 구성되는 것을 특징으로 하는 로직 레벨 시프팅 회로.
제 1항에 있어서,

상기 출력 수단은,

전원 전압과 접지 전압 사이에 제 1 NMOS와 제 1 PMOS가 직렬 연결된 제 1쌍과 제 2 NMOS와 제 2 PMOS가 직렬 연결된 제 2쌍이 구성되고,

상기 제 1쌍의 제 1 NMOS와 제 1 PMOS의 게이트가 공통으로 상기 제 2 NMOS와 제 2 PMOS의 공통 드레인에 연결되고,

상기 제 2쌍의 공통 드레인에 상기 입력 수단의 출력이 인가되고,

상기 제 1쌍의 공동 드레인과 제 2 NMOS와 제 2 PMOS의 게이트가 공통으로 출력단을 이룸을 특징으로 하는 로직 레벨 시프팅 회로.