KR100463246B1 - 저전력 신호 전달 회로 - Google Patents

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KR100463246B1
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Abstract

본 발명은 칩 내부로 임의의 신호를 전달할 때 전달할 신호의 전압 폭을 줄여 전달하도록 구성함으로써 신호 전달 시의 소비 전력을 줄인, 저전력 신호 전달 회로를 제공하기 위한 것으로서, 이를 위해 본 발명은 외부로부터 칩의 내부로 전달할 신호를 입력받거나 또는 칩의 임의의 한 부분에서 위치상 떨어져있는 다른 부분으로 신호를 전달함에 있어 상기 신호의 전압폭을 감소시키기 위한 신호폭 감소 수단; 상기 신호폭 감소 수단으로부터 출력되는 감소된 전압폭의 신호를 전달하기 위한 신호 전달 수단; 및 상기 신호 전달 수단으로부터 전달되는 감소된 전압폭을 가진 신호를 입력받아 신호의 원래 전압폭으로 복원하기 위한 신호폭 복원 수단을 포함하며, 상기 신호폭 감소 수단은, 동작 전압 공급단 및 접지 전압 공급단 사이에 차례로 직렬연결되며, 게이트로 상기 신호폭 감소 수단의 출력 신호를 피드백 입력받는 제1 PMOS 트랜지스터, 게이트로 상기 전달할 신호를 입력받는 제2 PMOS 트랜지스터 및 제1 NMOS 트랜지스터, 게이트로 상기 신호폭 감소 수단의 출력 신호를 피드백 입력받는 제2 NMOS 트랜지스터를 포함한다.

Description

저전력 신호 전달 회로
본 발명은 반도체 회로에 관한 것으로, 특히 반도체 칩의 전력 소비를 줄이기 위한 신호 전달 회로에 관한 것이다.
최근 밧데리를 사용하는 휴대용 장비의 사용이 증가함에 따라 밧데리의 수명을 연장하기 위한 저전력 반도체 칩의 필요성이 크게 대두되고 있다. 반도체 칩의 전력소비는 아래 수학식 1로 표현된다.
[수학식 1]
P = CV
상기 수학식 1에서 P는 소비전력, C는 커패시턴스, Vdd는 동작전압, Vsw는 신호가 움직이는 폭, f는 동작주파수를 각각 나타낸다. 일반적인 CMOS 회로에서는 동작전압과 신호가 움직이는 폭이 서로 같다. 즉, "Vdd = Vsw"인 관계가 성립하게 된다.
일반적으로, 마이크로프로세서 및 동기형 메모리 등과 같은 반도체 장치는 클럭(clock) 신호와 같은 동기신호를 입력받아 이 클럭 신호에 동기하여 동작한다. 이때, 이러한 클럭 신호는 긴 금속 배선(metal line)을 통해 반도체 장치의 모든 부분에 전달되어 신호 전달에 많은 전력을 소비하게 된다. 실제, 메모리 반도체의 경우 클럭 신호 전달에만 총 전력의 10% 이상이 소비되고, 마이크로프로세서는 30% 정도의 전력이 소비된다. 더구나, 칩의 동작 속도가 증가함에 따라 클럭 신호 전달 시의 전력 소비가 급격히 증가하고 있는 추세이다.
따라서, 이러한 신호 전달 시 소비되는 전력을 절감할 필요성이 크게 부각되고 있다.
한편, 이러한 소비 전력을 줄이기 위하여 다양한 방법들이 개발되고 있는 데, 그 중 하나가 동작 전압(Vdd)을 낮추어 회로를 구동하는 방법이다. 그러나, 이와같이 동작 전압(Vdd)을 낮추어 회로를 구동하게 되는 경우에는 회로의 동작 속도가 느려지는 문제가 발생한다.
그리고, 소비 전력을 줄이기 위한 또다른 방법으로는 동일한 동작 전압에서 신호가 움직이는 전압 폭(신호의 진폭)을 줄임으로써 전체 전력 소비를 줄이는 방법이 있다.
도 1은 5V 동작 전압에서 신호의 진폭을 감소하여 신호를 전달함으로써 전체 전력 소비를 줄이기 위한 종래의 회로도이다.
도면에 도시된 바와 같이 종래의 신호 전달 회로는, 외부 또는 칩 내부의 임의의 회로로부터 칩의 내부의 특정한 부분으로 전달할 신호(Vin)를 입력받아 상기 신호(Vin)의 전압폭을 감소시키기 위한 신호폭 감소부(100), 상기 신호폭 감소부(100)로부터 출력되는 감소된 전압폭의 신호를 전달하기 위한 금속 배선부(110)와, 상기 금속 배선부(110)로부터 전달되는 감소된 전압폭을 가진 신호를 입력받아 신호의 원래 전압폭으로 복원하기 위한 신호폭 복원부(120)로 이루어진다.
좀더 구체적인 구성을 살펴보자면, 신호폭 감소부(100)는 동작 전압 공급단(Vdd) 및 접지 전압 공급단 사이에 직렬연결되며, 각각의 게이트로 반전된 전달 신호(Vin)를 입력받는 NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1)로 이루어진다.
그리고, 금속 배선부(110)는 신호를 전달하고자 하는 위치에 존재하는 신호폭 감소부(100)의 출력단 및 신호를 전달받고자하는 위치에 존재하는 신호폭 복원부(120)의 입력단 간의 전류 경로 상에 구비되며, 다수의 저항(R1, R2) 및 상기 전류 경로 및 접지 전압 공급단 사이에 연결되는 다수의 커패시터(C1, C2, C3)로 등가 표현이 가능하다.
마지막으로, 신호폭 복원부(120)는 상기 금속 배선부(110)로부터 전달되는 감소된 전압폭을 가진 신호를 각각의 게이트로 입력받으며, 서로 직렬 연결되는 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)를 구비하며, 대기 상태(standby state)에서 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)를 통해 흐르는 누설 전류를 방지하기 위해 동작 전압 공급단(Vdd) 및 PMOS 트랜지스터(P2)의 소스단 사이에 연결되며 게이트로 동작 전압(Vdd)을 입력받는 NMOS 트랜지스터(N3)와, NMOS 트랜지스터(N2)의 소스단 및 접지 전압 공급단 사이에 연결되며 게이트로 접지 전압을 입력받는 PMOS 트랜지스터(P4)를 더 구비한다. 또한, 신호폭 복원부(120)는 대기 상태가 아닌 동작 상태(active state)에서 NMOS 트랜지스터(N3) 및 PMOS 트랜지스터(P4)가 전류 흐름을 방해함으로써 구동 능력(drivability)을 떨어뜨리는 것을 방지하기 위해 동작 전압 공급단(Vdd) 및 PMOS 트랜지스터(P2)의 소스단 사이에 연결되며 게이트로 신호폭 변환부(120)의 출력 신호를 입력받는 PMOS 트랜지스터(P3)와, NMOS 트랜지스터(N2)의 소스단 및 접지 전압 공급단 사이에 연결되며 게이트로 신호폭 변환부(120)의 출력 신호를 입력받는 NMOS 트랜지스터(N4)를 더 구비한다.
상기와 같이 구성되는 종래의 신호 전달 회로의 동작을 설명한다.
신호폭 감소부(100)는 전달 신호(Vin)의 레벨이 "하이(High)", 즉 동작 전압(Vdd) 레벨인 경우 NMOS 트랜지스터(N1)에 의한 전압 강하로 NMOS 트랜지스터(N1)의 문턱 전압(threshold voltage, 이하 Vtn이라 함)만큼 감소된 신호("Vdd-Vtn")를 출력하고, 전달 신호(Vin)의 레벨이 "로우(Low)", 즉 0V 레벨인 경우 PMOS 트랜지스터(P1)가 턴온되어 PMOS 트랜지스터(P1)의 문턱 전압(이하, Vtp이라 함)까지만 떨어진 신호(Vtp)를 출력한다. 결국, 신호폭 감소부(100)는 "동작 전압(Vdd)"에서 "0V" 사이를 움직이는 전달 신호(Vin)를 "Vtp"에서 "Vdd-Vtn" 사이를 움직이는 감소된 신호폭을 가지는 신호로 출력한다.
그리고, 이렇게 감소된 신호폭을 가진 신호는 금속 배선부(110)를 통하여 신호폭 복원부(120)의 입력단에 전달된다.
신호폭 복원부(120)는 신호폭 감소부(100)에 의해 감소된 전압폭을 다시 원래의 완전한 전압폭("Vdd" ∼ "0V")으로 변환시킨다.
대기상태에서 신호폭 복원부(120)의 입력단에 인가되는 "Vtp" 또는 "Vdd-Vtn" 레벨의 신호에 의해 PMOS 트랜지스터(P2) 또는 NMOS 트랜지스터(N2)가 턴-온되어 커다란 누설 전류를 발생하게 되는 데, 이러한 누설 전류는 NMOS 트랜지스터(N3)에 의해 PMOS 트랜지스터(P2)의 소스단 전압이 "Vdd - Vtn"만큼 떨어져 PMOS 트랜지스터(P2)가 턴-오프되고, PMOS 트랜지스터(P4)에 의해 NMOS 트랜지스터(N2)의 소스단 전압이 "Vtp"만큼 상승하여 NMOS 트랜지스터(N2)가 턴-오프됨으로써 제거된다.
그러나, 상기와 같이 이루어진 신호 전달 회로는, 신호폭 감소부(100)의 NMOS 트랜지스터(N1)의 기판 전압이 "0V"이고, 소스 전압이 출력 전압과 연결 되어 기판 효과(body effect)에 의해 문턱 전압이 크게 상승한다는 문제점이 있다. 그러므로, 동작 전압이 "3V" 정도로 낮아지게 되면 NMOS 트랜지스터(N1)의 구동 능력이 떨어져 신호 전달 속도가 낮아지거나 동작하지 않게 된다. 또한, 신호폭 변환부(120)는 회로 구성이 너무 복잡하고, 신호폭 감소부(100)와 같이 기판 효과에 의해 구동 능력이 떨어짐으로써 오동작을 일으킬 수 있는 문제가 있다.
도 2는 신호폭 감소부 및 신호폭 변환부를 일반적인 CMOS 인버터 회로로 구현한 종래의 또다른 신호 전달 회로로서, 상기 도 1의 신호 전달 회로와 동일한 구성 및 동작을 가진다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 칩 내부로 또는 칩 내부 간에 임의의 신호를 전달할 때 전달할 신호의 전압 폭을 줄여 전달하도록 구성함으로써 신호 전달 시의 소비 전력을 줄인, 저전력 신호 전달 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 외부로부터 칩의 내부로 전달할 신호를 입력받거나 또는 칩의 임의의 한 부분에서 위치상 떨어져있는 다른 부분으로 신호를 전달함에 있어 상기 신호의 전압폭을 감소시키기 위한 신호폭 감소 수단; 상기 신호폭 감소 수단으로부터 출력되는 감소된 전압폭의 신호를 전달하기 위한 신호 전달 수단; 및 상기 신호 전달 수단으로부터 전달되는 감소된 전압폭을 가진 신호를 입력받아 신호의 원래 전압폭으로 복원하기 위한 신호폭 복원 수단을 포함하며, 상기 신호폭 감소 수단은, 동작 전압 공급단 및 접지 전압 공급단 사이에 차례로 직렬연결되며, 게이트로 상기 신호폭 감소 수단의 출력 신호를 피드백 입력받는 제1 PMOS 트랜지스터, 게이트로 상기 전달할 신호를 입력받는 제2 PMOS 트랜지스터 및 제1 NMOS 트랜지스터, 게이트로 상기 신호폭 감소 수단의 출력 신호를 피드백 입력받는 제2 NMOS 트랜지스터를 포함하여 이루어진다.
또한, 본 발명의 또다른 일실시예는 외부로부터 칩의 내부로 전달할 신호를 입력받거나 또는 칩의 임의의 한 부분에서 위치상 떨어져있는 다른 부분으로 신호를 전달함에 있어 상기 신호의 전압폭을 감소시키기 위한 신호폭 감소 수단; 상기 신호폭 감소 수단으로부터 출력되는 감소된 전압폭의 신호를 전달하기 위한 신호 전달 수단; 및 상기 신호 전달 수단으로부터 전달되는 감소된 전압폭을 가진 신호를 입력받아 신호의 원래 전압폭으로 복원하기 위한 신호폭 복원 수단을 포함하며, 상기 신호폭 감소 수단은, 동작 전압 공급단 및 접지 전압 공급단 사이에 차례로 직렬연결되며, 게이트로 상기 전달할 신호를 입력받는 제1 PMOS 트랜지스터, 각기의 게이트로 상기 신호폭 감소 수단의 출력 신호를 피드백 입력받는 제2 PMOS 트랜지스터 및 제1 NMOS 트랜지스터, 게이트로 상기 전달할 신호를 입력받는 제2 NMOS 트랜지스터를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 신호 전달 회로도이다.
도면에 도시된 바와 같이 본 발명의 신호 전달 회로는, 외부로부터 또는 칩 내부의 임의의 한 위치로부터 칩 내부의 다른 위치로 전달할 신호(Vin)를 입력받아 상기 신호(Vin)의 전압폭을 감소시키기 위한 신호폭 감소부(200), 상기 신호폭 감소부(200)로부터 출력되는 감소된 전압폭의 신호를 전달하기 위한 금속 배선부(210)와, 상기 금속 배선부(210)로부터 전달되는 감소된 전압폭을 가진 신호를 입력받아 신호의 원래 전압폭으로 복원하기 위한 신호폭 복원부(220)로 이루어진다.
좀더 구체적인 본 발명의 구성을 살펴보자면, 신호폭 감소부(200)는 동작 전압 공급단(Vdd) 및 접지 전압 공급단 사이에 차례로 직렬연결되며, 게이트로 신호폭 감소부(200)의 출력 신호를 피드백 입력받는 PMOS 트랜지스터(P10), 게이트로 반전된 전달 신호(Vin)를 입력받는 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N10), 게이트로 신호폭 감소부(200)의 출력 신호를 피드백 입력받는 NMOS 트랜지스터(N11)로 이루어진다.
그리고, 금속 배선부(210)는 신호를 전달하고자 하는 위치에 존재하는 신호폭 감소부(200)의 출력단 및 신호를 전달받고자하는 위치에 존재하는 신호폭 복원부(220)의 입력단 간의 전류 경로 상에 구비되며, 다수의 저항(R10, R20)과, 상기 전류 경로 및 접지 전압 공급단 사이에 연결되는 다수의 커패시터(C10, C20, C30)로 등가 표현이 가능하다.
마지막으로, 신호폭 복원부(220)는 동작 전압 공급단(Vdd) 및 접지 전압 공급단 사이에 차례로 직렬 연결되며, 게이트로 대기 상태임을 나타내는 스탠바이 신호(Standby signal)를 입력받는 PMOS 트랜지스터(P12)와, 게이트로 상기 금속 배선부(210)로부터 전달되는 감소된 전압폭의 신호(Vred)를 각각 입력받는 PMOS 트랜지스터(P13) 및 NMOS 트랜지스터(N12)로 이루어지며, PMOS 트랜지스터(P13) 및 NMOS 트랜지스터(N12)의 공통 드레인단으로부터 원래 전압폭으로 복원되어 전달된 신호(Vout_new)가 출력된다.
여기서, 스탠바이 신호는 동기형 반도체 장치가 동작하고 있지 않는 대기 상태에서 신호 전달 회로를 디스에이블시켜 전달 동작이 이루어지지 않도록 함으로써 전력 소비를 줄이기 위한 것이다.
상기와 같이 이루어지는 본 발명에 따른 신호 전달 회로의 일실시 동작을 설명한다.
신호폭 감소부(200)에서 전달 신호(Vin)의 레벨이 "로우(Low)", 즉 0V 레벨이고, 신호폭 감소부(200)의 출력단 레벨이 "하이"인 경우에 2개의 NMOS 트랜지스터(N10, N11)가 모두 턴-온되어 신호폭 감소부(200)의 출력단 전압을 내린다. 이때, 신호폭 감소부(200)의 출력단 전압이 NMOS 트랜지스터의 "Vtn"까지 떨어지게 되면 NMOS 트랜지스터(N11)가 턴-오프되고, 출력단 전압이 더 이상 떨어지지 않게 된다.
또한, 신호폭 감소부(200)에서 전달 신호(Vin)의 레벨이 "하이(High)", 즉 동작 전압(Vdd) 레벨이고, 신호폭 감소부(200)의 출력단 레벨이 "로우"인 경우에 2개의 PMOS 트랜지스터(P10, P11)가 모두 턴-온되어 신호폭 감소부(200)의 출력단 전압이 상승된다. 이때, 신호폭 감소부(200)의 출력단 전압이 "Vdd-Vtp"까지 상승되면 PMOS 트랜지스터(P10)가 턴-오프되고, 출력단 전압이 더 이상 상승되지 않는다.
따라서, 신호폭 감소부(200)는 "동작 전압(Vdd)"에서 "0V" 사이를 움직이는 전달 신호(Vin)를 "Vdd-|Vtp|"에서 "Vtn" 사이를 움직이는 감소된 신호폭을 가지는 신호로 출력한다. 만약, 동작 전압(Vdd)이 "3V"이고, "Vtn" 및 "Vtp"가 각각 "0.7V", "-0.7V"이면, 2.3V에서 0.7V로 움직여 신호폭이 "1.6V"로 줄어들게 된다.
그리고, 이렇게 감소된 신호폭을 가진 신호는 금속 배선부(210)를 통하여 신호폭 복원부(220)의 입력단에 전달된다.
신호폭 복원부(220)는 금속 배선부(210)를 통해 전달되는 감소된 신호폭을 가진 신호(Vred)를 완전한 신호폭의 신호로 복원시키기 위해 일반적인 CMOS 인버터로 구성된다. 이러한 일반적인 CMOS 인버터는, 대기 상태에서 PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트에 "0V" 또는 "Vdd"의 전압이 인가되는 경우 누설 전류가 발생하지 않지만, 게이트에 "Vtn" 또는 "Vdd-Vtp"의 전압이 인가되는 경우에는 PMOS 및 NMOS 트랜지스터를 통해 많은 누설 전류를 발생한다. 그러나, 마이크로 프로세서나 동기형 메모리 칩의 경우 칩 내부가 대기상태임을 알려주는 신호(스탠바이 신호)에 의해 전체 동작이 제어되기 때문에 이러한 스탠바이 신호를 사용하여 대기 상태에서의 누설 전류를 차단한다. 즉, 대기 상태일 경우에 "하이" 레벨의 스탠바이 신호가 입력되어 PMOS 트랜지스터(P12)가 턴-오프됨으로써 전류 경로가 차단되어 누설 전류 문제를 해결할 수 있다.
도 4는 본 발명의 또다른 일실시예에 따른 신호 전달 회로도이다.
도면에 도시된 바와 같이, 신호 전달 회로는 상기 도 3과 같이 신호폭 감소부(300), 금속 배선부(310) 및 신호폭 복원부(320)로 이루어지되, 구체적으로는 신호폭 감소부(300)는 동작 전압 공급단(Vdd) 및 접지 전압 공급단 사이에 차례로 직렬연결되며, 게이트로 반전된 전달 신호(Vin)를 입력받는 PMOS 트랜지스터(P20), 게이트로 신호폭 감소부(300)의 출력 신호를 피드백 입력받는 PMOS 트랜지스터(P21) 및 NMOS 트랜지스터(N20), 게이트로 반전된 전달 신호(Vin)를 입력받는 NMOS 트랜지스터(N21)로 이루어진다. 그리고, 신호폭 복원부(320)는 동작 전압 공급단(Vdd) 및 접지 전압 공급단 사이에 차례로 직렬 연결되며, 게이트로 상기 금속 배선부(310)로부터 전달되는 감소된 전압폭의 신호를 각각 입력받는 PMOS 트랜지스터(P22) 및 NMOS 트랜지스터(N22)와, 게이트로 대기 상태임을 나타내는 스탠바이 신호(Standby signal)를 입력받는 NMOS 트랜지스터(N23)로 이루어지며, PMOS 트랜지스터(P22) 및 NMOS 트랜지스터(N22)의 공통 드레인단으로부터 원래 전압폭으로 복원되어 전달된 신호(Vout_new2)가 출력된다.
본 발명의 또다른 실시예에 따르는 신호폭 복원부(320)로 대기상태일 때 "로우" 레벨의 스탠바이 신호가 입력되고 동작상태일 때 "하이"레벨의 스탠바이 신호가 입력됨으로써, 스탠바이 신호를 게이트로 입력받는 NMOS 트랜지스터(N23)를 통해 대기상태의 누설 전류 문제를 해결한다.
도 5는 상기 도 2에 도시된 종래의 신호 전달 회로 및 상기 도 3의 본 발명에 따른 신호 전달 회로에 대한 시뮬레이션 파형도로서, 3V의 동작 전압에서 200MHz 동작주파수를 가진 신호의 전달 파형을 보여준 것이다. 도면에서, 본 발명의 신호 전달 회로가 고속 신호를 전달하는 데 어려움이 없음을 보여준다.
도 6은 3V의 동작 전압에서 동작 주파수의 변화에 따른 전류 소비량의 변화를 도시한 파형도로서, 본 발명의 신호 전달 회로가 신호를 완벽하게 전달하면서도 전력 소비를 40% 가까이 줄이는 것을 보여준다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 신호 전달 시 간단한 회로를 통해 전달 신호의 전압 폭을 감소시켜 전달하도록 구성함으로써 신호 전달 시 소모되는 전력을 40% 정도 감소시킬 수 있는 효과가 있고, 특히 고속으로 동작하는 신호의 전달 시에 적용되어 탁월한 전력 절감의 효과를 구현할 수 있다.
도 1은 종래의 신호 전달 회로도.
도 2는 CMOS 인버터 회로로 구현된 종래의 또다른 신호 전달 회로도.
도 3은 본 발명에 따른 신호 전달 회로도.
도 4는 본 발명의 또다른 일실시예에 따른 신호 전달 회로도.
도 5는 상기 도 2에 도시된 종래의 신호 전달 회로 및 상기 도 3의 본 발명에 따른 신호 전달 회로에 대한 시뮬레이션 파형도.
도 6은 3V의 동작 전압에서 동작 주파수의 변화에 따른 전류 소비량의 변화를 도시한 파형도.
* 도면의 주요 부분에 대한 설명
200 : 신호폭 감소부 210 : 금속 배선부
220 : 신호폭 복원부

Claims (8)

  1. 외부로부터 칩의 내부로 전달할 신호를 입력받거나 또는 칩의 임의의 한 부분에서 위치상 떨어져있는 다른 부분으로 신호를 전달함에 있어 상기 신호의 전압폭을 감소시키기 위한 신호폭 감소 수단;
    상기 신호폭 감소 수단으로부터 출력되는 감소된 전압폭의 신호를 전달하기 위한 신호 전달 수단; 및
    상기 신호 전달 수단으로부터 전달되는 감소된 전압폭을 가진 신호를 입력받아 신호의 원래 전압폭으로 복원하기 위한 신호폭 복원 수단을 포함하며,
    상기 신호폭 감소 수단은,
    동작 전압 공급단 및 접지 전압 공급단 사이에 차례로 직렬연결되며, 게이트로 상기 신호폭 감소 수단의 출력 신호를 피드백 입력받는 제1 PMOS 트랜지스터, 게이트로 상기 전달할 신호를 입력받는 제2 PMOS 트랜지스터 및 제1 NMOS 트랜지스터, 게이트로 상기 신호폭 감소 수단의 출력 신호를 피드백 입력받는 제2 NMOS 트랜지스터
    를 포함하여 이루어지는 신호 전달 회로.
  2. 제 1 항에 있어서, 상기 신호 전달 수단은,
    상기 신호폭 감소 수단의 출력단 및 상기 신호폭 복원 수단의 입력단 사이의 전류 경로 상에 구비되며, 다수의 저항 성분 및 커패시턴스 성분을 포함하는 금속 배선으로 이루어지는 것을 특징으로 하는 신호 전달 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 신호폭 복원 수단은,
    동작 전압 공급단 및 접지 전압 공급단 사이에 차례로 직렬연결되며, 게이트로 대기 상태임을 나타내는 스탠바이 신호를 입력받는 제3 PMOS 트랜지스터, 게이트로 상기 신호 전달 수단으로부터 전달되는 감소된 전압폭의 신호를 각각 입력받는 제4 PMOS 트랜지스터 및 제3 NMOS 트랜지스터를 구비하며,
    상기 제4 PMOS 트랜지스터 및 상기 제3 NMOS 트랜지스터의 공통 드레인단으로부터 원래 전압폭으로 복원되어 전달된 신호가 출력되는 것을 특징으로 하는 신호 전달 회로.
  4. 제 3 항에 있어서, 상기 스탠바이 신호는,
    대기 상태에서 "하이" 레벨로 입력되어 상기 신호 전달 회로를 디스에이블시켜 전달 동작이 이루어지지 않도록 하는 것을 특징으로 하는 신호 전달 회로.
  5. 외부로부터 칩의 내부로 전달할 신호를 입력받거나 또는 칩의 임의의 한 부분에서 위치상 떨어져있는 다른 부분으로 신호를 전달함에 있어 상기 신호의 전압폭을 감소시키기 위한 신호폭 감소 수단;
    상기 신호폭 감소 수단으로부터 출력되는 감소된 전압폭의 신호를 전달하기 위한 신호 전달 수단; 및
    상기 신호 전달 수단으로부터 전달되는 감소된 전압폭을 가진 신호를 입력받아 신호의 원래 전압폭으로 복원하기 위한 신호폭 복원 수단을 포함하며,
    상기 신호폭 감소 수단은,
    동작 전압 공급단 및 접지 전압 공급단 사이에 차례로 직렬연결되며, 게이트로 상기 전달할 신호를 입력받는 제1 PMOS 트랜지스터, 각기의 게이트로 상기 신호폭 감소 수단의 출력 신호를 피드백 입력받는 제2 PMOS 트랜지스터 및 제1 NMOS 트랜지스터, 게이트로 상기 전달할 신호를 입력받는 제2 NMOS 트랜지스터
    를 포함하여 이루어지는 신호 전달 회로.
  6. 제 5 항에 있어서, 상기 신호 전달 수단은,
    상기 신호폭 감소 수단의 출력단 및 상기 신호폭 복원 수단의 입력단 사이의 전류 경로 상에 구비되며, 다수의 저항 성분 및 커패시턴스 성분을 포함하는 금속 배선으로 이루어지는 것을 특징으로 하는 신호 전달 회로.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 신호폭 복원 수단은,
    동작 전압 공급단 및 접지 전압 공급단 사이에 차례로 직렬연결되며, 게이트로 상기 신호 전달 수단으로부터 전달되는 감소된 전압폭의 신호를 각각 입력받는 제3 PMOS 트랜지스터 및 제3 NMOS 트랜지스터, 게이트로 대기 상태임을 나타내는 스탠바이 신호를 입력받는 제4 NMOS 트랜지스터를 구비하며,
    상기 제3 PMOS 트랜지스터 및 상기 제3 NMOS 트랜지스터의 공통 드레인단으로부터 원래 전압폭으로 복원되어 전달된 신호가 출력되는 것을 특징으로 하는 신호 전달 회로.
  8. 제 7 항에 있어서, 상기 스탠바이 신호는,
    대기 상태에서 "로우" 레벨로 입력되어 상기 신호 전달 회로를 디스에이블시켜 전달 동작이 이루어지지 않도록 하는 것을 특징으로 하는 신호 전달 회로.
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