CN108667449A - 电子系统及其上、下电状态检测电路 - Google Patents

Abstract

一种电子系统及其上、下电状态检测电路，所述电子系统包括主电路和IO接口电路，所述上、下电状态检测电路包括：第一电平转换电路，其第一输入端接入所述主电路的电源电压，其第二输入端接入所述IO接口电路的电源电压，所述第一电平转换电路适于对所述主电路的电源电压进行电平转换，以产生上下电检测信号，所述上下电检测信号处于所述IO接口电路的电源电压界定的电源域。本发明方案既可以有效检测所述主电路和IO接口电路的上电状态还可以有效检测所述主电路的下电状态，并具有较低的漏电流，较宽的电源电压适用范围，较小的电路面积。

Description

电子系统及其上、下电状态检测电路

技术领域

本发明涉及电子电路设计领域，特别涉及一种电子系统及其上、下电状态检测电路。

背景技术

在集成电路(Integrated Circuit，简称IC)中，通常至少可以包括主电路和IO(Input/Output)接口电路两个电路域。其中，主电路可以包括所述IO接口电路以外的其他功能电路，一般被称为内核电路，也可以被称为是知识产权(Intellectual Property，简称IP)核。

以所述主电路为IP核为例。IO接口电路具有输入/输出双向端口。在芯片内部，IP核可以发送数据信号至IO接口电路进行信号输出，也可以接收IO接口电路输入的数据信号进行读取。一般来说，IP核和IO接口电路处于不同的电源域，例如，IP核的电源电压为1.2V，IO接口电路的电源电压为2.5V。在芯片内部上电时，通常先对IO接口电路供电，而后对IP核供电；下电时，通常先对IP核下电，而后对IO接口电路下电。但是，由于IP核在未上电时传输至IO接口电路的数据信号的电平逻辑是浮动(floating)的，可能会引起IO电路中产生漏电流，这与产品低功耗的需求严重相悖。因此，需要对芯片中的主电路和IO接口电路的上、下电情况进行检测。当检测到仅有IO接口电路上电而主电路未上电时，将检测产生的具有确定电平逻辑的数据信号传输至IO接口电路，对IO接口电路的输入逻辑进行设置，以避免产生上述漏电流，节约功耗。

现有技术中存在一种采用了高电平选择的方式，对主电路和IO接口电路的上、下电检测的电路，该电路能够在集成电路的IO接口电路上电后，检测主电路是否上电，然而，当所述主电路上电后又下电时，是无法检测到的。

因此，现有技术中的上、下电状态检测电路具有功能缺陷，无法实现对主电路下电状态的有效检测。

发明内容

本发明解决的一个技术问题是如何实现电子系统中主电路和IO接口电路的上、下电状态的有效检测。

为解决上述技术问题，本发明实施例提供一种电子系统的上、下电状态检测电路，所述电子系统包括主电路和IO接口电路，所述上、下电状态检测电路包括：第一电平转换电路，其第一输入端接入所述主电路的电源电压，其第二输入端接入所述IO接口电路的电源电压，所述第一电平转换电路适于对所述主电路的电源电压进行电平转换，以产生上下电检测信号，所述上下电检测信号处于所述IO接口电路的电源电压界定的电源域。

可选地，所述第一电平转换电路包括：第一N型开关，适于在其控制端为逻辑高电平时导通并在其控制端为逻辑低电平时关断，所述第一N型开关的控制端耦接所述第一电平转换电路的第一输入端，所述第一N型开关的第一端耦接参考端，所述IO接口电路的电源电压经由第一P型开关接入所述第一N型开关的第二端，其中，所述参考端为逻辑低电平；第一反相器，其输入端耦接所述第一N型开关的控制端，其正电源端直接或间接地接入所述IO接口电路的电源电压，其负电源端耦接所述参考端；第二N型开关，适于在其控制端为逻辑高电平时导通并在其控制端为逻辑低电平时关断，所述第二N型开关的控制端耦接所述第一反相器的输出端，所述第二N型开关的第一端耦接所述参考端，所述IO接口电路的电源电压经由第二P型开关接入所述第二N型开关的第二端；所述第一P型开关，适于在其控制端为逻辑低电平时导通并在其控制端为逻辑高电平时关断，所述第一P型开关的第一端接入所述IO接口电路的电源电压，所述第一P型开关的第二端耦接所述第一N型开关；所述第二P型开关，适于在其控制端为逻辑低电平时导通并在其控制端为逻辑高电平时关断，所述第二P型开关的第一端接入所述IO接口电路的电源电压，所述第二P型开关的第二端耦接所述第二N型开关。

可选地，所述上、下电状态检测电路还包括：降压电路，适于对所述IO接口电路的电源电压进行降压，所述第一反相器的正电源端经由所述降压电路接入所述IO接口电路的电源电压。

可选地，所述降压电路包括：一个二极管或串联的多个二极管。

可选地，所述二极管包括：第一PMOS管，其栅极耦接其漏极并耦接所述二极管的负极，其源极耦接所述二极管的正极。

可选地，所述一个二极管或所述多个二极管与各自的导通控制电路并联，所述导通控制电路接入对应的控制信号和使能信号，当所述使能信号为有效电平时，所述导通控制电路导通以使得所述二极管被短接，当所述使能信号为无效电平时，所述导通控制电路根据所述控制信号导通或者断路。

可选地，所述控制信号由所述主电路提供；所述使能信号为所述上下电检测信号或者基于所述上下电检测信号生成，当所述主电路上电时，所述使能信号为所述无效电平，当所述主电路下电时，所述使能信号为所述有效电平。

可选地，所述导通控制电路包括：短接开关，其控制端接入所述控制信号，其第一端耦接所述二极管的正极，其第二端耦接所述二极管的负极；使能开关，适于在其控制端为所述有效电平时导通并在其控制端为所述无效电平时关断，其控制端接入所述使能信号，其第一端耦接所述短接开关的控制端，其第二端耦接所述参考端。

可选地，所述短接开关为第二PMOS管，所述使能开关为NMOS管。

可选地，所述控制信号由所述主电路提供；所述导通控制电路还包括：第二电平转换电路，适于对所述控制信号进行电平转换，使得转换后的所述控制信号处于所述IO接口电路的电源电压界定的电源域。

可选地，所述上、下电状态检测电路还包括：静电保护电路，所述主电路的电源电压经由所述静电保护电路接入所述第一N型开关的控制端和所述第一反相器的输入端。

可选地，所述静电保护电路为电阻。

可选地，所述上、下电状态检测电路还包括：缓冲器，适于提高所述上下电检测信号的驱动能力。

为解决上述技术问题，本发明实施例还提供一种电子系统，包括所述上、下电状态检测电路以及所述主电路和IO接口电路。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

在本发明实施例电子系统的上、下电状态检测电路中，所述电子系统可以包括主电路和IO接口电路，所述上、下电状态检测电路可以包括：第一电平转换电路，其第一输入端接入所述主电路的电源电压，其第二输入端接入所述IO接口电路的电源电压，所述第一电平转换电路适于对所述主电路的电源电压进行电平转换，以产生上下电检测信号，所述上下电检测信号处于所述IO接口电路的电源电压界定的电源域。其中，在所述IO接口电路的电源电压建立完成且所述主电路的电源电压未建立时，所述上下电检测信号可以为第一逻辑电平(例如：逻辑低电平)，在所述IO接口电路的电源电压建立完成且所述主电路的电源电压建立完成时，所述上下电检测信号可以为第二逻辑电平(例如：逻辑高电平)，在所述IO接口电路的电源电压建立完成的情况下，若所述主电路下电，则所述上下电检测信号恢复为所述第一逻辑电平。因此，本发明实施例的上、下电状态检测电路可以实现对所述主电路和IO接口电路的上电状态的有效检测。

进一步而言，所述第一电平转换电路可以包括第一N型开关、第一反相器、第二N型开关、第一P型开关和第二P型开关，均为开关器件，不包括占用电路面积较大的电阻和电容，相比现有技术方案，本发明方案电路布线简单，电路集成度较高，具有较小的电路面积。

进一步而言，本发明实施例的上、下电状态检测电路还可以包括：降压电路，适于对所述IO接口电路的电源电压进行降压，所述第一反相器的正电源端经由所述降压电路接入所述IO接口电路的电源电压，可以防止在所述第一反相器中形成漏电，可以有效地节约电路功耗。

进一步而言，所述降压电路可以包括一个二极管或者串联的多个二极管。所述一个二极管或所述多个二极管与各自的导通控制电路并联，所述导通控制电路接入对应的控制信号和使能信号，当所述使能信号为有效电平时，所述导通控制电路导通以使得所述二极管被短接，当所述使能信号为无效电平时，所述导通控制电路根据所述控制信号导通或者断路。本发明实施例上、下电状态检测电路可以通过控制所述控制信号和使能信号的电平逻辑，对所述降压电路包括的二极管的数量进行灵活配置，在抑制电路漏电流的同时，可适用于广泛的电源电压范围。

进一步而言，所述控制信号由所述主电路提供；所述导通控制电路还包括：第二电平转换电路，适于对所述控制信号进行电平转换，使得转换后的所述控制信号处于所述IO接口电路的电源电压界定的电源域，有利于电平兼容，提高控制的稳定性。

进一步而言，本发明所述上、下电状态检测电路还可以包括：静电保护电路，所述主电路的电源电压经由所述静电保护电路接入所述第一N型开关的控制端和所述第一反相器的输入端。当所述主电路的电源电压产生例如浪涌电压时，所述静电保护电路可保护所述第一N型开关和第一反相器。

附图说明

图1是一种上、下电状态检测电路的电路图。

图2是本发明实施例一种上、下电状态检测电路的电路图。

图3是本发明实施例另一种上、下电状态检测电路的电路图。

图4是本发明实施例又一种上、下电状态检测电路的电路结构图。

图5是图4和图1所示的上、下电状态检测电路在一种条件下的仿真对比图。

图6是图4和图1所示的上、下电状态检测电路在另一种条件下的仿真对比图。

具体实施方式

如背景技术部分所述，图1所示的上、下电状态检测电路只能检测到主电路上电的情况，却无法对主电路下电的情况进行检测，具有功能性缺陷，无法兼顾实现对主电路和IO接口电路上下电状态的有效检测。

图1绘示了一种上、下电状态检测电路100。如图1所示，所述上、下电状态检测电路100可以包括：电阻R、电容C、反相器INV1和INV2、PMOS管MP1、MP2、MP3、MP4、MP5、MP6和MP7、NMOS管MN1、MN2、MN3、MN4和MN5。当IO接口电路(图未示)的电源电压VddIO建立而主电路(图未示)的电源电压Vdd未建立时，所述上、下电状态检测电路100的输出端输出的检测信号FP为逻辑低电平，此时，可以将所述检测信号FP传输至所述IO接口电路进行输入逻辑设置，避免产生IO接口电路漏电流。而后，当所述主电路的电源电压Vdd也建立完成时，所述检测信号FP翻转为逻辑高电平，以指示二者均上电，主电路和IO接口电路可以进行正常的数据信号传输。

具体分析而言，上、下电状态检测电路100采用了电阻R、电容C组成的延迟电路(图中未标示)，对IO接口电路的电源电压VddIO进行延迟得到延迟电源电压VddIO_rc，其中，反相器INV1和INV2可以对延迟电源电压VddIO_rc进行整形。开关管MP6和MP7组成的高电平选择电路(图中未标示)适于将所述主电路的电源电压Vdd和所述检测信号FP中的较高电平以选择信号Vddr的形式进行输出。延迟电源电压VddIO_rc为开关管MP1和MP2进行供电，以防止主电路的电源电压Vdd未上电而IO接口电路的电源电压VddIO在上电过程中，电路竞争导致的Vddr输入因FP误翻而锁在高电位，增强了检测电路稳定性。此外，在IO接口电路的电源电压VddIO和主电路的电源电压Vdd同时建立时，上、下电状态检测电路100几乎不存在漏电现象，功耗较低。所述主电路在上电后再次下电时，所述选择信号Vddr的幅度被锁定，依然保持为逻辑高电平，所述选择信号Vddr经过逻辑电路的运算后使得所述检测信号FP保持为逻辑高电平，上、下电状态检测电路100无法通过所述检测信号FP的电平逻辑状态判断所述主电路在上电后再次下电的情况，无法进行有效检测，此时在IO接口电路中将出现不可避免的漏电流，增加了电路功耗。

此外，所述上、下电状态检测电路100中的电阻R和电容C占用的电路面积较大，电路集成度较低。

针对以上所述的技术问题，本发明实施例提出一种基于电平转换电路的上、下电状态检测电路，可以实现对主电路和IO接口电路的上电状态的有效检测，以克服现有技术方案的功能缺陷。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参见图2，图2示出了本发明实施例一种电子系统(图未示)的上、下电状态检测电路200。所述电子系统包括主电路(图未示)和IO接口电路(图未示)。一般而言，所述主电路和IO接口电路处于不同的电源域。所述主电路可以是知识产权(Intellectual Property，简称IP)核，但不限于此，所述主电路还可以是IP核以外的任何工作电路。

所述上、下电状态检测电路200可以包括第一电平转换电路201。所述第一电平转换电路201的第一输入端接入所述主电路的电源电压Vdd，所述第一电平转换电路201的第二输入端接入所述IO接口电路的电源电压VddIO，所述第一电平转换电路201适于对所述主电路的电源电压Vdd进行电平转换，以产生上下电检测信号FP，所述上下电检测信号FP处于所述IO接口电路的电源电压VddIO界定的电源域，也即所述上下电检测信号的电平逻辑是可以被所述IO接口电路的电源电压VddIO界定的电源域识别的。进一步而言，在误差允许的范围内，所述上下电检测信号FP为逻辑高电平时的幅度与所述IO接口电路的电源电压VddIO相等。

基于电平转换电路的功能，在所述IO接口电路的电源电压VddIO建立完成且所述主电路的电源电压Vdd未建立时，所述上下电检测信号FP可以为第一逻辑电平(例如：逻辑低电平)，在所述IO接口电路的电源电压VddIO建立完成且所述主电路的电源电压Vdd建立完成时，所述上下电检测信号FP可以为第二逻辑电平(例如：逻辑高电平)，在所述IO接口电路的电源电压Vdd建立完成的情况下，若所述主电路下电，则所述上下电检测信号FP恢复为所述第一逻辑电平。因此，本发明实施例的上、下电状态检测电路可以实现对所述主电路和IO接口电路的上电状态的有效检测。

在具体实施中，所述第一电平转换电路201可以包括第一N型开关MN1、第一反相器(图中未标示)、第二N型开关MN2、第一P型开关MP1和第二P型开关MP2。其中：

第一N型开关MN1适于在其控制端为逻辑高电平时导通并在其控制端为逻辑低电平时关断，所述第一N型开关MN1的控制端耦接所述第一电平转换电路201的第一输入端，所述第一N型开关MN1的第一端耦接参考端，所述IO接口电路的电源电压VddIO经由所述第一P型开关MP1接入所述第一N型开关MN1的第二端，其中，所述参考端为逻辑低电平。

所述第一反相器的输入端耦接所述第一N型开关MN1的控制端，所述第一反相器的正电源端直接或间接地接入所述IO接口电路的电源电压，所述第一反相器的负电源端耦接所述参考端。在具体实施中，所述第一反相器可以包括第五PMOS管MP5和第五NMOS管MN5，反相器的电路结构是本领域技术人员所熟知的，为了简化，此处不做展开描述，其中，所述第五PMOS管MP5的源极为所述第一反相器的正电源端，所述第五NMOS管MN5的源极为所述第一反相器的负电源端，所述第一反相器的输出信号表示为Vddb。

所述第二N型开关MN2适于在其控制端为逻辑高电平时导通并在其控制端为逻辑低电平时关断，所述第二N型开关MN2的控制端耦接所述第一反相器的输出端，所述第二N型开关MN2的第一端耦接所述参考端，所述IO接口电路的电源电压VddIO经由所述第二P型开关MP2接入所述第二N型开关MN2的第二端。

所述第一P型开关MP1适于在其控制端为逻辑低电平时导通并在其控制端为逻辑高电平时关断，所述第一P型开关MP1的第一端接入所述IO接口电路的电源电压VddIO，所述第一P型开关MP1的第二端耦接所述第一N型开关MN1。

所述第二P型开关MP2适于在其控制端为逻辑低电平时导通并在其控制端为逻辑高电平时关断，所述第二P型开关MP2的第一端接入所述IO接口电路的电源电压VddIO，所述第二P型开关MP2的第二端耦接所述第二N型开关MN2。

需要说明的是，在具体实施中，所述第一N型开关MN1、第二N型开关MN2、第一P型开关MP1和第二P型开关MP2均可以为MOS管或三极管等半导体开关器件，还可以是常规的开关元件、或封装于芯片的集成开关。本发明实施例以所述第一N型开关MN1和第二N型开关MN2为NMOS管，所述第一P型开关MP1和第二P型开关MP2为PMOS管为例，但不限于此。此外，所述参考端可以为地，也可以为其他电压参考端，在图2中以所述参考端为地为例。

所述第一电平转换电路201的工作过程如下，并以“0”表示逻辑低电平，以“1”表示逻辑高电平：

当所述IO接口电路的电源电压VddIO建立完成且所述主电路的电源电压Vdd未建立时，所述第一N型开关MN1关断，所述第一反相器的输出信号Vddb为“1”，所述第二N型开关MN2导通，使得所述第一P型开关MP1的栅极的电位被下拉到逻辑低电位，从而使所述第一P型开关MP1导通，进而同时使所述第二P型开关MP2栅极电位被上拉到逻辑高电位，从而使所述第二P型开关MP2关断，因此使得所述上下电检测信号FP为“0”；在所述IO接口电路的电源电压VddIO建立完成且所述主电路的电源电压Vdd建立完成时，所述第一N型开关MN1导通，同时，所述第一反相器的输出信号Vddb为“0”，所述第二N型开关MN2关断，使得所述第一P型开关MP1关断，所述第二P型开关MP2导通，因此所述上下电检测信号FP为“1”；此时，若所述主电路下电，则所述上下电检测信号FP将重复上述主电路上电前的情况，恢复为“0”。

进一步而言，相比于现有技术中的上、下电状态检测电路100，本发明实施例上、下电状态检测电路200只包括开关器件，不包括占用电路面积较大的电阻和电容，可使得电路布线简单，电路集成度较高，具有较小的电路面积。

需要说明的是，所述第一电平转换电路201并不限于图2所示的电路结构，还可以是其他电平转换电路，此处不再一一举例。

图3示出了本发明实施例另一种电子系统的上、下电状态检测电路300，与上述上、下电状态检测电路200基本相同，其主要区别在于，所述上、下电状态检测电路300还可以包括静电保护电路(图中未标示)或称之为静电释放(Electro-Static discharge，简称ESD)电路，所述主电路的电源电压Vdd经由所述静电保护电路接入所述第一N型开关MN1的控制端和所述第一反相器的输入端。当所述主电路的电源电压Vdd产生例如浪涌电压时，保护所述第一N型开关MN1和所述第一反相器。

在具体实施中，所述静电保护电路可以为电阻，但不限于此，所述静电保护电路还可以是电阻以外的静电保护器件、电路或者芯片。

进一步而言，所述上、下电状态检测电路300还可以包括：缓冲器202，所述缓冲器202适于提高所述上下电检测信号的驱动能力，以满足所述上、下电状态检测电路300的输出端具有多个扇出结构的情况。

在具体实施中，所述缓冲器202可以包括串联的第二和第三反相器(图中未标示)，其中，所述第二反相器可以包括第三PMOS管MP3和第三NMOS管MN3，所述第三反相器可以包括第四PMOS管MP4和第四NMOS管MN4。由于反相器的电路结构是本领域技术人员所熟知的，为了简化，此处不做展开描述。

图4示出了本发明实施例另一种电子系统的上、下电状态检测电路400。与所述上、下电状态检测电路300基本相同，主要区别在于，所述上、下电状态检测电路400还可以包括降压电路203，所述降压电路203适于对所述IO接口电路的电源电压VddIO进行降压，所述第一反相器的正电源端经由所述降压电路接入所述IO接口电路的电源电压VddIO。

之所以在上、下电状态检测电路400中设置所述降压电路203，是因为一般所述主电路和IO接口电路处于不同的电源域。例如，所述IO接口电路的电源电压VddIO为1.8V至3.3V，甚至5V，而所述主电路的电源电压Vdd一般为0.9V至1.2V。当所述主电路和IO接口电路均上电时，若不设置所述降压电路203，所述IO接口电路的电源电压VddIO与所述主电路的电源电压Vdd的压差将全部落在所述第一反相器中的第五PMOS管MP5的栅极和源极之间，使得所述第五PMOS管MP5可能处于导通的状态，与所述第一反相器中的第五NMOS管MN5一起形成了漏电通路，产生漏电流，这对于低功耗电子系统是难以接受的。因此，所述降压电路203对所述IO接口电路的电源电压VddIO进行降压，以使得所述第五PMOS管MP5关断，抑制漏电流的产生。

在具体实施中，所述降压电路203可以包括一个二极管或串联的多个二极管(图中未标示)。可以理解的是，当所述降压电路203包括一个二极管时，其正极接入所述IO接口电路的电源电压VddIO，其负极耦接所述第五PMOS管MP5的源极；当所述降压电路203包括串联的多个二极管时，所述多个二极管中的第一个二极管的正极接入所述IO接口电路的电源电压VddIO，上一个二极管的负极耦接下一个二极管的正极，最后一个二极管的负极耦接所述第五PMOS管MP5的源极。

在具体实施中，所述二极管可以包括PMOS管(图中未标示)，其栅极耦接其漏极并耦接所述二极管的负极，其源极耦接所述二极管的正极，其衬底耦接所述IO接口电路的电源电压VddIO，例如在图4中共包括3个二极管，分别由第六PMOS管MP6、第七PMOS管MP7和第八PMOS管MP8构建。需要说明的是，二极管的具体实施方式并不限于此，所述二极管还可以包括NMOS管。

进一步而言，为了适应不同压差的IO接口电路的电源电压VddIO和主电路的电源电压Vdd，以使得降压电路203对所述IO接口电路的电源电压VddIO提供不同大小的压降，所述一个二极管或所述多个二极管可以与各自的导通控制电路(图中未标示)并联，所述导通控制电路接入对应的控制信号和使能信号。

需要说明的是，本发明实施例并不限制所述控制信号和使能信号的具体来源。在具体实施中，所述控制信号可以由所述主电路提供。所述使能信号为所述上下电检测信号FP或者基于所述上下电检测信号FP生成，当所述主电路上电时，所述使能信号为所述无效电平，当所述主电路下电时，所述使能信号为所述有效电平，例如，所述使能信号可以是与所述上下电检测信号FP反相的信号FPB，可以取自于所述缓冲器202中的第二反相器的输出端。对应地，包括所述第六PMOS管MP6的二极管并联的导通控制电路接收使能信号FPB和控制信号S3，包括所述第七PMOS管MP7的二极管并联的导通控制电路接收使能信号FPB和控制信号S2，包括所述第八PMOS管MP8的二极管并联的导通控制电路接收使能信号FPB和控制信号S1。

当所述使能信号FPB为有效电平，例如逻辑高电平时，所述导通控制电路导通以使得所述二极管被短接。对应于所述主电路未上电时，所述降压电路203无需为所述IO接口电路的电源电压VddIO提供压降的情况。当所述使能信号FPB为无效电平，例如逻辑低电平时，所述导通控制电路可以根据所述控制信号S1(此处仅以包括所述第八PMOS管MP8的二极管为例)导通或者断路。

本发明实施例上、下电状态检测电路400可以通过控制所述控制信号和使能信号的电平逻辑，对所述降压电路203包括的二极管的数量进行灵活配置，在抑制电路漏电流的同时，可以适应不同压差的IO接口电路的电源电压VddIO和主电路的电源电压Vdd，可适用于广泛的电源电压范围。

在具体实施中，所述导通控制电路可以包括短接开关和使能开关。所述短接开关可以为PMOS管，例如在图4中共包括3个短接开关，分别由第九PMOS管MP9、第十PMOS管MP10和第十一PMOS管MP11构建。需要说明的是，所述使能开关的具体实施方式并不限于此，所述短接开关还可以为NMOS管。进一步而言，所述短接开关和所述使能开关还可以是三极管或常规的开关元件或封装于芯片的集成开关。

其中，包括所述第六PMOS管MP6的二极管对应短接开关MP11和使能开关MN6，包括所述第七PMOS管MP7的二极管对应短接开关MP10和使能开关MN7，包括所述第八PMOS管MP8的二极管对应短接开关MP9和使能开关MN8。以包括所述第六PMOS管MP6的二极管为例，所述短接开关MP11的控制端接入所述控制信号S3，所述短接开关MP11的第一端耦接所述二极管的正极，所述短接开关MP11的第二端耦接所述二极管的负极，所述使能开关MN6适于在其控制端为所述有效电平时导通并在其控制端为所述无效电平时关断，所述使能开关MN6的控制端接入所述使能信号FPB，所述使能开关MN6的第一端耦接所述短接开关MP11的控制端，所述使能开关MN6的第二端耦接所述参考端。

在本发明实施例中，当所述控制信号由所述主电路提供时，所述导通控制电路还可以包括第二电平转换电路(可参见图4中的第二电平转换电路I1、I2和I3)。继续以包括所述第六PMOS管MP6的二极管为例，所述第二电平转换电路I3适于对所述控制信号S3进行电平转换，使得转换后的所述控制信号S3处于所述IO接口电路的电源电压VddIO界定的电源域，有利于所述导通控制电路中的电平兼容。

图5和图6分别是两种针对上、下电状态检测电路400和上、下电状态检测电路100(参见图1)的仿真对比图。其中，图5和图6均用New structure代表所述上、下电状态检测电路400，用Old structure代表所述上、下电状态检测电路100。

图5示出了在25℃下，IO接口电路的电源电压VddIO为3.63V，主电路的电源电压Vdd为1.08V的情况。从图5中可以看出，当IO接口电路的电源电压VddIO建立但主电路的电源电压Vdd未建立时，上、下电状态检测电路100和400所输出的上下电检测信号FP均为逻辑低电平，当二者均建立后，所述上下电检测信号FP均翻转为逻辑高电平，但是，当所述主电路的电源电压Vdd再次撤销时，上、下电状态检测电路100无法完成检测，其输出的上下电检测信号FP维持为逻辑高电平，而上、下电状态检测电路400输出的上下电检测信号FP翻转为逻辑低电平，能够检测到所述主电路的电源电压Vdd的撤销。此外，在所述IO接口电路的电源电压VddIO和所述主电路的电源电压Vdd均建立时，所述上、下电状态检测电路400的漏电流Leakage为728pA，所述上、下电状态检测电路100的漏电流Leakage为115pA，两者都具有较低的功耗。

此外，图6还示出了在25℃下，IO接口电路的电源电压VddIO为1.2V，主电路的电源电压Vdd为0.81V的情况。可以看出，当所述主电路的电源电压Vdd在建立后再次撤销时，所述上、下电状态检测电路400依然可以完成上、下电状态检测，而上、下电状态检测电路100无法完成。当在所述IO接口电路的电源电压VddIO和所述主电路的电源电压Vdd均建立时，所述上、下电状态检测电路400的漏电流Leakage低至38.1pA，所述上、下电状态检测电路100的漏电流Leakage为13pA。

因此，上、下电状态检测电路400能够完成对所述IO接口电路和主电路的上电状态的有效检测，并且能够适用于较宽的电源电压范围，同时保持较低的功耗。

本发明实施例还公开了一种电子系统，所述电子系统可以包括上述图2、图3、图4示出的上、下电状态检测电路200、300或400以及所述主电路和IO接口电路。所述电子系统可以是芯片。

需要说明的是，本文中的“逻辑高电平”和“逻辑低电平”是相对的逻辑电平，对其具体电压范围并不做限定。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种电子系统的上、下电状态检测电路，所述电子系统包括主电路和IO接口电路，其特征在于，所述上、下电状态检测电路包括：

第一电平转换电路，其第一输入端接入所述主电路的电源电压，其第二输入端接入所述IO接口电路的电源电压，所述第一电平转换电路适于对所述主电路的电源电压进行电平转换，以产生上下电检测信号，所述上下电检测信号处于所述IO接口电路的电源电压界定的电源域。

2.根据权利要求1所述的上、下电状态检测电路，其特征在于，所述第一电平转换电路包括：

第一N型开关，适于在其控制端为逻辑高电平时导通并在其控制端为逻辑低电平时关断，所述第一N型开关的控制端耦接所述第一电平转换电路的第一输入端，所述第一N型开关的第一端耦接参考端，所述IO接口电路的电源电压经由第一P型开关接入所述第一N型开关的第二端，其中，所述参考端为逻辑低电平；

第一反相器，其输入端耦接所述第一N型开关的控制端，其正电源端直接或间接地接入所述IO接口电路的电源电压，其负电源端耦接所述参考端；

第二N型开关，适于在其控制端为逻辑高电平时导通并在其控制端为逻辑低电平时关断，所述第二N型开关的控制端耦接所述第一反相器的输出端，所述第二N型开关的第一端耦接所述参考端，所述IO接口电路的电源电压经由第二P型开关接入所述第二N型开关的第二端；

所述第一P型开关，适于在其控制端为逻辑低电平时导通并在其控制端为逻辑高电平时关断，所述第一P型开关的第一端接入所述IO接口电路的电源电压，所述第一P型开关的第二端耦接所述第一N型开关；

所述第二P型开关，适于在其控制端为逻辑低电平时导通并在其控制端为逻辑高电平时关断，所述第二P型开关的第一端接入所述IO接口电路的电源电压，所述第二P型开关的第二端耦接所述第二N型开关。

3.根据权利要求2所述的上、下电状态检测电路，其特征在于，还包括：

降压电路，适于对所述IO接口电路的电源电压进行降压，所述第一反相器的正电源端经由所述降压电路接入所述IO接口电路的电源电压。

4.根据权利要求3所述的上、下电状态检测电路，其特征在于，所述降压电路包括：一个二极管或串联的多个二极管。

5.根据权利要求4所述的上、下电状态检测电路，其特征在于，所述二极管包括：

第一PMOS管，其栅极耦接其漏极并耦接所述二极管的负极，其源极耦接所述二极管的正极。

6.根据权利要求4或5所述的上、下电状态检测电路，其特征在于，所述一个二极管或所述多个二极管与各自的导通控制电路并联，所述导通控制电路接入对应的控制信号和使能信号，当所述使能信号为有效电平时，所述导通控制电路导通以使得所述二极管被短接，当所述使能信号为无效电平时，所述导通控制电路根据所述控制信号导通或者断路。

7.根据权利要求6所述的上、下电状态检测电路，其特征在于，所述控制信号由所述主电路提供；所述使能信号为所述上下电检测信号或者基于所述上下电检测信号生成，当所述主电路上电时，所述使能信号为所述无效电平，当所述主电路下电时，所述使能信号为所述有效电平。

8.根据权利要求7所述的上、下电状态检测电路，其特征在于，所述导通控制电路包括：

短接开关，其控制端接入所述控制信号，其第一端耦接所述二极管的正极，其第二端耦接所述二极管的负极；

使能开关，适于在其控制端为所述有效电平时导通并在其控制端为所述无效电平时关断，其控制端接入所述使能信号，其第一端耦接所述短接开关的控制端，其第二端耦接所述参考端。

9.根据权利要求8所述的上、下电状态检测电路，其特征在于，所述短接开关为第二PMOS管，所述使能开关为NMOS管。

10.根据权利要求8所述的上、下电状态检测电路，其特征在于，所述导通控制电路还包括：

第二电平转换电路，适于对所述控制信号进行电平转换，使得转换后的所述控制信号处于所述IO接口电路的电源电压界定的电源域。

11.根据权利要求2所述的上、下电状态检测电路，其特征在于，还包括：静电保护电路，所述主电路的电源电压经由所述静电保护电路接入所述第一N型开关的控制端和所述第一反相器的输入端。

12.根据权利要求11所述的上、下电状态检测电路，其特征在于，所述静电保护电路为电阻。

13.根据权利要求1至5、11和12中任一项所述的上、下电状态检测电路，其特征在于，还包括：

缓冲器，适于提高所述上下电检测信号的驱动能力。

14.一种电子系统，其特征在于，包括权利要求1至13中任一项所述的上、下电状态检测电路以及所述主电路和IO接口电路。