CN214756293U - 一种应用于soc的电平转换电路 - Google Patents

Abstract

一种应用于SOC的电平转换电路，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2、供给电压VDDH。本实用新型优点：本实用新型在SOC上电时，仍然能有效控制其输出所控制的电路。为满足SOC低功耗需求，在VDDL掉电后，本实用新型仍然能有效控制其输出所控制的电路。解决了普通Level‑Shifter结构在VDDL未建立或者不存在的情况下Level‑Shifter自身漏电的风险。适用于高速时钟，延时小。在VDDL电压较低的时候仍然能正确工作，同时能节省N管的面积。

Description

一种应用于SOC的电平转换电路

技术领域

本实用新型涉及本实用新型涉及模拟电路、SOC领域，尤其是一种应用于SOC 的电平转换电路。

背景技术

在大规模的SOC系统中集成了多种功能模块，这些模块的电源电压往往是不相同的，当属于不同电源电压的模块相互连接时，尤其是低电平向高电平转换时，需要插入电平转换电路，即Level-Shifter。

常见的Level-Shifter的结构，输入低电压，输出高电压。图中的反相器采用的是低压管，其他的四个MOS管都是用的高压管。这种结构主要有如下缺点：

缺点1：在SOC系统中上电时，高电压VDDH一般在低电压VDDL之前稳定，会出现如图2所示的情况。由于输入电压没有稳定，会导致输出电压出现不稳态。 Level-Shifter自身可能会漏电。其后级的电路也不能被有效的电平控制。

在SOC系统中，一些关键的模拟电路，如电源和时钟模块，其控制的开关会受数字电路控制，如图3所示。在上电的过程中，由于输入电压没有稳定，输出不能有效控制模拟电路，会导致关键的电源模块和时钟模块不能正确启动，从而引发整个SOC系统的上电失败。

缺点2：在SOC系统中，出于功耗的考虑，会关掉部分电源域，同样会出现图2所示的情况。Level-Shifter之后的电路没有被有效电平控制，会导致SOC中电源管理策略的失败。

缺点3：SOC系统中一般会用到高速时钟，图1所示的电路在高速时钟的驱动下，延时较大，会导致时序问题。甚至会出现不能有效输出高电平时钟的情况。

缺点4：图1所示的电路在VDDL电压较低的时候不能正确工作，如要适用较低电压，N管的面积比较大。

实用新型内容

为了解决上述现有技术中存在的问题，本实用新型提供一种应用于SOC的电平转换电路。

本实用新型解决其技术问题所采用的技术方案是：

一种应用于SOC的电平转换电路，包括第一NMOS管MN1、第二NMOS管 MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS 管MN6、第一PMOS管MP1、第二PMOS管MP2、供给电压VDDH；

其中，第一PMOS管MP1和第二PMOS管MP2的源极连接供给电压VDDH，第一PMOS管MP1的栅极连接于第二PMOS管MP2的漏极，第二PMOS管MP2 的栅极连接于第一PMOS管MP1的漏极；

第一PMOS管MP1的栅极连接于第三NMOS管MN3的栅极，第三NMOS管 MN3的漏极连接于第一PMOS管MP1的漏极，第三NMOS管MN3的源极接地，第一PMOS管MP1的漏极和第三NMOS管MN3的漏极共同连接于第五NMOS 管MN5的漏极，第五NMOS管MN5的栅极连接供给电压VDDH，第五NMOS管 MN5的源极连接于第一NMOS管MN1的漏极，第一NMOS管MN1的源极连接公共接地端电压；

第二PMOS管MP2的栅极连接于第四NMOS管MN4的栅极，第四NMOS管 MN4的漏极连接于第二PMOS管MP2的漏极，第四NMOS管MN4的源极接地，第二PMOS管MP2的漏极和第四NMOS管MN4的的漏极共同连接于第六NMOS 管MN6的漏极，第六NMOS管MN6的栅极连接供给电压VDDH，第六NMOS管 MN6的源极连接于第二NMOS管MN2的漏极，第二NMOS管MN2的源极连接公共接地端电压。

本实用新型还具有以下附加技术特征：

作为本实用新型技术方案进一步具体优化的：第二NMOS管MN2的栅极连接于第一二极管INV2、并作为输入端。

作为本实用新型技术方案进一步具体优化的：第二PMOS管MP2的漏极连接于第二二极管INV2、并作为输出端。

作为本实用新型技术方案进一步具体优化的：供给电压VDDH和第二PMOS 管MP2的漏极之间设置有第三PMOS管MP3(电复位开关MP3)。

作为本实用新型技术方案进一步具体优化的：供给电压VDDH和第一PMOS 管MP1的漏极之间设置有第三PMOS管MP3(电复位开关MP3)。

本实用新型和现有技术相比，其优点在于：

优点1：本实用新型在SOC上电时，仍然能有效控制其输出所控制的电路。

优点2：为满足SOC低功耗需求，在VDDL掉电后，本实用新型仍然能有效控制其输出所控制的电路。

优点3：解决了普通Level-Shifter结构在VDDL未建立或者不存在的情况下Level-Shifter自身漏电的风险。

优点4：适用于高速时钟，延时小。

优点5：在VDDL电压较低的时候仍然能正确工作，同时能节省N管的面积。

本实用新型的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本实用新型的实践了解到。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1-图6为本实用新型的改进型电路连接示意图；

图7-图10为本实用新型的实施例结构示意图；

图11为本实用新型的上电时VDDH，VDDL，RSTN和SETN的状态示意图；

图12-图13为本实用新型的VDDL掉电的状态示意图。

具体实施方式

下面将参照附图更详细地描述本实用新型公开的示例性实施例，这些实施例是为了能够更透彻地理解本实用新型，并且能够将本实用新型公开的范围完整的传达给本领域的技术人员。虽然附图中显示了本实用新型公开的示例性实施例，然而应当理解，本实用新型而不应被这里阐述的实施例所限制。

一种应用于SOC的电平转换电路，包括第一NMOS管MN1、第二NMOS管 MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS 管MN6、第一PMOS管MP1、第二PMOS管MP2、供给电压VDDH；

其中，第一PMOS管MP1和第二PMOS管MP2的源极连接供给电压VDDH，第一PMOS管MP1的栅极连接于第二PMOS管MP2的漏极，第二PMOS管MP2 的栅极连接于第一PMOS管MP1的漏极；

第一PMOS管MP1的栅极连接于第三NMOS管MN3的栅极，第三NMOS管 MN3的漏极连接于第一PMOS管MP1的漏极，第三NMOS管MN3的源极接地，第一PMOS管MP1的漏极和第三NMOS管MN3的漏极共同连接于第五NMOS 管MN5的漏极，第五NMOS管MN5的栅极连接供给电压VDDH，第五NMOS管 MN5的源极连接于第一NMOS管MN1的漏极，第一NMOS管MN1的源极连接公共接地端电压；

第二PMOS管MP2的栅极连接于第四NMOS管MN4的栅极，第四NMOS管 MN4的漏极连接于第二PMOS管MP2的漏极，第四NMOS管MN4的源极接地，第二PMOS管MP2的漏极和第四NMOS管MN4的的漏极共同连接于第六NMOS 管MN6的漏极，第六NMOS管MN6的栅极连接供给电压VDDH，第六NMOS管 MN6的源极连接于第二NMOS管MN2的漏极，第二NMOS管MN2的源极连接公共接地端电压。

优化的，第二NMOS管MN2的栅极连接于第一二极管INV2、并作为输入端。

优化的，第二PMOS管MP2的漏极连接于第二二极管INV2、并作为输出端。

优化的，供给电压VDDH和第二PMOS管MP2的漏极之间设置有第三PMOS 管MP3(电复位开关MP3)。

优化的，供给电压VDDH和第一PMOS管MP1的漏极之间设置有第三PMOS 管MP3(电复位开关MP3)。

实施例

图1是一种常见的Level-Shifter的结构。输入低电压，输出高电压。图中的反相器采用的是低压管，其他的四个MOS管都是用的高压管。

针对图2的情况，修改电路如图4所示。增加了MN3和MN4两个NMOS管。这样MP1和MN3形成一个反相器，MP2和MN4也形成一个反相器，这两个反相器构成了一个锁存器。在图4所示的情况下，VDDL掉电，OUT仍然能保持VDDL 掉电之前的状态，不会出现不定态，可以确保后级电路被有效控制，也避免了因不定态导致的Level-Shifter自身漏电的风险。

完整的电路如图5所示。图5中只有INV1采样低压管，其他的管子都是高压管。由于MN1和MN2采样高压，会导致在高速时钟下延时问题，甚至不能正确工作。可以考虑把MN1和MN2管改成低压管，这样会提高电路的响应速度，但是直接换成低压管，MN1和MN2存在被高电压击穿的风险。

为了解决图5工作速率受限的问题，修改电路如图6所示。MN1和MN2管改成低压管，增加了MN5和MN6，MN5和MN6采用高压管，可以保护低压管 MN1和MN2不被高压击穿。因为低压管的阈值小，面积小，工作速度快，MN1 和MN2管改成低压管，既节省了版图面积，又能在较小的版图面积下，VDDL 更低时，电路仍然可以在高速时钟驱动下正常工作。

图6没有解决上电时输出电平不确定的问题。因为VDDL的建立时间一般要比VDDH慢，所以上电时，图6和图4的情况类似，输出是不确定的，既可能是高电平，也有可能是低电平。可以通过增加复位开关解决该问题。

本实用新型最终的实现有两个版本，分别是图7和图8，分别命名为RST0 和RST1。在图6的基础上增加了上电复位开关MP3。

在上电时(此时Level-Shifter的情形如图9-10所示)，图7会自动输出低电平；图8会自动输出高电平；上电时需要输入低电平还是高电平可根据应用需要决定。RSTN和SETN都是低电平复位，复位信号是通过VDDH产生的，即在VDDH 完全建立之前，RSTN和SETN保持低电平，等VDDH稳定后，RSTN和SETN保持高电平。上电时VDDH，VDDL，RSTN和SETN的状态如图11所示。

图7和图8中，MN1和MN2管改成低压管，因为低压管的阈值小，面积小，工作速度快，MN1和MN2管改成低压管，既节省了版图面积，又能在较小的版图面积下，VDDL更低时，电路仍然可以在高速时钟驱动下正常工作。MN5和 MN6采用高压管，可以保护低压管MN1和MN2不被高压击穿。

图7和图8中，MP1和MN3形成一个反相器，MP2和MN4也形成一个反相器，这两个反相器构成了一个锁存器。在VDDL掉电时(此时的情形如图12-13 所示)，OUT仍然能保持VDDL掉电之前的状态，不会出现不定态，可以确保后级电路被有效控制，也避免了因不定态导致的Level-Shifter自身漏电的风险。

为使本实用新型实施例的目的、技术方案和优点更加清楚，上面结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行了清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本实用新型实施例的组件可以以各种不同的配置来布置和设计。

因此，以上对在附图中提供的本实用新型的实施例的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

Claims (5)

1.一种应用于SOC的电平转换电路，其特征在于：

包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2、供给电压VDDH；

其中，第一PMOS管MP1和第二PMOS管MP2的源极连接供给电压VDDH，第一PMOS管MP1的栅极连接于第二PMOS管MP2的漏极，第二PMOS管MP2的栅极连接于第一PMOS管MP1的漏极；

第一PMOS管MP1的栅极连接于第三NMOS管MN3的栅极，第三NMOS管MN3的漏极连接于第一PMOS管MP1的漏极，第三NMOS管MN3的源极接地，第一PMOS管MP1的漏极和第三NMOS管MN3的漏极共同连接于第五NMOS管MN5的漏极，第五NMOS管MN5的栅极连接供给电压VDDH，第五NMOS管MN5的源极连接于第一NMOS管MN1的漏极，第一NMOS管MN1的源极连接公共接地端电压；

第二PMOS管MP2的栅极连接于第四NMOS管MN4的栅极，第四NMOS管MN4的漏极连接于第二PMOS管MP2的漏极，第四NMOS管MN4的源极接地，第二PMOS管MP2的漏极和第四NMOS管MN4的漏极共同连接于第六NMOS管MN6的漏极，第六NMOS管MN6的栅极连接供给电压VDDH，第六NMOS管MN6的源极连接于第二NMOS管MN2的漏极，第二NMOS管MN2的源极连接公共接地端电压。

2.根据权利要求1所述的一种应用于SOC的电平转换电路，其特征在于：第二NMOS管MN2的栅极连接于第一二极管INV2、并作为输入端。

3.根据权利要求1所述的一种应用于SOC的电平转换电路，其特征在于：第二PMOS管MP2的漏极连接于第二二极管INV2、并作为输出端。

4.根据权利要求2或3任一项所述的一种应用于SOC的电平转换电路，其特征在于：供给电压VDDH和第二PMOS管MP2的漏极之间设置有第三PMOS管MP3。

5.根据权利要求2或3任一项所述的一种应用于SOC的电平转换电路，其特征在于：供给电压VDDH和第一PMOS管MP1的漏极之间设置有第三PMOS管MP3。

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