CN105281726B - 一种上电复位电路 - Google Patents

Abstract

本发明提供一种上电复位电路，包括：上电检测单元、电源电压降低脉冲检测单元及迟滞比较器。所述上电检测单元用于检测电源电压VDD达到稳态值V_final的瞬时电压上升过程，并输出随电源电压VDD上升的检测电压V_OUT。所述电源电压降低脉冲检测单元用于检测电源电压VDD从稳态值V_final下降到最低电压V_brown的瞬时电压降低过程，并输出随电源电压VDD下降的检测电压V_OUT。所述迟滞比较器用于对输入的检测电压V_OUT与所述迟滞比较器的临界电压阈值进行比较并输出复位信号RESET。解决了主体电路在电源电压突发降低时，无法自动响应产生复位信号的问题，该复位电路能在主体电路上电和发生突发性电源电压降低时产生复位信号，同时降低复位电路的静态功耗和占用面积。

Description

一种上电复位电路

技术领域

本发明属于集成电路设计领域，具体涉及一种结构简单、功耗低且不受温度和电源电压上升时间影响的新型上电复位电路。

背景技术

半导体技术的不断进步使得集成电路的复杂度日益提升，集射频电路、模拟电路和数字电路于同一个硅衬底上的片上系统(SOC)成为当前集成电路设计的主流趋向。当外部电源通过芯片引脚对系统供电时，供给系统的电源电压是逐步上升至稳态值的，此间，用以存储工作状态和信息的寄存器、锁存器、静态存储器、动态存储器等数字单元可能工作在既非“0”又非“1”的未知状态，部分模拟电路的中间节点也可能处于亚稳态，造成系统上电时主体电路工作异常。为了解决这一问题，需要引入上电复位电路，以便在电源电压逐步上升至其稳态值的过程中产生一个复位信号，该复位信号有效时，主体电路中所有可能处于中间态的节点将被初始化至某一固定的已知态；电源电压到达其稳态值并持续一段时间后，复位信号无效，主体电路开始在恒定的电源电压下正常工作。现有的上电复位电路在主体电路的电源电压突发降低时，无法自动响应产生复位信号，易造成主体电路工作异常。同时，现有的上电复位电路也存在静态功耗高，占用面积大等问题。

发明内容

本发明提供一种上电复位电路，解决在主体电路在电源电压突发降低时，无法自动响应产生复位信号的问题，使复位电路能在主体电路初始化和发生突发性电源电压降低时产生复位信号，提高电路的智能性和稳定性，降低复位电路静态功耗和占用面积。

为实现上述目的，本发明提供以下技术方案：

一种上电复位电路，包括：上电检测单元、电源电压降低脉冲检测单元及迟滞比较器。所述上电检测单元的输出端分别与所述电源电压降低脉冲检测单元的输出端及所述迟滞比较器的输入端相连；电源电压VDD分别与所述上电检测单元的输入端、所述电源电压降低脉冲检测单元的输入端及迟滞比较器的电源端相连；接地电压GND分别与所述上电检测单元的接地端、所述电源电压降低脉冲检测单元的接地端及迟滞比较器的接地端相连。

所述上电检测单元用于检测电源电压VDD达到稳态值V_final的瞬时电压上升过程，并输出随电源电压VDD上升的检测电压V_OUT；

所述电源电压降低脉冲检测单元用于检测电源电压VDD从稳态值V_final下降到最低电压V_brown的瞬时电压降低过程，并输出随电源电压VDD下降的检测电压V_OUT；

所述迟滞比较器用于对输入的检测电压V_OUT与所述迟滞比较器的临界电压阈值进行比较并输出复位信号RESET。

优选的，所述检测电压V_OUT从低到高上升过程中，如果所述检测电压V_OUT大于所述迟滞比较器的上临界电压阈值V_SPH，则所述迟滞比较器输出复位信号RESET的值为0，否则所述迟滞比较器输出复位信号RESET的值等于电源电压VDD。

优选的，所述检测电压V_OUT从高到低下降过程中，如果所述检测电压V_OUT小于所述迟滞比较器的下临界电压阈值V_SPL，则所述迟滞比较器输出复位信号RESET的值等于电源电压VDD，否则所述迟滞比较器输出复位信号RESET的值为0。

优选的，所述复位电路的有效复位时间等于检测电压V_OUT达到所述迟滞比较器的上临界电压阈值V_SPH的时间与所述电源电压VDD达到稳态值V_final的时间差。

优选的，所述上电检测单元包括：第一PMOS管、第二PMOS管、第一电压耦合元件和第二电压耦合元件；

第一电压耦合元件的一端与第一PMOS管的源极相连作为所述上电检测单元的输入端，第一电压耦合元件的另一端与第一PMOS管的栅极相连；

第二电压耦合元件的一端与第二PMOS管的栅极相连，第二电压耦合元件的另一端与第二PMOS管的漏极相连作为所述上电检测单元的接地端；

所述第一PMOS管的栅极与所述第二PMOS管的源极相连，所述第一PMOS管的漏极与所述第二PMOS管的栅极相连。

优选的，所述第一电压耦合元件和所述第二电压耦合元件采用漏极与源极短接的第一NMOS管和第二NMOS管；所述第一NMOS管的栅极作为所述第一电压耦合元件的一端，所述第一NMOS管的漏极作为所述第一电压耦合元件的另一端；所述第二NMOS管的栅极作为所述第二电压耦合元件的一端，所述第二NMOS管的漏极作为所述第二电压耦合元件的另一端。

优选的，所述电源电压降低脉冲检测单元包括：直流通道电路和检测电路；

所述直流通道电路由栅极和漏极短接的三个MOS管串联组成，其中，第一MOS管为PMOS管,第二MOS管和第三MOS管为NMOS管，所述第二MOS管的漏极与所述第一MOS管的漏极相连，所述第二MOS管的源极与所述第三MOS管的漏极相连，所述第三MOS管的源极连接接地电压GND,所述第一MOS管的源极接电源电压VDD；

所述检测电路的输入端与所述第一MOS管的漏极相连，所述检测电路的输出端为所述电源电压降低脉冲检测单元的输出端。

优选的，所述检测电路包括:第三PMOS管、第四PMOS管、第三NMOS管，第四NMOS管及第三电压耦合元件；

所述第三PMOS管的栅极和漏极短接，所述第三PMOS管的源极连接电源电压VDD，所述第三PMOS管的漏极与所述第三电压耦合元件的一端相连，所述第三电压耦合元件的另一端与接地电压GND相连；

所述第三NMOS管的栅极与所述第四NMOS管的漏极相连，所述第三NMOS管的源极与接地电压GND相连，所述第三NMOS管的漏极作为所述检测电路的输出端；

所述第四PMOS管的栅极与所述第四NMOS管的栅极相连，所述第四PMOS管的栅极作为所述检测电路的输入端，所述第四PMOS管的漏极与所述第四NMOS管的漏极相连，所述第四PMOS管的源极与所述第三PMOS管的漏极相连，所述第四NMOS管的源极与接地电压GND相连。

优选的，所述第三电压耦合元件采用漏极与源极短接的第五NMOS管，所述第五NMOS管的栅极作为所述第三电压耦合元件的一端，所述第五NMOS管的漏极作为所述第三电压耦合元件的另一端。

优选的，所述迟滞比较器包括：第六PMOS管、第七PMOS管、第八PMOS管、第六NMOS管、第七NMOS管及第八NMOS管；

所述第六PMOS管、所述第七PMOS管、所述第六NMOS管及所述第七NMOS管的栅极连接在一起，作为所述迟滞比较器的输入端；

所述第六PMOS管的源极与电源电压VDD相连，所述第六PMOS管的漏极分别与所述第七PMOS管的源极和所述第八PMOS管的源极相连，所述第七PMOS管的漏极与所述第六NMOS管的漏极相连，所述第六NMOS管的源极分别与所述第七NMOS管的漏极和所述第八NMOS管的源极相连，所述第七NMOS管的源极与接地电压GND相连；

所述第八PMOS管栅极分别与所述第八NMOS管的栅极和所述第七PMOS管的漏极相连，并作为所述迟滞比较器的输出端，所述第八PMOS管的漏极接地电压GND，所述第八NMOS管的漏极接电源电压VDD。

本发明提供一种上电复位电路，能够保证主体电路初始化和检测电源电压突发性降低时产生复位信号，使主体电路中所有处于中间态的节点被初始化至某一固定已知态，直到电源电压恢复至稳态值并持续一段时间后，复位信号无效，主体电路正常工作。

附图说明

为了更清楚地说明本发明的具体实施例，下面将对实施例中所需要使用的附图作简单地介绍。

图1：是本发明提供的一种上电复位电路结构示意图；

图2：是本发明实施例提供的一种上电复位电路时序图；

图3：是本发明实施例提供的一种上电复位电路图；

图4：是本发明实施例中上电检测单元的复位时间变化仿真图；

图5：是本发明实施例中电源电压降低脉冲检测单元的有效复位时间变化仿真图；

图6：是本发明实施例中电源电压降低脉冲检测单元能够检测到的最大电压V_detect随电源电压降低脉冲脉宽的变化曲线图；

图7：是本发明实施例上电过程的有效复位时间随温度变化的仿真图；

图8：是本发明实施例电源电压降低过程的有效复位时间随温度变化的仿真图。

具体实施方式

为了使本技术领域的人员更好地理解本发明实施例的方案，下面结合附图和实施方式对本发明实施例作进一步的详细说明。

针对外部电源对集成电路系统的上电过程和由于干扰所致的突发性电源电压降低过程的复位电路，本发明提供一种上电复位电路，以提高电路的智能性和稳定性，降低复位电路静态功耗和占用面积。

一种上电复位电路，如图1所示，为本发明提供的一种上电复位电路结构示意图。包括：上电检测单元、电源电压降低脉冲检测单元及迟滞比较器三个部分。

所述上电检测单元的输出端分别与所述电源电压降低脉冲检测单元的输出端及所述迟滞比较器的输入端相连；电源电压VDD分别与所述上电检测单元的输入端、所述电源电压降低脉冲检测单元的输入端及迟滞比较器的电源端相连；接地电压GND分别与所述上电检测单元的接地端、所述电源电压降低脉冲检测单元的接地端及迟滞比较器的接地端相连。

所述上电检测单元用于检测电源电压VDD达到稳态值V_final的瞬时电压上升过程，并输出随电源电压VDD上升的检测电压V_OUT；

所述电源电压降低脉冲检测单元用于检测电源电压VDD从稳态值V_final下降到最低电压V_brown的瞬时电压降低过程，并输出随电源电压VDD下降的检测电压V_OUT；

所述迟滞比较器用于对输入的检测电压V_OUT与所述迟滞比较器的临界电压阈值进行比较并输出复位信号RESET。

如图2所示，是本发明实施例提供的一种上电复位电路时序图。所述检测电压V_OUT从低到高上升过程中，如果所述检测电压V_OUT大于所述迟滞比较器的上临界电压阈值V_SPH，则所述迟滞比较器输出复位信号RESET的值为0，否则所述迟滞比较器输出复位信号RESET的值等于电源电压VDD。

可见，电源电压VDD从低到高的上电过程中，所述上电检测单元检测电源电压VDD并输出检测电压V_OUT,所述迟滞比较器对检测电压V_OUT的值与上临界电压阈值V_SPH比较，进而产生相应的复位信号RESET。

所述检测电压V_OUT从高到低下降过程中，如果所述检测电压V_OUT小于所述迟滞比较器的下临界电压阈值V_SPL，则所述迟滞比较器输出复位信号RESET的值等于电源电压VDD，否则所述迟滞比较器输出复位信号RESET的值为0。

可见，电源电压VDD从高到低的下降过程中，所述电源电压降低脉冲检测单元用于响应突发的电源电压降低或电源波动行为，并输出检测电压V_OUT,当检测电压V_OUT值降至所述迟滞比较器的下临界电压阈值V_SPL时，其输出的检测电压V_OUT被迅速下拉至地(零电位)，所述迟滞比较器对产生相应的复位信号RESET。

需要说明的是，本发明实施例中，VDD代表电源电压，RESET是上电复位电路输出的复位信号，V_thresh是能够开启主体电路复位开关的最小电压，V_detect是电源电压降低脉冲检测单元能够检测到的最大电压(电源电压降至该值以下则产生相应的复位信号，否则，不予检测)，V_brown是发生电源电压降低行为时电源电压下降达到的最低电压，V_final是电源电压的稳态值；T_rise代表电源电压从0V到稳态值的上升时间，T_fall代表电源电压从稳态值到电源电压下降到最低电压V_brown的下降时间，T_int代表电源电压降低脉冲的脉宽(电源电压处于V_brown的时间)；将复位信号使主体电路复位开关开启到复位信号无效的时间段定义为复位时间T_POR，复位信号上升至电源稳态值到复位信号无效的时间段定义为有效复位时间T_POReff，同理，在检测电源电压降低行为时，将所产生的复位信号使主体电路复位开关开启到复位信号无效的时间段定义为复位时间T_BOR，复位信号上升至电源稳态值到复位信号无效的时间段定义为有效复位时间T_BOReff。

进一步，所述复位电路的有效复位时间等于检测电压V_OUT达到所述迟滞比较器的上临界电压阈值V_SPH的时间与所述电源电压VDD达到稳态值V_final的时间差。

如图3所示，为本发明实施例提供的一种上电复位电路图。图中，VDD是电源电压信号，GND是零电位信号，RESET是上电复位电路的输出信号，V_M和V_C、V_D、V_N分别是上电检测单元和电源电压降低脉冲检测单元的中间节点信号，V_OUT是二者共同的输出信号。MN1～MN7为NMOS管，MP1～MP8为PMOS管，MC1～MC3为NMOS电容器。

所述上电检测单元包括：第一PMOS管MP1、第二PMOS管MP2、第一电压耦合元件和第二电压耦合元件。

具体的，第一电压耦合元件的一端与第一PMOS管MP1的源极相连作为所述上电检测单元的输入端，第一电压耦合元件的另一端与第一PMOS管MP1的栅极相连。第二电压耦合元件的一端与第二PMOS管MP2的栅极相连，第二电压耦合元件的另一端与第二PMOS管MP2的漏极相连作为所述上电检测单元的接地端。所述第一PMOS管MP1的栅极与所述第二PMOS管MP2的源极相连，所述第一PMOS管MP1的漏极与所述第二PMOS管MP2的栅极相连。

进一步，所述第一电压耦合元件和所述第二电压耦合元件采用漏极与源极短接的第一NMOS管MC1和第二NMOS管MC2；所述第一NMOS管MC1的栅极作为所述第一电压耦合元件的一端，所述第一NMOS管MC1的漏极作为所述第一电压耦合元件的另一端；所述第二NMOS管MC2的栅极作为所述第二电压耦合元件的一端，所述第二NMOS管MC2的漏极作为所述第二电压耦合元件的另一端。

需要说明的是，在实际应用中，所述第一电压耦合元件和所述第二电压耦合元件也可直采用电容元件，本实施例采用NMOS管，主要考虑的因素是降低能耗和减少占用面积。

由图3所示，上电时，电源电压VDD从0V到稳态值的过程中，开始时，上电检测单元的电路中所有节点电压均为0V，当电源电压VDD开始变化时，第一NMOS管MC1将电源电压VDD的变化直接耦合至V_M,V_M随着电源电压VDD的增大而增大，理想情况下V_OUT保持0V不变，考虑节点V_M和V_OUT之间寄生电容的影响，V_OUT会以极缓的速度开始上升。当V_M与V_OUT的差值达到第二PMOS管MP2的阈值电压时，第二PMOS管MP2导通，在其下拉作用下，V_M的上升速度减慢并逐渐与电源电压VDD形成压差，当该压差达到第一PMOS管MP1的阈值电压时，第一PMOS管MP1导通，电源电压VDD通过第一PMOS管MP1对第二NMOS管MC2充电，V_OUT逐渐升高。当电源电压VDD上升至其稳态值时，V_M也停止上升，在VDD升至稳态值V_final一段时间后，V_OUT才上升至迟滞比较器的上临界电压V_SPH；此前，所述迟滞比较器输出的复位信号RESET一直跟随电源电压VDD的变化而变化，直到VOUT达到上临界电压V_SPH时刻，RESET从“1”态转至“0”态，由此完成上电复位信号的产生。

需要说明的是，本实施例中将复位信号RESET跟随电源电压VDD的变化而变化定义为“1”态，复位信号RESET为0时定义成“0”态。

如图4所示，是本发明实施例中上电检测单元的复位时间变化仿真图。在T_rise≤100μs的情况下，有效复位时间基本固定，为600μs左右；T_rise超过100μs后，复位时间随上升时间的增加而合理增加。需要说明的是，上电检测单元没有电源到地的直接通路，因而，忽略泄露电流后，所述上电检测单元的静态功耗为0。

如图1所示，所述电源电压降低脉冲检测单元包括：直流通道电路和检测电路。所述直流通道电路由栅极和漏极短接的三个MOS管串联组成，其中，第一MOS管MP5为PMOS管,第二MOS管MN3和第三MOS管MN4为NMOS管，所述第二MOS管MN3的漏极与所述第一MOS管MP5的漏极相连，所述第二MOS管MN3的源极与所述第三MOS管MN4的漏极相连，所述第三MOS管MN4的源极连接接地电压GND,所述第一MOS管MP5的源极接电源电压VDD。所述检测电路的输入端与所述第一MOS管MP5的漏极相连，所述检测电路的输出端为所述电源电压降低脉冲检测单元的输出端。

进一步，所述检测电路包括:第三PMOS管MP3、第四PMOS管MP4、第三NMOS管MN1，第四NMOS管MN2及第三电压耦合元件。所述第三PMOS管MP3的栅极和漏极短接，所述第三PMOS管MP3的源极连接电源电压VDD，所述第三PMOS管MP3的漏极与所述第三电压耦合元件的一端相连，所述第三电压耦合元件的另一端与接地电压GND相连。所述第三NMOS管MN1的栅极与所述第四NMOS管MN2的漏极相连，所述第三NMOS管MN1的源极与接地电压GND相连，所述第三NMOS管MN1的漏极作为所述检测电路的输出端。所述第四PMOS管MP4的栅极与所述第四NMOS管MN2的栅极相连，所述第四PMOS管MP4的栅极作为所述检测电路的输入端，所述第四PMOS管MP4的漏极与所述第四NMOS管MN2的漏极相连，所述第四PMOS管MP4的源极与所述第三PMOS管MP3的漏极相连，所述第四NMOS管MN2的源极与接地电压GND相连。

更进一步，所述第三电压耦合元件采用漏极与源极短接的第五NMOS管MC3，所述第五NMOS管的栅极作为所述第三电压耦合元件的一端，所述第五NMOS管MC3的漏极作为所述第三电压耦合元件的另一端。需要说明的是，所述第三电压耦合元件也可采用电容元件，本实施例选用NMOS电容器。

具体的，如图3所示，所述电源电压降低脉冲检测单元正常供电时，第三NMOS管MN1处于截止区，输出电压V_OUT信号保持电源电压VDD稳态值不变；电源电压VDD发生突发性电源电压降低行为时，受第五NMOS管MC3电容器放电时间的影响，V_C节点电压下降速度小于V_N节点电压下降速度，进而在第四PMOS管MP4的栅源极间产生电压差，该电压差达到第四PMOS管MP4的阈值电压时，第四PMOS管MP4导通并将其漏极V_D迅速上拉，V_D达到第三NMOS管MN1的阈值电压后迅速将输出电压V_OUT下拉，输出电压V_OUT降至迟滞比较器的下临界电压V_SPL时，触发复位信号RESET由“0”态到“1”态转变；此后，电源电压VDD脱离电源电压降低行为恢复至稳态值的过程与上电过程同理，由上电检测单元在电源电压VDD稳定到终值一段时间后控制输出电压V_OUT上升至上临界电压V_SPH，触发复位信号RESET由“1”态到“0”态的转变，进而完成电源电压降低过程的复位信号产生。

如图5所示，是本发明实施例中电源电压降低脉冲检测单元的有效复位时间变化仿真图。由该仿真结果可以看出，电源电压降低脉冲检测单元能够检测到不同下降时间和不同脉宽的电源电压降低毛刺，所产生的复位信号的脉宽为350μs左右。

如图6所示，是本发明实施例中电源电压降低脉冲检测单元能够检测到的最大电压V_detect随电源电压降低脉冲脉宽的变化曲线图。可以看出，脉宽超过1μs后，V_detect的变化相对稳定，可检测阈值为1.55V左右，也就是说，若电源电压降低行为导致电源电压降至该值以下，则产生相应的复位信号，否则，对于轻微的电源电压降低行为(不致影响后级主体电路正常的工作状态)，电源电压降低检测单元不予检测。

需要说明的是，本实施例中所述电源电压降低脉冲检测单元包含一条电源到地的直流通路，因而消耗一定的静态电流，典型值约为300nA，因此在1.8V供电电压下，本发明设计的上电复位电路总静态功耗约为540nW。经过合理的优化，该值还可以进一步降低。

如图1所示，所述迟滞比较器包括：第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第六NMOS管MN5、第七NMOS管MN6及第八NMOS管MN7。

所述第六PMOS管MP6、所述第七PMOS管MP7、所述第六NMOS管MN5及所述第七NMOS管MN6的栅极连接在一起，作为所述迟滞比较器的输入端。

所述第六PMOS管MP6的源极与电源电压VDD相连，所述第六PMOS管MP6的漏极分别与所述第七PMOS管MP7的源极和所述第八PMOS管MP8的源极相连，所述第七PMOS管MP7的漏极与所述第六NMOS管MN5的漏极相连，所述第六NMOS管MN5的源极分别与所述第七NMOS管MN6的漏极和所述第八NMOS管MN7的源极相连，所述第七NMOS管MN6的源极与接地电压GND相连。

所述第八PMOS管MP8栅极分别与所述第八NMOS管MN7的栅极和所述第七PMOS管MP7的漏极相连，并作为所述迟滞比较器的输出端，所述第八PMOS管MP8的漏极接地电压GND，所述第八NMOS管MN7的漏极接电源电压VDD。

如图3所示，可将所述迟滞比较器电路分为两部分。在输出电压V_OUT从低到高上升的过程中，所述迟滞比较器的第七NMOS管MN6首先导通，将第八NMOS管MN7的源极电压下拉，进而导致第六NMOS管MN5导通，所述第六NMOS管MN5的导通会使所述迟滞比较器的输出电压被下拉，输出电压的降低会导致所述第八NMOS管MN7关断，使所述第八NMOS管MN7的源极的电压进一步降低，从而使所述第六NMOS管MN5的导通更加充分，这一正反馈过程会一直持续直至所述第七NMOS管MN7被彻底关断而所述第六NMOS管MN5、所述第七NMOS管MN6则处于充分导通状态为止，使所述迟滞比较器输出复位信号RESET处于“0”态。此时，第八PMOS管MP8开启，第八NMOS管MN7关断，比较器的转换临界电压仅由所述第六PMOS管MP6、所述第七PMOS管MP7、所述第八PMOS管MP8决定，所述第六PMOS管MP6和所述第七PMOS管MP7提供了一条电源电压VDD至地电平GND的直流通路。

在输出电压V_OUT从高到低下降的过程中，所述迟滞比较器的第六PMOS管MP6首先导通，将第八PMOS管MP8的源极电压上拉，进而导致第七PMOS管MP7导通，所述第七PMOS管MP7的导通会使比较器的输出被上拉，输出电压的升高会导致所述第八PMOS管MP8关断，使所述第八PMOS管MP8的源极电压进一步上升，从而使所述第七PMOS管MP7的导通更加充分，这一正反馈过程会一直持续直至所述第八PMOS管MP8被彻底关断而所述第六PMOS管MP6、所述第七PMOS管MP7则处于充分导通状态为止，使所述迟滞比较器输出复位信号RESET处于“1”态。此时，所述第八NMOS管MN7开启，所述第八PMOS管MP8关断，所述迟滞比较器的转换临界电压仅由所述第六NMOS管MN5、所述第七NMOS管MN6、所述第八NMOS管MN7决定，所述第六NMOS管MN5和所述第七NMOS管MN6提供了一条电源电压VDD至地电平GND的直流通路。

可见，复位信号RESET由“1”态到“0”态的转变时对应的输入电压值即为所述迟滞比较器的上临界电压值V_SPH，此时，流过所述第七NMOS管MN6和所述第八NMOS管MN7的电流相等，即可推导出V_SPH与所述第七NOMS管MN6、所述第八NMOS管MN7尺寸大小的关系式。复位信号RESET由“1”态到“0”态的转变时对应的输入电压值即为迟滞比较器的下临界电压值V_SPL，此时，流过所述第六PMOS管MP6和所述第八PMOS管MP8的电流相等，即可推导出V_SPL与所述第六PMOS管MP6、所述第八PMOS管MP8尺寸大小的关系式。

相应地，当输入电压V_OUT低于比所述迟滞比较器的下临界电压值V_SPL时，复位信号RESET呈“1”态，直到V_OUT高于比较器的上临界电压值V_SPH时，RESET才发生由“1”态到“0”态的转变。同理，当输出电压V_OUT高于所述迟滞比较器的上临界电压值V_SPH时，复位信号RESET呈“0”态，直到输出电压V_OUT低于所述迟滞比较器的下临界电压值V_SPL时，复位信号RESET才发生由“0”态到“1”态的转变。

需要说明的是，所述迟滞比较器还可采用其它施密特触发器结构的电路实现。如图7所示，为本发明实施例上电过程的有效复位时间随温度变化的仿真图；如图8所示，为本发明实施例电源电压降低过程的有效复位时间随温度变化的仿真图。可见，在工作温度-40℃～120℃时，本实施例提供的复位电路的有效复位时间不受温度高低的影响，也不受上电时间长短影响，适用于各类低功耗的SOC设计中。

本发明提供的一种上电复位电路，利用MOS管的特性，实现电源电压上升到稳态值过程和发生突发性电源电压降低过程时产生复位信号，使主体电路中所有处于中间态的节点被初始化至某一固定已知态，直到电源电压恢复至稳态值并持续一段时间后，复位信号无效，主体电路正常工作。同时，本发明提供的新型上电复位电路几乎不受温度变化的影响，其正常工作的温度范围为-40℃～120℃，也不受电源供电周期长短的影响，且静态功耗很低，占用面积小特点，可适用于各类低功耗的集成电路设计。

以上依据图示所示的实施例详细说明了本发明的构造、特征及作用效果，以上所述仅为本发明的较佳实施例，但本发明不以图面所示限定实施范围，凡是依照本发明的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本发明的保护范围内。

Claims (10)

1.一种上电复位电路，其特征在于，包括：上电检测单元、电源电压降低脉冲检测单元及迟滞比较器；

所述上电检测单元的输出端分别与所述电源电压降低脉冲检测单元的输出端及所述迟滞比较器的输入端相连；

电源电压VDD分别与所述上电检测单元的输入端、所述电源电压降低脉冲检测单元的输入端及迟滞比较器的电源端相连；

接地电压GND分别与所述上电检测单元的接地端、所述电源电压降低脉冲检测单元的接地端及迟滞比较器的接地端相连；

所述上电检测单元用于检测电源电压VDD达到稳态值V_final的瞬时电压上升过程，并输出随电源电压VDD上升的检测电压V_OUT；

所述电源电压降低脉冲检测单元用于检测电源电压VDD从稳态值V_final下降到最低电压V_brown的瞬时电压降低过程，并输出随电源电压VDD下降的检测电压V_OUT；

所述迟滞比较器用于对输入的检测电压V_OUT与所述迟滞比较器的临界电压阈值进行比较并输出复位信号RESET。

2.根据权利要求1所述的上电复位电路，其特征在于，所述检测电压V_OUT从低到高上升过程中，如果所述检测电压V_OUT大于所述迟滞比较器的上临界电压阈值V_SPH，则所述迟滞比较器输出复位信号RESET的值为0，否则所述迟滞比较器输出复位信号RESET的值等于电源电压VDD。

3.根据权利要求1所述的上电复位电路，其特征在于，所述检测电压V_OUT从高到低下降过程中，如果所述检测电压V_OUT小于所述迟滞比较器的下临界电压阈值V_SPL，则所述迟滞比较器输出复位信号RESET的值等于电源电压VDD，否则所述迟滞比较器输出复位信号RESET的值为0。

4.根据权利要求1所述的上电复位电路，其特征在于，所述复位电路的有效复位时间等于检测电压V_OUT达到所述迟滞比较器的上临界电压阈值V_SPH的时间与所述电源电压VDD达到稳态值V_final的时间差。

5.根据权利要求1所述的上电复位电路，其特征在于，所述上电检测单元包括：第一PMOS管、第二PMOS管、第一电压耦合元件和第二电压耦合元件；

第一电压耦合元件的一端与第一PMOS管的源极相连作为所述上电检测单元的输入端，第一电压耦合元件的另一端与第一PMOS管的栅极相连；

第二电压耦合元件的一端与第二PMOS管的栅极相连，第二电压耦合元件的另一端与第二PMOS管的漏极相连作为所述上电检测单元的接地端；

所述第一PMOS管的栅极与所述第二PMOS管的源极相连，所述第一PMOS管的漏极与所述第二PMOS管的栅极相连。

6.根据权利要求5所述的上电复位电路，其特征在于，所述第一电压耦合元件和所述第二电压耦合元件采用漏极与源极短接的第一NMOS管和第二NMOS管；所述第一NMOS管的栅极作为所述第一电压耦合元件的一端，所述第一NMOS管的漏极作为所述第一电压耦合元件的另一端；所述第二NMOS管的栅极作为所述第二电压耦合元件的一端，所述第二NMOS管的漏极作为所述第二电压耦合元件的另一端。

7.根据权利要求1所述的上电复位电路，其特征在于，所述电源电压降低脉冲检测单元包括：直流通道电路和检测电路；

所述直流通道电路由栅极和漏极短接的三个MOS管串联组成，其中，第一MOS管为PMOS管,第二MOS管和第三MOS管为NMOS管，所述第二MOS管的漏极与所述第一MOS管的漏极相连，所述第二MOS管的源极与所述第三MOS管的漏极相连，所述第三MOS管的源极连接接地电压GND,所述第一MOS管的源极接电源电压VDD；

所述检测电路的输入端与所述第一MOS管的漏极相连，所述检测电路的输出端为所述电源电压降低脉冲检测单元的输出端。

8.根据权利要求7所述的上电复位电路，其特征在于，所述检测电路包括:第三PMOS管、第四PMOS管、第三NMOS管，第四NMOS管及第三电压耦合元件；

所述第三PMOS管的栅极和漏极短接，所述第三PMOS管的源极连接电源电压VDD，所述第三PMOS管的漏极与所述第三电压耦合元件的一端相连，所述第三电压耦合元件的另一端与接地电压GND相连；

所述第三NMOS管的栅极与所述第四NMOS管的漏极相连，所述第三NMOS管的源极与接地电压GND相连，所述第三NMOS管的漏极作为所述检测电路的输出端；

所述第四PMOS管的栅极与所述第四NMOS管的栅极相连，所述第四PMOS管的栅极作为所述检测电路的输入端，所述第四PMOS管的漏极与所述第四NMOS管的漏极相连，所述第四PMOS管的源极与所述第三PMOS管的漏极相连，所述第四NMOS管的源极与接地电压GND相连。

9.根据权利要求8所述的上电复位电路，其特征在于，所述第三电压耦合元件采用漏极与源极短接的第五NMOS管，所述第五NMOS管的栅极作为所述第三电压耦合元件的一端，所述第五NMOS管的漏极作为所述第三电压耦合元件的另一端。

10.根据权利要求1所述的上电复位电路，其特征在于，所述迟滞比较器包括：第六PMOS管、第七PMOS管、第八PMOS管、第六NMOS管、第七NMOS管及第八NMOS管；

所述第六PMOS管、所述第七PMOS管、所述第六NMOS管及所述第七NMOS管的栅极连接在一起，作为所述迟滞比较器的输入端；

所述第六PMOS管的源极与电源电压VDD相连，所述第六PMOS管的漏极分别与所述第七PMOS管的源极和所述第八PMOS管的源极相连，所述第七PMOS管的漏极与所述第六NMOS管的漏极相连，所述第六NMOS管的源极分别与所述第七NMOS管的漏极和所述第八NMOS管的源极相连，所述第七NMOS管的源极与接地电压GND相连；

所述第八PMOS管栅极分别与所述第八NMOS管的栅极和所述第七PMOS管的漏极相连，并作为所述迟滞比较器的输出端，所述第八PMOS管的漏极接地电压GND，所述第八NMOS管的漏极接电源电压VDD。