CN108574489A - 一种比较器及逐次逼近式模拟数字转换器 - Google Patents

Abstract

一种比较器及逐次逼近式模拟数字转换器，所述比较器包括前置运算放大器、锁存器、电平移位单元及复位单元，其中：所述前置运算放大器，适于输出一级放大信号；所述锁存器，包括结构对称的第一反相电路及第二反相电路，适于根据比较结果输出相应的比较结果信号；所述电平移位单元包括对称设置的第一电平移位电路及第二电平移位电路，所述第一电平移位电路与所述复位单元及所述第一反相电路耦接，适于在所述比较器从复位状态跳转至比较状态时，导通所述第一反相电路；所述复位单元，适于在所述锁存时钟信号为低电平时，复位所述电平移位单元与所述第一反相电路及第二反相电路耦接所形成的节点的电压。采用上述方案，可以提高比较器的速度及增益。

Description

一种比较器及逐次逼近式模拟数字转换器

技术领域

本发明涉及电子电路技术领域，尤其涉及一种比较器及逐次逼近式模拟数字转换器。

背景技术

模拟数字转换器(Analog-to-Digital Converter，ADC)是现今的应用电子设备以及通信设备的核心模块，由于近年来电子市场对便携式电子通信设备的需求，低功耗高精度的ADC已然成为ADC技术的主要发展趋势。作为ADC结构的主要模块之一，比较器，尤其是高速度低功耗的比较器在市场上很受欢迎。

目前，典型的比较器的结构如图1或图2所示，图1中的比较器是基于锁存器(latch)1结构的比较器，带有前置静态放大器2，由于该前置静态放大器2，可以使得比较器提供一定的小信号增益，且这种比较器可以抵抗由于latch 1输出端大幅跳变耦合到输入端的踢回噪声(Kickback Noise)，速度也很快，但是存在静态功耗消耗大的问题。

为解决功耗消耗大的问题，出现了图2示出的带有动态前置(Preamp)放大器3和latch 4的比较器，利用节点电容放电时间同步对输入信号进行放大，同样达到了前置放大的作用，图2所示比较器在克服了图1中比较器的静态功耗消耗大的缺点之外，也可以具有较小的踢回噪声。

但是，上述的比较器均存在速度及增益低下的问题。

发明内容

本发明解决的问题是如何提高比较器的速度及增益。

为解决上述问题，本发明实施例提供了一种比较器，所述比较器包括：前置运算放大器、锁存器、电平移位单元及复位单元，其中：所述前置运算放大器，适于接收输入至所述比较器的待比较信号，根据所述待比较信号及锁存时钟信号，输出一级放大信号；所述锁存器，包括第一反相电路及第二反相电路，适于接收所述一级放大信号，对所述一级放大信号进行比较，并根据比较结果输出相应的比较结果信号；其中：所述第一反相电路及第二反相电路结构相同，且相互对称地并联连接在参考电源与参考地线之间，所述第一反相电路的信号输入端与所述第二反相电路的信号输出端连接，所述第一反相电路的信号输出端与所述第二反相电路的信号输入端连接；所述电平移位单元包括对称设置的第一电平移位电路及第二电平移位电路，所述第一电平移位电路与所述复位单元及所述第一反相电路耦接，适于在所述比较器从复位状态跳转至比较状态时，导通所述第一反相电路；所述第二电平移位电路与所述复位单元及所述第二反相电路耦接，适于在所述比较器从复位状态跳转至比较状态时，导通所述第二反相电路；所述复位单元，包括对称设置的第一复位电路及第二复位电路，所述第一复位电路与所述第一电平移位电路及所述第一反相电路耦接，所述第二复位电路与所述第二电平移位电路及第二反相电路耦接，适于在所述锁存时钟信号为低电平时，复位所述电平移位单元与所述第一反相电路及第二反相电路耦接所形成的节点的电压。

可选地，所述第一电平移位电路包括第三PMOS管，所述第二电平移位电路包括：第四PMOS管；其中：所述第三PMOS管与所述第一反相电路耦接，所述第四PMOS管与所述第二反相电路耦接。

可选地，所述第一复位电路包括第四NMOS管，所述第二复位电路包括第五NMOS管；其中：所述第四NMOS管与所述第一反相电路耦接，所述第五NMOS管与所述第二反相电路耦接。

可选地，所述前置运算放大器，包括：第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管及第二PMOS管，其中：所述第一NMOS管的栅极与所述锁存时钟信号耦接，所述第一NMOS管的源极与参考地线耦接，所述NMOS管的漏极与所述第二NMOS管及第三NMOS管的源极耦接；所述第二NMOS管的栅极与第一待比较信号耦接，所述第二NMOS管的源极分别与所述第一NMOS管的漏极及所述第三NMOS管的源极耦接，所述第二NMOS管的漏极与所述第一PMOS管的漏极耦接，且所述第二NMOS管的漏极与所述第一PMOS管的漏极的交点作为输出第一一级放大信号的节点；所述第三NMOS管的栅极与第二待比较信号耦接，所述第三NMOS管的源极与所述第一NMOS管的漏极及所述第二NMOS管的源极耦接，所述第三NMOS管的漏极与所述第二PMOS管的漏极耦接，且所述第三NMOS管的漏极与所述第二PMOS管的漏极的交点作为输出第二一级放大信号的节点；所述第一PMOS管的栅极与所述锁存时钟信号耦接，所述第一PMOS管的源极与所述参考电源耦接，所述第一PMOS管的漏极与所述第二NMOS管的漏极耦接；所述第二PMOS管的栅极与所述锁存时钟信号耦接，所述第二PMOS管的源极与所述参考电源耦接，所述第二PMOS管的漏极与所述第三NMOS管的漏极耦接。

可选地，所述第一反相电路，包括：第六NMOS管、第八NMOS管、第三PMOS管、第五PMOS管及第七PMOS管，其中：所述第六NMOS管的栅极与所述输出所述第一一级放大信号的节点耦接，所述第六NMOS管的源极与所述参考地线耦接，所述第六NMOS管的漏极与所述第三PMOS管的漏极及第八NMOS管的漏极耦接；所述第八NMOS管的栅极与所述第五NMOS管的漏极耦接，所述第八NMOS管的源极与所述参考地线耦接，所述第八NMOS管的漏极与所述第六NMOS管的漏极及所述第三PMOS管的漏极耦接，且所述第八NMOS管的漏极与所述第六NMOS管的漏极及所述第三PMOS管的漏极耦接的节点作为输出第一比较结果信号的节点；所述第三PMOS管的栅极与所述参考地线耦接，所述第三PMOS管的源极与所述第四NMOS管的漏极及所述第五PMOS管的漏极耦接，所述第三PMOS管的漏极与所述第六NMOS管的漏极及所述第八NMOS管的漏极耦接；所述第五PMOS管的栅极与所述第四NMOS管的栅极及所述第六NMOS管的栅极耦接，所述第五PMOS管的源极与所述第七PMOS管的漏极耦接，所述第五PMOS管的漏极与所述第四NMOS管的漏极及所述第三PMOS管的源极耦接；所述第七PMOS管的栅极与所述第四PMOS管的漏极耦接，所述第七PMOS管的源极与所述参考电源耦接，所述第七PMOS管的漏极与所述第五PMOS管的源极耦接。

可选地，所述第二反相电路，包括：第七NMOS管、第九NMOS管、第四PMOS管、第六PMOS管及第八PMOS管，其中：所述第七NMOS管的栅极与所述第五NMOS管的栅极及所述第六PMOS管的栅极耦接，所述第七NMOS管的源极与所述参考地线耦接，所述第七NMOS管的漏极与所述第四PMOS管的漏极及输出第二比较结果信号的节点耦接；所述第九NMOS管的栅极与所述第三PMOS管的源极及所述第五PMOS管的漏极耦接，所述第九NMOS管的源极与所述参考地线耦接，所述第九NMOS管的漏极与所述第四PMOS管的漏极及所述第七PMOS管的栅极及所述第七NMOS管的漏极耦接，且所述第九NMOS管的漏极与所述第四PMOS管的漏极及所述第七PMOS管的栅极及所述第七NMOS管的漏极的交点，作为输出所述第二比较结果信号的节点；所述第四PMOS管的栅极与所述参考地线耦接，所述第四PMOS管的源极与所述第六PMOS管的漏极及所述第五NMOS管的漏极及所述第八NMOS管的栅极耦接，所述第四PMOS管的漏极与输出所述第二比较结果信号的节点耦接；所述第六PMOS管的栅极与所述第七NMOS管的栅极及所述第五NMOS管的栅极耦接，所述第六PMOS管的源极与所述第八PMOS管的漏极耦接，所述第六PMOS管的漏极与所述第四PMOS管的源极及所述第八NMOS管的栅极耦接；所述第八PMOS管的栅极与输出所述第一比较结果信号的节点耦接，所述第八PMOS管的源极与所述参考电源耦接，所述第八PMOS管的漏极与所述第六PMOS管的源极耦接。

本发明实施例提供了一种逐次逼近式模拟数字转换器，包括以上所述的任一种比较器及与所述比较器的输入端耦接的数/模转换电路。

可选地，所述转换器还包括：控制器，所述控制器的输入端与所述比较器的输出端耦接，所述控制器的输出端与所述数/模转换电路耦接。

可选地，所述转换器还包括：参考电路，所述参考电路与所述数/模转换电路耦接，适于为所述数/模转换电路提供参考信号。

可选地，所述转换器还包括：检测逻辑单元，适于生成异步时钟信号，以控制所述比较器所处的工作状态，直至所述比较器完成预设次数的比较。

与现有技术相比，本发明的技术方案具有以下优点：

通过设置比较器包括前置运算放大器、锁存器、电平移位单元及复位单元，所述复位单元，可以复位所述电平移位单元与所述第一反相电路及第二反相电路连接所形成的节点的电压，可以避免比较器内残留上一次的比较结果，故可以保证比较器正常工作，并且所述电平移位单元可以分别在第一反相电路及第二反相电路内部的MOS管之间可以电位差，故可以在所述比较器从复位状态跳转至比较状态时，使得在有些特定的电源电压很低应用环境中所述第一反相电路及第二反相电路均各自处于导通状态，避免第一反相电路及第二反相电路中只有一部分的MOS管可工作，因此可以提高比较器的增益及速度。

附图说明

图1是一种比较器的结构示意图；

图2是另一种比较器的结构示意图；

图3是本发明实施例中的一种比较器的结构示意图；

图4是图2所示的比较器在电源电压为1.05V时的输入输出时序图；

图5是图3所示的比较器在电源电压为1.05V时输入输出时序图；

图6是图2所示的比较器在电源电压为0.95V时输入输出时序图；

图7是图3所示的比较器在电源电压为0.95V时输入输出时序图。

具体实施方式

对于高速低功耗逐次逼近寄存器(Successive Approximation Analog DigitalConverter，SAR ADC)，在一个时钟周期内要完成多次的比较，因此留给比较器每次进行比较的时间很短，同时高精度SAR ADC需要分辨很小的输入电压，这些也会影响比较器的比较时间，因此SAR ADC需要高速高增益的比较器。另外，由于SAR ADC的结构可以实现低功耗设计，比较器电路也要采用低功耗设计。针对SAR ADC的这些要求，需要设计一个动态结构高速高增益的比较器。

然而，目前的比较器存在速度及增益低下的问题。

为解决上述问题，本发明实施例通过设置比较器包括前置运算放大器、锁存器、电平移位单元及复位单元，所述前置运算放大器，适于接收输入至所述比较器的差分信号，根据所述差分信号及锁存时钟信号，输出一级放大信号，所述锁存器，包括结构对称的且可以比较及放大一级放大信号的第一反相电路及第二反相电路，适于接收所述一级放大信号，输出比较结果信号，由于所述复位单元，可以复位所述电平移位单元与所述第一反相电路及第二反相电路连接所形成的节点的电压，可以避免比较器内残留上一次的比较结果，故可以保证比较器正常工作，并且所述电平移位单元可以分别在第一反相电路及第二反相电路内部的MOS管之间可以电位差，故可以在所述比较器从复位状态跳转至比较状态时，使得在有些特定的电源电压很低应用环境中所述第一反相电路及第二反相电路均各自处于导通状态，避免第一反相电路及第二反相电路中只有一部分的MOS管可工作，因此可以提高比较器的增益及速度。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3示出了本发明实施例中的一种比较器的结构示意图，如图3所示，所述比较器可以包括：前置运算放大器11、锁存器12、电平移位单元及复位单元，其中：

所述前置运算放大器11，适于接收输入至所述比较器的待比较信号，根据所述待比较信号及锁存时钟信号，输出一级放大信号。

所述锁存器12，包括结构对称的第一反相电路及第二反相电路，适于接收所述一级放大信号，对所述一级放大信号进行比较，并根据比较结果输出相应的比较结果信号。其中：所述第一反相电路及第二反相电路结构相同，且相互对称地并联连接在参考电源与参考地线之间，所述第一反相电路的信号输入端与所述第二反相电路的信号输出端连接，所述第一反相电路的信号输出端与所述第二反相电路的信号输入端连接。

所述电平移位单元包括对称设置的第一电平移位电路131及第二电平移位电路132，所述第一电平移位电路131与所述复位单元及所述第一反相电路耦接，适于在所述比较器从复位状态跳转至比较状态时，导通所述第一反相电路；所述第二电平移位电路132与所述复位单元及所述第二反相电路耦接，适于在所述比较器从复位状态跳转至比较状态时，导通所述第二反相电路。

所述复位单元，包括对称设置的第一复位电路141及第二复位电路142，所述第一复位电路141与所述第一电平移位电路131及所述第一反相电路耦接，所述第二复位电路142与所述第二电平移位电路132及第二反相电路耦接，适于在所述锁存时钟信号为低电平时，复位所述电平移位单元与所述第一反相电路及第二反相电路耦接所形成的节点的电压，以确保锁存器12内不存在上次的比较信号的残留。

目前，比较器中锁存器主要的工作管PMOS和NMOS的栅极相互耦接，故在工作时候，工作管PMOS和NMOS中其中一个管子处于亚阈值区域，也就是同时最多只能有其一管导通，来进行输入的待比较信号的放大比较，因此现有的比较器存在速度及增益低下的问题。

而本发明实施例通过设置比较器包括前置运算放大器、锁存器、电平移位单元及复位单元，所述前置运算放大器，适于接收输入至所述比较器的差分信号，根据所述差分信号及锁存时钟信号，输出一级放大信号。

所述锁存器，包括结构对称的且可以比较及放大一级放大信号的第一反相电路及第二反相电路，适于接收所述一级放大信号，输出比较结果信号，由于所述复位单元，可以复位所述电平移位单元与所述第一反相电路及第二反相电路连接所形成的节点的电压，可以避免比较器内残留上一次的比较结果，故可以保证比较器正常工作，并且所述电平移位单元可以分别在第一反相电路及第二反相电路内部的MOS管之间可以电位差，故可以在所述比较器从复位状态跳转至比较状态时，使得在有些特定的电源电压很低应用环境中所述第一反相电路及第二反相电路均各自处于导通状态，避免第一反相电路及第二反相电路中只有一部分的MOS管可工作，因此可以提高比较器的增益及速度。

在具体实施中，所述第一电平移位电路131包括第三PMOS管MP3，所述第二电平移位电路132可以包括：第四PMOS管MP4。其中：所述第三PMOS管MP3与所述第一反相电路耦接，所述第四PMOS管MP4与所述第二反相电路耦接。并且，相对应的，第三PMOS管MP3可以在第一反相电路的MOS管间产生一个特定的大小为VDS压降，第四PMOS管MP4可以在第二反相电路的MOS管间产生一个特定的大小为VDS压降。

为了降低比较器的结构的复杂度，在具体实施中，所述第一复位电路141可以包括第四NMOS管MN4，所述第二复位电路142可以包括第五NMOS管MN5。而且，所述第四NMOS管MN4与所述第一反相电路耦接，所述第五NMOS管MN5与所述第二反相电路耦接。

在具体实施中，所述前置运算放大器，可以包括：第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一PMOS管MP4及第二PMOS管MP2。其中：所述第一NMOS管MN1的栅极与所述锁存时钟信号耦接，所述第一NMOS管MN1的源极与参考地线耦接，所述第一NMOS管MN1的漏极与所述第二NMOS管MN2及第三NMOS管MN3的源极耦接。

所述第二NMOS管MN2的栅极与第一待比较信号耦接，所述第二NMOS管MN2的源极分别与所述第一NMOS管MN1的漏极及所述第三NMOS管MN3的源极耦接，所述第二NMOS管MN2的漏极与所述第一PMOS管MP1的漏极耦接，且所述第二NMOS管MN2的漏极与所述第一PMOS管MP1的漏极的交点作为输出第一一级放大信号的节点。

所述第三NMOS管MN3的栅极与第二待比较信号耦接，所述第三NMOS管MN3的源极与所述第一NMOS管MN1的漏极及所述第二NMOS管MN2的源极耦接，所述第三NMOS管MN3的漏极与所述第二PMOS管MP2的漏极耦接，且所述第三NMOS管MN3的漏极与所述第二PMOS管MP2的漏极的交点作为输出第二一级放大信号的节点。

所述第一PMOS管MP1的栅极与所述锁存时钟信号耦接，所述第一PMOS管MP1的源极与所述参考电源耦接，所述第一PMOS管MP1的漏极与所述第二NMOS管MN2的漏极耦接。所述第二PMOS管MP2的栅极与所述锁存时钟信号耦接，所述第二PMOS管MP2的源极与所述参考电源耦接，所述第二PMOS管MP2的漏极与所述第三NMOS管MN3的漏极耦接。

在具体实施中，所述第一反相电路可以包括：第六NMOS管MN6、第八NMOS管MN8、第三PMOS管MP3、第五PMOS管MP5及第七PMOS管MP7。其中：

所述第六NMOS管MN6的栅极与所述输出所述第一一级放大信号的节点耦接，所述第六NMOS管MN6的源极与所述参考地线耦接，所述第六NMOS管MN6的漏极与所述第三PMOS管MP6的漏极及第八NMOS管MN8的漏极耦接。

所述第八NMOS管MN8的栅极与所述第五NMOS管MN5的漏极耦接，所述第八NMOS管MN8的源极与所述参考地线耦接，所述第八NMOS管MN8的漏极与所述第六NMOS管MN6的漏极及所述第三PMOS管MP3的漏极耦接，且所述第八NMOS管MN8的漏极与所述第六NMOS管MN6的漏极及所述第三PMOS管MP3的漏极耦接的节点作为输出第一比较结果信号的节点。

所述第三PMOS管MP3的栅极与所述参考地线耦接，所述第三PMOS管MP3的源极与所述第四NMOS管MN4的漏极及所述第五PMOS管MP5的漏极耦接，所述第三PMOS管MP3的漏极与所述第六NMOS管MN6的漏极及所述第八NMOS管MN8的漏极耦接。

所述第五PMOS管MP5的栅极与所述第四NMOS管MN4的栅极及所述第六NMOS管MN6的栅极耦接，所述第五PMOS管MP5的源极与所述第七PMOS管MP7的漏极耦接，所述第五PMOS管MP5的漏极与所述第四NMOS管MN4的漏极及所述第三PMOS管MP3的源极耦接。

所述第七PMOS管MP7的栅极与所述第四PMOS管MP4的漏极耦接，所述第七PMOS管MP7的源极与所述参考电源耦接，所述第七PMOS管MP7的漏极与所述第五PMOS管MP5的源极耦接。

在具体实施中，所述第二反相电路可以包括：第七NMOS管MN7、第九NMOS管MN9、第四PMOS管MP4、第六PMOS管MP6及第八PMOS管MP8。其中：

所述第七NMOS管MN7的栅极与所述第五NMOS管MN5的栅极及所述第六PMOS管MP6的栅极耦接，所述第七NMOS管MN7的源极与所述参考地线耦接，所述第七NMOS管MN7的漏极与所述第四PMOS管MP4的漏极及输出第二比较结果信号的节点耦接。

所述第九NMOS管MN9的栅极与所述第三PMOS管MP3的源极及所述第五PMOS管MP5的漏极耦接，所述第九NMOS管MN9的源极与所述参考地线耦接，所述第九NMOS管MN9的漏极与所述第四PMOS管MP4的漏极及所述第七PMOS管MP7的栅极及所述第七NMOS管MN7的漏极耦接，且所述第九NMOS管MN9的漏极与所述第四PMOS管MP4的漏极及所述第七PMOS管MP7的栅极及所述第七NMOS管MN7的漏极的交点，作为输出所述第二比较结果信号的节点。

所述第四PMOS管MP4的栅极与所述参考地线耦接，所述第四PMOS管MP4的源极与所述第六PMOS管MP6的漏极及所述第五NMOS管MN5的漏极及所述第八NMOS管MN8的栅极耦接，所述第四PMOS管MP4的漏极与输出所述第二比较结果信号的节点耦接。

所述第六PMOS管MP6的栅极与所述第七NMOS管MN7的栅极及所述第五NMOS管MN5的栅极耦接，所述第六PMOS管MP6的源极与所述第八PMOS管MP8的漏极耦接，所述第六PMOS管MP6的漏极与所述第四PMOS管MP4的源极及所述第八NMOS管MN8的栅极耦接。所述第八PMOS管MP8的栅极与输出所述第一比较结果信号的节点耦接，所述第八PMOS管MP8的源极与所述参考电源耦接，所述第八PMOS管MP8的漏极与所述第六PMOS管MP6的源极耦接。

下面参考图3，对上述实施例中所给出的比较器的工作原理进行详细说明：

当锁存时钟信号latch为低时，比较器处于复位状态，第一PMOS管MP1及第二PMOS管MP2导通，第一NMOS管MN1关断，节点X1N和X1P电压被复位到参考电源电压VDD，接着第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6及第七NMOS管MN7导通，节点X2P及节点OUTP电压被下拉到参考地线电压，同时第七PMOS管MP7及第八PMOS管MP8导通，将第五PMOS管MP5及第六PMOS管MP6的源端的电压复位到参考电源电压VDD，进而第五PMOS管MP5及第六PMOS管MP6关闭，可以保证在比较器处于复位装置时，整个比较器没有静态电流。

当锁存时钟信号latch为高时，比较器进入比较状态，第一NMOS管MN1、第二NMOS管MN2及第三NMOS管MN3导通，因此输入的待比较信号VIP及VIN可以通过第二NMOS管MN2及第三NMOS管MN3放大，并将放大后的信号输出到节点X1N和节点X1P，而在比较器处于复位状态时，节点X1N和节点X1P的电压被复位到参考电源电压VDD，因此节点X1N和节点X1P电压在接收经第二NMOS管MN2及第三NMOS管MN3放大后的信号的过程中，会不断的降低，直至节点X1N和节点X1P电压下降到(VDD-VTHP)时，第五PMOS管MP5及第六PMOS管MP6导通，比较器的输出部分开始流入电流，节点X2P、节点X2N、节点OUTP及节点OUTN的电压上升，锁存器12中第一反相电路主要的工作管第七PMOS管MP7和第八NMOS管MN8开始工作。

同理，锁存器12中第二反相电路主要的工作管第八PMOS管MP8和第九NMOS管MN9开始工作，以对待比较信号XIP及XIN进行放大及比较，且根据输入的待比较信号XIP及XIN的极性相应地在节点OUTP及节点OUTN输出高低电平。

传统的比较器中，由于当电源电压很低时，在特定工艺下可能会出现VDD<VTHP+VTHN的情况，这样会导致锁存器12在很长时间内没有电流或者电流很小，然后任意一个反向电路中的其中一个管子工作在亚阈值区域，因此会导致比较器的比较时间非常长，甚至不能正常工作。

而本发明实施例针对这个问题引入对称设置的电平移位管第三PMOS管MP3及第四PMOS管MP4，在锁存器12刚开始工作时，第三PMOS管MP3及第四PMOS管MP4则有电流流过，会在第七PMOS管MP7的栅极与第八NMOS管MN8的栅极之间产生一个特定的大小为VDS的压降。

相对称的，也会在第八PMOS管MP8的栅极与第九NMOS管MN9的栅极之间产生一个特定的大小为VDS的电压降。这样，在锁存器12刚开始工作时，工作管第七PMOS管MP7和第八NMOS管MN8能够在低电压下同时保持导通，相应地，工作管第八PMOS管MP8和第九NMO管MN9能够在低电压下同时保持导通，因此可以大幅提升比较器的速度。并且，当比较器分辨出输入信号极性后，输出一个为高电平一个为低电平，进而比较器输出节点OUTP及节点OUTN关断，因此可以降低比较器的静态功耗。

在具体实施中，本领域技术人员可以通过合理调整设置第三PMOS管MP3及第四PMOS管MP4的尺寸，以引入合理大小的VDS，只要满足VDD>VTHP+VTHN-VDS即可。需要说明的是，VTHP为本发明的实施例中提及的所有PMOS管各自的阈值电压，VTHN为本发明的实施例中提及的所有NMOS管各自的阈值电压。

需要说明的是，在本发明的实施例中，所述电源电压输入端适于提供电源电压VDD，所述时钟信号输入端适于提供锁存时钟信号latch，所述待比较信号输入端适于提供输入待比较信号VIP及待比较信号VIN。

为了使本领域技术人员更加直观地了解本发明实施例中所述比较器的技术效果，分别将现有技术中比较器的运算速度，与本发明实施例中比较器的运算速度进行了对比。下面对具体比较过程及比较结果进行详细描述：

以输入信号为0.4mv的差分信号，电源电压VDD等于1.05V为例，锁存时钟信号latch为高电平(即大于等于0.5V)时，图4是图2所示的比较器在电源电压为1.05V时的输入输出时序图，图5是图3所示的比较器在电源电压为1.05V时输入输出时序图，即现有技术中的比较器比较结果的输出延时情况可参考图4，本发明实施例中比较器比较结果的输出延时情况可参照图5，在图4及图5中，横轴是时间(t)，单位是秒(s)，纵轴是电压(U)，单位为伏特(v)，上下纵轴共用横轴。并且，下方的纵轴上所对应的虚线表示OUTN的变化曲线，下方的纵轴上所对应的实线表示OUTP的变化曲线。在图4中，在0～10.22ns期间以及11.15ns之后的一段时长内，OUTP以及OUTN的变化曲线基本重合。在图5中，在0～10.156ns期间以及11.15ns之后的一段时长内，OUTP以及OUTN的变化曲线基本重合。需要说明的是，图4及图5中示出的OUTP以及OUTN的变化曲线与输入的待比较信号之间的大小关系有关，如果输入的待比较信号相互调换，OUTP以及OUTN的变化曲线也会相应地相互调换。

从图4中可以看出，现有技术中的比较器在锁存时钟信号latch为高电平时，比较结果输出的延时时间△t1≈220ps。从图5中可以看出，本发明实施例中比较器在锁存时钟信号latch为高电平时，比较结果输出的延时时间△t2≈156ps。相对于现有技术中的比较器，在电源电压VDD等于1.05V时，本发明实施例中比较器的运算速度大幅提高。

电源电压VDD等于0.95V，锁存时钟信号latch为高电平(即大于等于0.5V)时，图6是图2所示的比较器在电源电压为0.95V时输入输出时序图，图7是图3所示的比较器在电源电压为0.95V时输入输出时序图。即现有技术中的比较器及本发明实施例中比较器比较结果的输出延时情况，可参照图6及图7，在图6及图7中，横轴是时间(t)，单位是秒(s)，纵轴是电压，单位为伏特(v)，上下纵轴共用横轴。并且，下方的纵轴上所对应的虚线表示OUTN的变化曲线，下方的纵轴上所对应的实线表示OUTP的变化曲线。在图6中，在0～10.495ns期间以及11.2ns之后的一段时长内，OUTP以及OUTN的变化曲线基本重合。在图7中，在0～10.207ns期间以及11.2ns之后的一段时长内，OUTP以及OUTN的变化曲线基本重合。需要说明的是，图6及图7中示出的OUTP以及OUTN的变化曲线与输入的待比较信号之间的大小关系有关，如果输入的待比较信号相互调换，OUTP以及OUTN的变化曲线也会相应地相互调换。

从图6中可以看出，现有技术中的比较器在锁存时钟信号latch为高电平时，比较结果输出的延时时间△t3≈495ps。从图7中可以看出，本发明实施例中比较器在锁存时钟信号latch为高电平时，比较结果输出的延时时间△t4≈207ps。

将图6与图7对比可知，在电源电压VDD等于0.95V时，现有技术中的比较器比较结果的输出延时时间较长，也就是比较器的运算速度较慢，不适合在高速环境下应用。相对而言，本发明实施例中的比较器的运算速度则提高了1.39倍。因此本发明实施例中的比较器可以提高比较器的增益及速度。并且，对比图4及图6可以看出，随着电源电压VDD的降低，现有技术中比较器比较结果的输出延时时间越来越长，也就是说，现有技术中比较器的运算速度受电源电压影响较大。

而对比图5及图7中可以看出，随着电源电压VDD的降低，本发明实施例中比较器比较结果的输出延时时间远远小于现有技术中比较器比较结果的输出延时时间，也就是说，相对于现有技术中比较器的运算速度，本发明实施例中比较器的运算速度受电源电压影响较小，因此更适合在高速环境下应用。

本发明实施例还提供了一种逐次逼近型模数转换器，所述逐次逼近型模数转换器可以包括上述实施例中的比较器及与比较器的输入端连接的数/模转换电路(DAC)。

在具体实施中，除比较器外，所述逐次逼近型模数转换器还可以包括：与比较器的输出端outp及输出端outn连接的控制器(SAR Logic)，所述控制器的输入端与所述比较器的输出端耦接，所述控制器的输出端与所述数/模转换电路耦接。

在具体实施中，所述逐次逼近型模数转换器还可以包括：为DAC提供参考信号的参考电路(S/H)，所述参考电路与所述数/模转换电路耦接。

在具体实施中，所述逐次逼近型模数转换器还可以包括：检测逻辑单元，适于生成异步时钟信号，以控制所述比较器所处的工作状态，直至所述比较器完成预设次数的比较。

下面对逐次逼近式模拟数字转换器的工作原理进行说明：比较器的比较结果输入至SAR Logic，由SAR Logic根据比较结果产生相应的数字信号并输入至DAC。接着，DAC根据参考电路输出的参考信号，对SAR Logic输出的信号进行数模转换，并将转换结果输入至比较器的输入端，所述检测逻辑单元，除了产生DAC的控制信号以外，还可以自动检测比较器的输出状态，自适应地产生内部高速异步时钟clk，用于控制比较器的工作状态，工作状态可以包括复位及比较两个状态，直至比较器完成相应的比较次数。当整个ADC完成所有转换和比较之后，DAC的转换结果，也即比较器的输入电压值可以趋近于0。

需要说明的是，在具体实施中，所述逐次逼近型模数转换器的电路结构不限于上述实施例中所给出的电路结构，只要所述逐次逼近型模数转换器中包括上述实施例中所给出的比较器即可。虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种比较器，其特征在于，包括：前置运算放大器、锁存器、电平移位单元及复位单元，其中：

所述前置运算放大器，适于接收输入至所述比较器的待比较信号，根据所述待比较信号及锁存时钟信号，输出一级放大信号；

所述锁存器，包括第一反相电路及第二反相电路，适于接收所述一级放大信号，对所述一级放大信号进行比较，并根据比较结果输出相应的比较结果信号；其中：所述第一反相电路及第二反相电路结构相同，且相互对称地并联连接在参考电源与参考地线之间，所述第一反相电路的信号输入端与所述第二反相电路的信号输出端连接，所述第一反相电路的信号输出端与所述第二反相电路的信号输入端连接；

所述电平移位单元，包括对称设置的第一电平移位电路及第二电平移位电路，所述第一电平移位电路与所述复位单元及所述第一反相电路耦接，适于在所述比较器从复位状态跳转至比较状态时，导通所述第一反相电路；

所述第二电平移位电路与所述复位单元及所述第二反相电路耦接，适于在所述比较器从复位状态跳转至比较状态时，导通所述第二反相电路；

所述复位单元，包括对称设置的第一复位电路及第二复位电路，所述第一复位电路与所述第一电平移位电路及所述第一反相电路耦接，所述第二复位电路与所述第二电平移位电路及第二反相电路耦接，适于在所述锁存时钟信号为低电平时，复位所述电平移位单元与所述第一反相电路及第二反相电路耦接所形成的节点的电压。

2.如权利要求1所述的比较器，其特征在于，所述第一电平移位电路包括第三PMOS管，所述第二电平移位电路包括：第四PMOS管；其中：所述第三PMOS管与所述第一反相电路耦接，所述第四PMOS管与所述第二反相电路耦接。

3.如权利要求2所述的比较器，其特征在于，所述第一复位电路包括第四NMOS管，所述第二复位电路包括第五NMOS管；其中：所述第四NMOS管与所述第一反相电路耦接，所述第五NMOS管与所述第二反相电路耦接。

4.如权利要求3所述的比较器，其特征在于，所述前置运算放大器，包括：第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管及第二PMOS管，其中：

所述第一NMOS管的栅极与所述锁存时钟信号耦接，所述第一NMOS管的源极与参考地线耦接，所述NMOS管的漏极与所述第二NMOS管及第三NMOS管的源极耦接；

所述第二NMOS管的栅极与第一待比较信号耦接，所述第二NMOS管的源极分别与所述第一NMOS管的漏极及所述第三NMOS管的源极耦接，所述第二NMOS管的漏极与所述第一PMOS管的漏极耦接，且所述第二NMOS管的漏极与所述第一PMOS管的漏极的交点作为输出第一一级放大信号的节点；

所述第三NMOS管的栅极与第二待比较信号耦接，所述第三NMOS管的源极与所述第一NMOS管的漏极及所述第二NMOS管的源极耦接，所述第三NMOS管的漏极与所述第二PMOS管的漏极耦接，且所述第三NMOS管的漏极与所述第二PMOS管的漏极的交点作为输出第二一级放大信号的节点；

所述第一PMOS管的栅极与所述锁存时钟信号耦接，所述第一PMOS管的源极与所述参考电源耦接，所述第一PMOS管的漏极与所述第二NMOS管的漏极耦接；

所述第二PMOS管的栅极与所述锁存时钟信号耦接，所述第二PMOS管的源极与所述参考电源耦接，所述第二PMOS管的漏极与所述第三NMOS管的漏极耦接。

5.如权利要求4所述的比较器，其特征在于，所述第一反相电路，包括：第六NMOS管、第八NMOS管、第三PMOS管、第五PMOS管及第七PMOS管，其中：

所述第六NMOS管的栅极与所述输出所述第一一级放大信号的节点耦接，所述第六NMOS管的源极与所述参考地线耦接，所述第六NMOS管的漏极与所述第三PMOS管的漏极及第八NMOS管的漏极耦接；

所述第八NMOS管的栅极与所述第五NMOS管的漏极耦接，所述第八NMOS管的源极与所述参考地线耦接，所述第八NMOS管的漏极与所述第六NMOS管的漏极及所述第三PMOS管的漏极耦接，且所述第八NMOS管的漏极与所述第六NMOS管的漏极及所述第三PMOS管的漏极耦接的节点作为输出第一比较结果信号的节点；

所述第三PMOS管的栅极与所述参考地线耦接，所述第三PMOS管的源极与所述第四NMOS管的漏极及所述第五PMOS管的漏极耦接，所述第三PMOS管的漏极与所述第六NMOS管的漏极及所述第八NMOS管的漏极耦接；

所述第五PMOS管的栅极与所述第四NMOS管的栅极及所述第六NMOS管的栅极耦接，所述第五PMOS管的源极与所述第七PMOS管的漏极耦接，所述第五PMOS管的漏极与所述第四NMOS管的漏极及所述第三PMOS管的源极耦接；

所述第七PMOS管的栅极与所述第四PMOS管的漏极耦接，所述第七PMOS管的源极与所述参考电源耦接，所述第七PMOS管的漏极与所述第五PMOS管的源极耦接。

6.如权利要求5所述的比较器，其特征在于，所述第二反相电路，包括：第七NMOS管、第九NMOS管、第四PMOS管、第六PMOS管及第八PMOS管，其中：

所述第七NMOS管的栅极与所述第五NMOS管的栅极及所述第六PMOS管的栅极耦接，所述第七NMOS管的源极与所述参考地线耦接，所述第七NMOS管的漏极与所述第四PMOS管的漏极及输出第二比较结果信号的节点耦接；

所述第九NMOS管的栅极与所述第三PMOS管的源极及所述第五PMOS管的漏极耦接，所述第九NMOS管的源极与所述参考地线耦接，所述第九NMOS管的漏极与所述第四PMOS管的漏极及所述第七PMOS管的栅极及所述第七NMOS管的漏极耦接，且所述第九NMOS管的漏极与所述第四PMOS管的漏极及所述第七PMOS管的栅极及所述第七NMOS管的漏极的交点，作为输出所述第二比较结果信号的节点；

所述第四PMOS管的栅极与所述参考地线耦接，所述第四PMOS管的源极与所述第六PMOS管的漏极及所述第五NMOS管的漏极及所述第八NMOS管的栅极耦接，所述第四PMOS管的漏极与输出所述第二比较结果信号的节点耦接；

所述第六PMOS管的栅极与所述第七NMOS管的栅极及所述第五NMOS管的栅极耦接，所述第六PMOS管的源极与所述第八PMOS管的漏极耦接，所述第六PMOS管的漏极与所述第四PMOS管的源极及所述第八NMOS管的栅极耦接；

所述第八PMOS管的栅极与输出所述第一比较结果信号的节点耦接，所述第八PMOS管的源极与所述参考电源耦接，所述第八PMOS管的漏极与所述第六PMOS管的源极耦接。

7.一种逐次逼近式模拟数字转换器，其特征在于，包括权利要求1～6任一项所述的比较器及与所述比较器的输入端耦接的数/模转换电路。

8.如权利要求7所述的逐次逼近式模拟数字转换器，其特征在于，还包括：控制器，所述控制器的输入端与所述比较器的输出端耦接，所述控制器的输出端与所述数/模转换电路耦接。

9.如权利要求7所述的逐次逼近式模拟数字转换器，其特征在于，还包括：参考电路，所述参考电路与所述数/模转换电路耦接，适于为所述数/模转换电路提供参考信号。

10.如权利要求7所述的逐次逼近式模拟数字转换器，其特征在于，还包括：检测逻辑单元，适于生成异步时钟信号，以控制所述比较器所处的工作状态，直至所述比较器完成预设次数的比较。