CN206259921U - 一种快速响应动态锁存比较器 - Google Patents

Abstract

本实用新型公开一种快速响应动态锁存比较器，包括尾开关单元、预放大输入单元、预放大复位单元、锁存输入单元、交叉耦合锁存结构单元、隔离开关单元、锁存复位单元和正反馈单元。隔离开关单元在复位阶段截止，并在锁存输入NMOS对管的作用下使交叉耦合锁存结构中的PMOS管栅电位为地GND，在锁存复位PMOS对管的作用下使交叉耦合锁存结构中的NMOS管栅电位为VDD，使得交叉耦合锁存结构在进入比较阶段时迅速建立正反馈，进而提高比较器速度。本实用新型能够在不增加功耗的前提下，改善了传统双尾动态锁存比较器随差分输入电压减小延时急剧增加的不足，降低了比较器延时对差分输入电压的灵敏度，提高了比较器性能。

Description

一种快速响应动态锁存比较器

技术领域

本实用新型涉及集成电路设计技术领域，具体涉及一种快速响应动态锁存比较器。

背景技术

随着数字处理技术与半导体技术的快速发展，大量的模拟信号都需转换为数字信号来处理，模拟-数字转换器(ADC)作为连接模拟信号和数字信号的桥梁，扮演着愈发重要的角色，信息传播的高速发展同样对模数转换器提出了更高的要求。

比较器作为ADC的核心模块，其精度、延时、功耗、失调等指标对整个ADC的性能有至关重要的影响，甚至影响整个系统的性能。传统的预放大单级动态锁存比较器，虽然与静态比较器相比之下速度较高，但由于产生动态功耗而功耗较大；且一般从电源到地有多个MOS管堆叠，从而对电源电压要求较高。传统的双尾动态锁存比较器，没有静态功耗的浪费，但其延时随着差分电压的降低而急剧增加，这极大地限制了比较器可以工作的最高频率，降低了比较器的速度；且多相时钟的使用增加了电路的复杂程度。随着半导体技术的发展，传统动态锁存比较器在较小差分电压下的延时性能已经不能满足需求。

实用新型内容

本实用新型所要解决的是传统动态锁存比较器在较小差分电压下的延时性能无法满足需求的问题，提供一种快速响应动态锁存比较器。

为解决上述问题，本实用新型是通过以下技术方案实现的：

一种快速响应动态锁存比较器，包括比较器本体。该比较器本体包括尾开关单元、预放大输入单元、预放大复位单元、锁存输入单元、交叉耦合锁存结构单元、锁存复位单元和正反馈单元。其不同之处是，所述比较器本体还进一步包括隔离开关单元，该隔离开关单元设置在交叉耦合锁存结构单元上。上述隔离开关单元，在复位阶段，截止并断开正反馈。在比较阶段，在锁存输入NMOS对管的作用下使交叉耦合锁存结构中的PMOS管栅电位为地GND，同时在锁存复位PMOS对管的作用下使交叉耦合锁存结构中的NMOS管栅电位为VDD，使得交叉耦合锁存结构在进入比较阶段时迅速建立正反馈，进而提高比较器本体的速度。

上述方案中，尾开关单元输入时钟信号clk，并连接预放大输入单元。尾开关单元用于在比较阶段为预放大输入单元提供放电通道，从而产生电流。预放大输入单元形成比较器本体的输入端，输入正输入信号ip和反输入信号in，并连接预放大复位单元、尾开关单元和锁存输入单元。预放大输入单元用于将输入的电压信号放大后输出到锁存级。预放大复位单元输入时钟信号clk，并连接预放大输入单元和锁存输入单元。预放大复位单元用于在复位阶段使预放大复位单元的输出fp、fn拉高到电源VDD。锁存输入单元输入端连接预放大输入单元的输出端，并连接交叉耦合锁存结构单元和正反馈单元。锁存输入单元用于将输入的电压信号转换为电流信号，并在复位阶段将交叉耦合锁存结构单元的输入拉低到地GND。交叉耦合锁存结构单元连接锁存输入单元、隔离开关单元和锁存复位单元，并形成比较器本体的输出端，输出正输出信号outp和反输出信号outn。交叉耦合锁存结构单元用于在比较阶段加快放电速度，而在锁存阶段锁存数据。隔离开关单元输入时钟信号clk，并连接交叉耦合锁存结构单元、锁存复位单元、锁存输入单元和正反馈单元。隔离开关单元用于在复位阶段断开正反馈，而在比较阶段使正反馈建立。锁存复位单元输入时钟信号clk，并连接交叉耦合锁存结构单元和隔离开关单元。锁存复位单元用于在复位阶段将比较器本体的输出拉到电源VDD。正反馈单元连接锁存输入单元和交叉耦合锁存结构单元。正反馈单元用于在比较阶段导通，并使得交叉耦合锁存结构单元在比较阶段增加一条放电支路。

上述方案中，所述尾开关单元包括MOS管M₁。MOS管M₁的源极与地GND连接。MOS管M₁的栅极与时钟信号clk连接。MOS管M₁的漏极与预放大输入单元的MOS管M₂、M₃的漏极相连。

上述方案中，所述预放大输入单元包括MOS管M₂～M₃。MOS管M₂和MOS管M₃的源极与尾开关单元的MOS管M₁的漏极连接。MOS管M₂的栅极形成比较器本体的正输入端，接正输入信号ip。MOS管M₃的栅极形成比较器本体的反输入端，接反输入信号in。MOS管M₂的漏极与MOS管M₄的漏极相连后，形成预放大输入单元的反输出端fn。MOS管M₃的漏极与MOS管M₅的漏极相连后，形成预放大输入单元的正输出端fp。

上述方案中，所述预放大复位单元包括MOS管M₄～M₅。MOS管M₄和MOS管M₅的源极与电源VDD连接。MOS管M₄和MOS管M₅的栅极接时钟信号clk。MOS管M₄的漏极与预放大输入单元的反输出端fn相连。MOS管M₅的漏极与预放大输入单元的正输出端fp相连。

上述方案中，所述锁存输入单元包括正锁存输入单元和反锁存输入单元。上述正锁存输入单元包括MOS管M₆。MOS管M₆的源极与地GND相连。MOS管M₆的栅极与预放大输入单元的反输出端fn相连。MOS管M₆的漏极与交叉耦合锁存结构单元的MOS管M₈的漏极相连后，形成交叉耦合锁存结构单元的正输入端v1。上述反锁存输入单元包括MOS管M₇。MOS管M₇的源极与地GND相连。MOS管M₇的栅极与预放大输入单元的正输出端fp相连。MOS管M₇的漏极与交叉耦合锁存结构单元的MOS管M₉的漏极相连后，形成交叉耦合锁存结构单元的反输入端v2。

上述方案中，所述交叉耦合锁存结构单元包括MOS管M₈～M₁₁。MOS管M₈和MOS管M₉的源极与地GND相连。MOS管M₁₀和MOS管M₁₁的源极与电源VDD相连。MOS管M₈的栅极和MOS管M₁₁的漏极相连后，形成比较器本体反输出端outn。MOS管M₉的栅极和MOS管M₁₀的漏极相连后，形成比较器本体正输出端outp。MOS管M₁₀的栅极和MOS管M₉的漏极与交叉耦合锁存结构单元的反输入端v2相连。MOS管M₁₁的栅极和MOS管M₈的漏极与交叉耦合锁存结构单元正输入端v1相连。

上述方案中，所述隔离开关单元包括正隔离开关单元和反隔离开关单元。上述正隔离开关单元包括MOS管M₁₂。MOS管M₁₂的源极与交叉耦合锁存结构单元的正输入端v1相连。MOS管M₁₂的栅极与时钟信号clk连接。MOS管M₁₂的漏极与比较器本体的正输出端outp相连。上述反隔离开关单元包括MOS管M₁₃。MOS管M₁₃的源极与交叉耦合锁存结构单元的反输入端v2相连。MOS管M₁₃的栅极与时钟信号clk连接。MOS管M₁₃的漏极与比较器本体的反输出端outn相连。

上述方案中，所述锁存复位单元包括正锁存复位单元和反锁存复位单元。上述正锁存复位单元包括MOS管M₁₄。MOS管M₁₄的源极与电源VDD连接。MOS管M₁₄的栅极与时钟信号clk连接。MOS管M₁₄的漏极与比较器本体的正输出端outp相连。上述反锁存复位单元包括MOS管M₁₅。MOS管M₁₅的源极与电源VDD连接。MOS管M₁₅的栅极与时钟信号clk连接。MOS管M₁₅的漏极与比较器本体的反输出端outn相连。

上述方案中，所述正反馈单元包括正正反馈单元和反正反馈单元。正正反馈单元包括MOS管M₁₆。MOS管M₁₆的源极与地GND相连。MOS管M₁₆的栅极与比较器本体反输出端outn连接。MOS管M₁₆的漏极与交叉耦合锁存结构单元的正输入端v1相连。反正反馈单元包括MOS管M₁₇。MOS管M₁₇的源极与地GND相连。MOS管M₁₇的栅极与比较器本体正输出端outp连接。MOS管M₁₇的漏极与交叉耦合锁存结构单元的反输入端v2相连。

与现有技术相比，本实用新型具有如下特点：

1、在比较器锁存级两个正反馈之间加入一对隔离开关，使得交叉耦合锁存结构单元中的PMOS管栅极电位在复位阶段时被锁存输入NMOS对管置为地GND，交叉耦合锁存结构单元中的NMOS管栅极电位在复位阶段时被锁存复位PMOS对管置为电源VDD，从而当比较阶段开始时，交叉耦合锁存结构单元中的两组正反馈可以迅速建立；而对交叉耦合锁存结构单元中输入电流的依赖较小，进而提高动态比较器速度，并且使其在较小的差分输入电压下仍然可以获得较小延时；

2、加入一对由输出控制的开关，一端连接到交叉耦合锁存结构单元的输入端，一端连接到地，当动态锁存比较器工作在比较阶段时，使得电路增加一条放电路径，从而加快再生节点电压的分离，进而提升动态锁存比较器的速度，相当于一个正反馈单元路径；

3、只需单相时钟控制即可实现复位及比较功能；

4、在不增加功耗的前提下，改善了传统双尾动态锁存比较器随差分输入电压减小延时急剧增加的不足，降低了比较器延时对差分输入电压的灵敏度，提高了比较器性能。

附图说明

图1为一种快速响应动态锁存比较器的原理图。

图2为本实用新型与传统双尾动态锁存比较器延时随差分电压变化仿真结果比较。

图3为本实用新型上升延时仿真结果。

图4为本实用新型下降延时仿真结果。

图5为本实用新型功能验证结果。

具体实施方式

下面结合附图和实施例，详细描述本实用新型的技术方案：

一种快速响应动态锁存比较器，如图1所示，包括尾开关单元、预放大输入单元、预放大复位单元、锁存输入单元、交叉耦合锁存结构单元、隔离开关单元、锁存复位单元和正反馈单元。

尾开关单元：在比较阶段为预放大输入单元提供电流。在本实用新型优选实施例中，所述的尾开关单元包括MOS管M₁；MOS管M₁的源极与地GND连接；MOS管M₁的栅极与时钟信号clk连接；MOS管M₁的漏极与MOS管M₂、M₃的漏极相连。

预放大输入单元：将输入的差分电压信号放大后输出到锁存级，为锁存输入信号提供增益，放大输入信号，并将输入和输出隔离，从而降低回踢噪声，提高比较器的速度和精度。在本实用新型优选实施例中，所述预放大输入单元包括MOS管M₂～M₃；MOS管M₂、M₃的源极与MOS管M₁的漏极连接；MOS管M₂的栅极接比较器本体正输入信号ip；MOS管M₃的栅极接比较器反输入信号in；MOS管M₂的漏极与MOS管M₄的漏极相连后，形成预放大输入单元反输出端fn；MOS管M₃的漏极与MOS管M₅的漏极相连后，形成预放大输入单元正输出端fp。

预放大复位单元：在复位阶段，将预放大输出端即锁存输入单元输入端拉高到电源VDD，对预放大输出端进行复位；在比较阶段截止。在本实用新型优选实施例中，所述预放大复位单元包括MOS管M₄～M₅；MOS管M₄、M₅的源极与电源VDD连接；MOS管M₄、M₅的栅极接时钟信号clk；MOS管M₄的漏极与预放大输入单元反输出端fn相连；MOS管M₅的漏极与预放大输入单元正输出端fp相连。

锁存输入单元：将输入的电压信号转换为电流信号，并隔离输出，降低回踢噪声，即在复位阶段将交叉耦合锁存结构单元的输入拉低到地GND。在本实用新型优选实施例中，所述锁存输入单元包括MOS管M₆～M₇；MOS管M₆、M₇的源极与地GND相连；MOS管M₆的栅极与预放大输入单元反输出端fn相连；MOS管M₇的栅极与预放大输入单元正输出端fp相连；MOS管M₆的漏极与MOS管M₈的漏极相连后形成交叉耦合锁存结构单元正输入端v1；MOS管M₇的漏极与MOS管M₉的漏极相连后形成交叉耦合锁存结构单元反输入端v2。

交叉耦合锁存结构单元：完成比较功能，且使用两个正反馈加快比较速度，即在比较阶段加快放电速度，在锁存阶段锁存数据。在本实用新型优选实施例中，所述交叉耦合锁存结构单元包括MOS管M₈～M₁₁；MOS管M₈、M₉的源极与地GND相连；MOS管M₁₀、M₁₁的源极与电源VDD相连；MOS管M₈的栅极和MOS管M₁₁的漏极相连后，形成比较器本体反输出端outn；MOS管M₉的栅极和MOS管M₁₀的漏极相连后，形成比较器本体正输出端outp；MOS管M₁₀的栅极和MOS管M₉的漏极与交叉耦合锁存结构单元反输入端v2相连；MOS管M₁₁的栅极和MOS管M₈的漏极与交叉耦合锁存结构单元正输入端v1相连。

隔离开关单元：在复位阶段截止，断开正反馈，并在锁存输入NMOS对管的作用下使交叉耦合锁存结构单元中的PMOS管M₁₀、M₁₁的栅极拉低到地GND，在锁存复位PMOS对管的作用下使交叉耦合锁存结构单元中的NMOS管M₈、M₉的栅极拉高到电源VDD，从而使交叉耦合锁存结构单元在进入比较阶段时正反馈可以迅速建立，进而提高比较器速度；在比较阶段导通，使交叉耦合锁存结构单元的两条支路有电流流过，正反馈建立，交叉耦合锁存结构单元正常工作，对输入信号进行比较后输出。在本实用新型优选实施例中，所述隔离开关单元包括MOS管M₁₂～M₁₃；MOS管M₁₂的源极与交叉耦合锁存结构单元正输入端v1相连；MOS管M₁₃的源极与交叉耦合锁存结构单元反输入端v2相连；MOS管M₁₂、M₁₃的栅极与时钟信号clk连接；MOS管M₁₂的漏极与比较器本体正输出端outp相连；MOS管M₁₃的漏极与比较器本体反输出端outn相连；

锁存复位单元：在复位阶段导通，将比较器输出端拉到VDD；在比较阶段截止。在本实用新型优选实施例中，所述锁存复位单元包括MOS管M₁₄～M₁₅；MOS管M₁₄、M₁₅的源极与电源VDD连接；MOS管M₁₄、M₁₅的栅极与时钟信号clk连接；MOS管M₁₄的漏极与比较器本体正输出端outp相连；MOS管M₁₅的漏极与比较器本体反输出端outn相连。

正反馈单元：在比较阶段导通，增加一条放电支路，提高比较器的速度。在本实用新型优选实施例中，所述正反馈单元包括MOS管M₁₆～M₁₇；MOS管M₁₆、M₁₇的源极与地GND相连；MOS管M₁₆的栅极与比较器本体反输出端outn相连；MOS管M₁₇的栅极与比较器本体正输出端outp相连；MOS管M₁₆的漏极与交叉耦合锁存结构单元正输入端v1相连；MOS管M₁₇的漏极与交叉耦合锁存结构单元反输入端v2相连。

本实用新型工作过程可以分为三个阶段。

复位阶段：当clk为低电平时，MOS管M₁、M₁₂、M₁₃截止，MOS管M₄、M₅、M₁₄、M₁₅导通，fn、fp、outp和outn被拉高，MOS管M₆、M₇导通，将v1、v2电位拉低到地GND。

比较阶段：当clk由低电平上升到高电平时，MOS管M₄、M₅、M₁₄、M₁₅截止，M₁导通为MOS管M₂支路和MOS管M₃支路提供一条放电通道，从而产生放电电流，MOS管M₁₄、M₁₅截止，M₁₂、M₁₃导通为MOS管M₈、M₁₂、M₁₀支路与MOS管M₉、M₁₃、M₁₁支路提供电流，使其导通，比较器本体正输入信号ip和反输入信号in电压的不同使预放大输入正输出端输出fp和预放大输入反输出端输出fp的电压以不同的速度下降。MOS管M₆支路和MOS管M₇支路在fn、fp的控制下以不同的速度放电，造成MOS管M₈、M₁₂、M₁₀支路与MOS管M₉、M₁₃、M₁₁支路的电流失配，outp、outn电压以不同的速度下降，并在交叉耦合锁存单元中MOS管M₈、M₉和MOS管M₁₀、M₁₁两组正反馈的作用下一端迅速放电，电位继续下降，一端迅速充电，电位重新升高，MOS管M₁₆、M₁₇在输出端outn、outp电压的控制下为其中一侧增加一条放电通道，从而加剧MOS管M₈、M₁₂、M₁₀支路与MOS管M₉、M₁₃、M₁₁支路的电流失配，加快outp、outn电位的分离速度，加快比较器的速度，使比较器本体输出outp、outn最终一端为高电平，一端为低电平。

锁存阶段：clk维持高电平，比较结束，所有电压保持不变。

由于MOS管M₄、M₅在比较阶段前将预放大输出节点fn、fp拉到电源VDD，MOS管M₆、M₇在fn、fp的作用下将交叉耦合锁存结构单元输入端v1、v2拉低到地GND，MOS管M₁₄、M₁₅将比较器输出节点outp、outn拉高到电源VDD，使电路中所有节点都被复位到一个确定的电压值，这去除了比较器的记忆功能，使得比较器的比较结果不受前一次比较结果的影响，提高了比较器的精度；并且，在比较阶段前交叉耦合锁存结构单元输入端v1、v2拉低到GND，比较器输出节点outp、outn拉高到VDD使得当交叉耦合锁存结构单元进入比较阶段时，正反馈可以迅速建立，而减小对交叉耦合锁存结构单元输入电流的大小的依赖，从而提高比较器速度；预放大电路以及锁存输入MOS管M₆、M₇的使用使输入信号与输出信号之间多级隔离，因而可以降低回踢噪声的影响，提高比较器精度；预放大输入电路为输入信号提供一定的增益，增加了锁存级输入的电压差值，从而提高了比较器精度；尾开关MOS管M₁作为伪电流源在比较阶段为预放大输入单元提供电流，代替传统预放大电路中的静态电流源，从而降低比较器功耗；正反馈单元MOS管M₁₆、M₁₇在比较阶段为交叉耦合锁存结构单元增加一级正反馈，且增加一条放电通道，因而提高了比较器速度。

采用SMIC 0.18um CMOS工艺对本实用新型与传统双尾动态锁存比较器进行设计仿真，电源电压1.8V，采样时钟为1GHz。本实用新型与传统双尾动态锁存比较器延时随差分电压变化仿真结果比较参见图2。仿真结果表明，当输入差分电压较小时，传统双尾动态锁存比较器的延时急剧增加，而本实用新型延时稳定且始终维持在200ps内，可以看出延时性能有极大改进。在输入摆幅为900mV三角波信号下对本实用新型进行仿真。本实用新型上升延时仿真结果参见图3，本实用新型下降延时仿真结果参见图4，本实用新型功能验证结果参见图5。仿真结果表明，本实用新型在输入大信号下的延迟只有90.797ps。由此可见，本实用新型能够在不增加功耗的前提下，改善了传统双尾动态锁存比较器随差分输入电压减小延时急剧增加的不足，降低了比较器延时对差分输入电压的灵敏度，提高了比较器性能。

Claims (10)

1.一种快速响应动态锁存比较器，包括比较器本体；该比较器本体包括尾开关单元、预放大输入单元、预放大复位单元、锁存输入单元、交叉耦合锁存结构单元、锁存复位单元和正反馈单元；其特征在于：

所述比较器本体还进一步包括隔离开关单元，该隔离开关单元设置在交叉耦合锁存结构单元上；

上述隔离开关单元，在复位阶段，截止并断开正反馈；在比较阶段，在锁存输入NMOS对管的作用下使交叉耦合锁存结构中的PMOS管栅电位为地GND，同时在锁存复位PMOS对管的作用下使交叉耦合锁存结构中的NMOS管栅电位为VDD，使得交叉耦合锁存结构在进入比较阶段时迅速建立正反馈，进而提高比较器本体的速度。

2.根据权利要求1所述的一种快速响应动态锁存比较器，其特征在于：

尾开关单元输入时钟信号clk，并连接预放大输入单元；尾开关单元用于在比较阶段为预放大输入单元提供放电通道，从而产生电流；

预放大输入单元形成比较器本体的输入端，输入正输入信号ip和反输入信号in，并连接预放大复位单元、尾开关单元和锁存输入单元；预放大输入单元用于将输入的电压信号放大后输出到锁存级；

预放大复位单元输入时钟信号clk，并连接预放大输入单元和锁存输入单元；预放大复位单元用于在复位阶段使预放大复位单元的输出fp、fn拉高到电源VDD；

锁存输入单元输入端连接预放大输入单元的输出端，并连接交叉耦合锁存结构单元和正反馈单元；锁存输入单元用于将输入的电压信号转换为电流信号，并在复位阶段将交叉耦合锁存结构单元的输入拉低到地GND；

交叉耦合锁存结构单元连接锁存输入单元、隔离开关单元和锁存复位单元，并形成比较器本体的输出端，输出正输出信号outp和反输出信号outn；交叉耦合锁存结构单元用于在比较阶段加快放电速度，而在锁存阶段锁存数据；

隔离开关单元输入时钟信号clk，并连接交叉耦合锁存结构单元、锁存复位单元、锁存输入单元和正反馈单元；隔离开关单元用于在复位阶段断开正反馈，而在比较阶段使正反馈建立；

锁存复位单元输入时钟信号clk，并连接交叉耦合锁存结构单元和隔离开关单元；锁存复位单元用于在复位阶段将比较器本体的输出拉到电源VDD；

正反馈单元连接锁存输入单元和交叉耦合锁存结构单元；正反馈单元用于在比较阶段导通，并使得交叉耦合锁存结构单元在比较阶段增加一条放电支路。

3.根据权利要求2所述的一种快速响应动态锁存比较器，其特征在于：所述尾开关单元包括MOS管M₁；MOS管M₁的源极与地GND连接；MOS管M₁的栅极与时钟信号clk连接；MOS管M₁的漏极与预放大输入单元的MOS管M₂、M₃的漏极相连。

4.根据权利要求2所述的一种快速响应动态锁存比较器，其特征在于：所述预放大输入单元包括MOS管M₂～M₃；MOS管M₂和MOS管M₃的源极与尾开关单元的MOS管M₁的漏极连接；MOS管M₂的栅极形成比较器本体的正输入端，接正输入信号ip；MOS管M₃的栅极形成比较器本体的反输入端，接反输入信号in；MOS管M₂的漏极与MOS管M₄的漏极相连后，形成预放大输入单元的反输出端fn；MOS管M₃的漏极与MOS管M₅的漏极相连后，形成预放大输入单元的正输出端fp。

5.根据权利要求2所述的一种快速响应动态锁存比较器，其特征在于：所述预放大复位单元包括MOS管M₄～M₅；MOS管M₄和MOS管M₅的源极与电源VDD连接；MOS管M₄和MOS管M₅的栅极接时钟信号clk；MOS管M₄的漏极与预放大输入单元的反输出端fn相连；MOS管M₅的漏极与预放大输入单元的正输出端fp相连。

6.根据权利要求2所述的一种快速响应动态锁存比较器，其特征在于：所述锁存输入单元包括正锁存输入单元和反锁存输入单元；

上述正锁存输入单元包括MOS管M₆；MOS管M₆的源极与地GND相连；MOS管M₆的栅极与预放大输入单元的反输出端fn相连；MOS管M₆的漏极与交叉耦合锁存结构单元的MOS管M₈的漏极相连后，形成交叉耦合锁存结构单元的正输入端v1；

上述反锁存输入单元包括MOS管M₇；MOS管M₇的源极与地GND相连；MOS管M₇的栅极与预放大输入单元的正输出端fp相连；MOS管M₇的漏极与交叉耦合锁存结构单元的MOS管M₉的漏极相连后，形成交叉耦合锁存结构单元的反输入端v2。

7.根据权利要求2所述的一种快速响应动态锁存比较器，其特征在于：所述交叉耦合锁存结构单元包括MOS管M₈～M₁₁；MOS管M₈和MOS管M₉的源极与地GND相连；MOS管M₁₀和MOS管M₁₁的源极与电源VDD相连；MOS管M₈的栅极和MOS管M₁₁的漏极相连后，形成比较器本体反输出端outn；MOS管M₉的栅极和MOS管M₁₀的漏极相连后，形成比较器本体正输出端outp；MOS管M₁₀的栅极和MOS管M₉的漏极与交叉耦合锁存结构单元的反输入端v2相连；MOS管M₁₁的栅极和MOS管M₈的漏极与交叉耦合锁存结构单元正输入端v1相连。

8.根据权利要求2所述的一种快速响应动态锁存比较器，其特征在于：所述隔离开关单元包括正隔离开关单元和反隔离开关单元；

上述正隔离开关单元包括MOS管M₁₂；MOS管M₁₂的源极与交叉耦合锁存结构单元的正输入端v1相连；MOS管M₁₂的栅极与时钟信号clk连接；MOS管M₁₂的漏极与比较器本体的正输出端outp相连；

上述反隔离开关单元包括MOS管M₁₃；MOS管M₁₃的源极与交叉耦合锁存结构单元的反输入端v2相连；MOS管M₁₃的栅极与时钟信号clk连接；MOS管M₁₃的漏极与比较器本体的反输出端outn相连。

9.根据权利要求2所述的一种快速响应动态锁存比较器，其特征在于：所述锁存复位单元包括正锁存复位单元和反锁存复位单元；

上述正锁存复位单元包括MOS管M₁₄；MOS管M₁₄的源极与电源VDD连接；MOS管M₁₄的栅极与时钟信号clk连接；MOS管M₁₄的漏极与比较器本体的正输出端outp相连；

上述反锁存复位单元包括MOS管M₁₅；MOS管M₁₅的源极与电源VDD连接；MOS管M₁₅的栅极与时钟信号clk连接；MOS管M₁₅的漏极与比较器本体的反输出端outn相连。

10.根据权利要求2所述的一种快速响应动态锁存比较器，其特征在于：所述正反馈单元包括正正反馈单元和反正反馈单元；

正正反馈单元包括MOS管M₁₆；MOS管M₁₆的源极与地GND相连；MOS管M₁₆的栅极与比较器本体反输出端outn连接；MOS管M₁₆的漏极与交叉耦合锁存结构单元的正输入端v1相连；

反正反馈单元包括MOS管M₁₇；MOS管M₁₇的源极与地GND相连；MOS管M₁₇的栅极与比较器本体正输出端outp连接；MOS管M₁₇的漏极与交叉耦合锁存结构单元的反输入端v2相连。