CN108667447A - 锁存器电路 - Google Patents

Abstract

本发明为一种锁存器电路，包括一前置放大器，对输入的差分信号进行放大；一比较锁存器主体，与前置放大器相连，对放大的该差分信号进行比较锁存；第一对重置管连接该比较锁存器主体的输出和电源；第二对重置管连接该前置放大器输入对管的漏极和电源；该前置放大器输入对管的漏极经一对开关管接地；该二对重置管的栅极接收一时钟信号，该对开关管的栅极接收该时钟信号的延迟时钟信号；该二对重置管用以在该时钟信号从低变为高时使得该比较锁存器主体工作处于线性区；该对开关管使比较锁存器主体工作时到地通路减少一个管子。由此，减少电路失配对比较精度的影响；减少比较器工作时间，可减少锁存比较器在模数转换器设计中位出错率的贡献。

Description

锁存器电路

技术领域

本发明涉及CMOS集成电路设计领域，特别是涉及一种速度增强失配减小的新型StrongARM锁存器电路。

背景技术

请参阅图1所示，现有技术的StrongARM锁存器电路主要有两种工作状态（StrongARM的英文全称为Strong Advanced RISC Machine，支持WinCE3.0-PocketPC系统的RISC——精简指令集的处理器。）当CLK为低时，电流尾管M0断开，M7、M8将VOUTP和VOUTN两输出重置并拉到高，锁存器处于输出重置状态。当CLK为高时，电流尾管M0开启，输入对管M1、M2将输入信号VINP和VINN放大并引入A、B两电路节点，接着，传入上方由M3-M6组成的CMOS锁存器进行比较锁存。

本结构为经典动态比较器设计，结构简单，无静态功耗。但由于重置阶段使得M3、M4两管的栅极和漏极电压均预充至高，使得其在CLK信号由高变低的一瞬间将M3、M4偏置在饱和区。这样，M3、M4两管对于比较器电压失配的贡献提高，减小了比较器位分辨率。同时M1、M2两输入对管处于线性区，将会提供比较低的放大增益，整体比较器工作速度会受较大影响。

由此可见，现有技术的StrongARM锁存器电路存在以下缺陷：比较器工作时间较长，模数转换器（ADC）设计中位出错率（Bit Error Rate）的贡献占比高，所述电路失配对比较精度的影响大。对于高速模数转换器设计，这些缺陷尤为凸显，在同样的工作时间下会影响信号建立精度，降低了模数转换器（ADC）的分辨率。

发明内容

本发明提供一种锁存器电路，其主要目的在于减少比较器工作时间，减少锁存器电路对于模数转换器（ADC）设计中位出错率（Bit Error Rate）的贡献；可以减少电路失配对比较精度的影响。

为达前述目的，本发明提供一种锁存器电路，包括：

一前置放大器，该前置放大器包括一输入对管，用于对输入的差分信号进行放大；

一比较锁存器主体，与前置放大器相连，用于对放大的该差分信号进行比较锁存；

一第一对重置管，连接该比较锁存器主体的输出和该锁存器电路的电源；

一第二对重置管，连接该前置放大器的输入对管的漏极和该锁存器电路的电源；

一对开关管，该前置放大器输入对管的漏极经该对开关管接地；

该二对重置管的栅极接收一时钟信号，该对开关管的栅极接收该时钟信号的延迟时钟信号；

该二对重置管用以在该时钟信号从低变为高时使得该比较锁存器主体工作处于线性区；

该对开关管使得该比较锁存器主体工作时到地通路减少一个管子，例如MOS管。

优选地，该第一对重置管由一第一PMOS管和一第二PMOS管组成，该第一PMOS管的源极和该第二PMOS管的源极共同连接至该锁存器电路的电源，该第一PMOS管的漏极和该第二PMOS管的漏极分别连接至该比较锁存器主体的输出，该第一PMOS管的栅极和该第二PMOS管的栅极接收该时钟信号；

该第二对重置管由一第三PMOS管和一第四PMOS管组成，该第三PMOS管的源极和该第四PMOS管的源极共同连接至该锁存器电路的电源，该第三PMOS管的漏极和该第四PMOS管的漏极分别连接该前置放大器的输入对管的漏极，该第三PMOS管的栅极和该第四PMOS管的栅极接收该时钟信号。

优选地，该对开关管由一第一NMOS管和一第二NMOS管组成，该第一NMOS管的源极和该第二NMOS管的源极分别连接至该前置放大器的输入对管的漏极，该第一NMOS管的漏极和该第二NMOS管的漏极分别接地，该第一PMOS管的栅极和该第二PMOS管的栅极接收该延迟时钟信号。

优选地，该延迟时钟信号比该时钟信号延迟50ps。

优选地，该锁存器电路还包括一电流尾管，该电流尾管为一第三NMOS管，该第三NMOS管的源极接地，该第三NMOS管的栅极接该时钟信号；

该前置放大器包括一对NMOS差分对管，该对NMOS差分对管由一第四NMOS管和一第五NMOS管组成，该第四NMOS管的源极和一第五NMOS管的源极共同连接该第三NMOS管的漏极，该第四NMOS管的栅极和一第五NMOS管的栅极接收该差分信号；

该比较锁存器主体包括一CMOS比较锁存器，该CMOS比较锁存器由一第五PMOS管、一第六PMOS管、一第六NMOS管、一第七NMOS管组成，该第五PMOS管的源极和该第六PMOS管的源极共同连接该锁存器电路的电源，该第五PMOS管的栅极和该第六PMOS管的漏极共同连接该第四PMOS管的漏极和该第五NMOS管的漏极，该第六PMOS管的栅极和该第五PMOS管的漏极共同连接该第三PMOS管的漏极和该第四NMOS管的漏极。

优选地，该锁存器电路还包括电容比例分配型输入产生器，该电容比例分配型输入产生器用以产生该输入的差分信号，该输入的差分信号为VINP和VINN，

VINP端的电容比例分配型输入产生器包括一第八NMOS管、一第九NMOS管、一第十NMOS管、一第十一NMOS管、一第十二NMOS管、第一输入电容Cin、第一基准电容Cref，该第八NMOS管的源极连接输入信号VN、栅极连接与该时钟信号反相的反相时钟信号、漏极连接该第一输入电容的一端和该第九NMOS管的源极，该第九NMOS管的漏极还连接该第一输入电容的该端、栅极连接该时钟信号、源极接地，该第十NMOS管的源极连接基准信号VREFP、栅极连接该反相时钟信号、漏极连接该第一基准电容的一端和该第十一NMOS管的源极，该第十一NMOS管的漏极还连接该第一基准电容的该端、栅极连接该时钟信号、源极接地，该第十二NMOS管的源极接地、栅极连接该反相时钟信号、漏极和该第一输入电容另一端以及该第一基准电容的另一端连接VINP端；

VINN端的电容比例分配型输入产生器包括一第十三NMOS管、一第十四NMOS管、一第十五NMOS管、一第十六NMOS管、一第十七NMOS管、第二输入电容Cin、第二基准电容Cref，该第十三NMOS管的源极连接输入信号VP、栅极连接该反相时钟信号、漏极连接该第二输入电容的一端和该第十四NMOS管的源极，该第十四NMOS管的漏极还连接该第二输入电容的该端、栅极连接该时钟信号、源极接地，该第十五NMOS管的源极连接基准信号VREFN、栅极连接该反相时钟信号、漏极连接该第二基准电容的一端和该第十六NMOS管的源极，该第十六NMOS管的漏极还连接该第二基准电容的该端、栅极连接该时钟信号、源极接地，该第十七NMOS管的源极接地、栅极连接该反相时钟信号、漏极和该第二输入电容另一端以及该第二基准电容的另一端连接VINN端。

优选地，该输入的差分信号的阈值电压满足下列公式，

VINN=Cref/Cin*VREFN，

VINP=Cref/Cin*VREFP。

优选地，该锁存器电路的电源电压为3.3V。

优选地，该锁存器电路的电源电压为1V-1.2V。

由此可见，提出一种锁存器电路可以减少比较器工作时间，减少锁存器电路对于模数转换器（ADC）设计中位出错率（Bit Error Rate）的贡献；可以减少电路失配对比较精度的影响。这些改善对于高速模数转换器设计显得尤为重要，也使得在同样的工作时间下信号建立精度提高，间接提高模数转换器（ADC）的分辨率。

附图说明

图1为现有技术的StrongARM型锁存器电路。

图2为本发明锁存器电路的一实施例。

图3为本发明锁存器电路的具有电容比例分配型输入产生器又一实施例。

附图标记说明：

VDD 电源

VOUTN 锁存器N端输出

VOUTP 锁存器P端输出

VINP P端输入信号

VINN N端输入信号

A 前置放大器一输出端

B 前置放大器另一输出端

CLK 时钟信号

CLKD 延时时钟信号

CLKB 反相时钟信号

GND 接地端。

具体实施方式

结合附图和具体实施例对本发明的电路组成和连接方式进一步说明，并说明本发明的有益效果。

如图2所示，本发明提供的一种锁存器电路，包括：电流尾管——第三NMOS管（M0）；该前置放大器包括第四NMOS管（M1）和第五NMOS管（M2）组成的NMOS差分对管，第四NMOS管（M1）和第五NMOS管（M2）栅极连接差分信号VINN和VINP，并将该差分信号放大，至A、B端；该比较锁存器主体包括一CMOS比较锁存器，该CMOS比较锁存器由第五PMOS管（M5）、第六PMOS管（M6）、第六NMOS管（M3）、第七NMOS管（M4）组成，该CMOS比较锁存器对放大的差分信号进行锁存。前述的由MOS管M0-M6组成了现有技术的StrongARM锁存器电路，不再赘述。

本实施例引入二对重置管。由第一PMOS管（M7）和第二PMOS管（M8）组成第一对重置管。在比较锁存器主体对信号进行锁存之前，当时钟信号CLK和延时时钟信号CLKD均为低电平时，第三NMOS管（M0）管断开，第一PMOS管（M7）、第二PMOS管（M8）开启，输出端VOUTP、VOUTN重置拉高到电源电压VDD，该阶段为锁存器电路的重置阶段。

由第三PMOS管（M9）和第四PMOS管（M10）组成的第二对对重置管。当时钟信号CLK和延时时钟信号CLKD均为低时，第三PMOS管（M9）和第四PMOS管（M10）将第六NMOS管（M3）和第七NMOS管（M4）的源极拉到高电平。时钟信号CLK从低电平变到高电平的时段内，第一PMOS管（M7）、第二PMOS管（M8）与第三PMOS管（M9）、第四PMOS管（M10）结合能够使得第六NMOS管（M3）和第七NMOS管（M4）处于线性区，由此降低第六NMOS管（M3）和第七NMOS管（M4）两管的失配对锁存器电路的影响。同时，合理设计第四NMOS管（M1）和第五NMOS管（M2）的尺寸，也可以使得第六NMOS管（M3）和第七NMOS管（M4）两管在工作时处于饱和区，由此提高该比较锁存器主体的增益。

重置阶段后，因为存在延时时间，本实施例给出延时时间为50ps（皮秒），所以当时钟信号CLK为高电平和延时时钟信号CLKD为低电平时，该比较锁存器主体进入到锁存工作阶段。该阶段工作为现有技术。

锁存工作阶段结束后，当时钟信号CLK为高电平和延时时钟信号CLKD为高电平时，本实施例引入由第一NMOS管（M11）和第二NMOS管（M12）组成的一对开关管，现有技术锁存器的原接地通路为由M0-M2三MOS管接地，现改为该CMOS锁存器直接通过第一NMOS管（M11）和第二NMOS管（M12）接地。由此，CMOS锁存器得到了最大的裕度（headroom），比较器的时间常数减少约20%，减少位出错率（Bit Error Rate）。

本实施例的核心为引入第三PMOS管（M9）、第四PMOS管（M10）、第一NMOS管（M11）和第二NMOS管（M12），由此可以减少电路失配特性，提高锁存器工作速度。

通过仿真验证，在电源电压为3.3V 的设计中，最差工艺角（Corner）情况下，比较时间可以由现有技术的锁存器电路的519ps提升到本实施例的348ps，电路工作速度提升了32.9%。而且，在电路失配的分析中可以发现差分输入对对电路的失配占主要的影响，从65%上升至78%；并且，总失配的最大值21.55mV降低到17.38mV。

为了解决在低电压下第一实施例的比较器无法使得管子正常开启这一技术问题，本发明提供第二实施例。如图3所示，在模数转换器（ADC）实际运用设计中的一种比较器电路设计，特别是应用在闪烁型数模转换器（Flash ADC）一类的设计中。虚线框为电荷分配型比较器的输入部分。VINP端的电容比例分配型输入产生器包括第八NMOS管（M13）、第九NMOS管（M17）、第十NMOS管（M14）、第十一NMOS管（M18）、第十二NMOS管（M21）、第一输入电容Cin、第一基准电容Cref。VINN端的电容比例分配型输入产生器包括第十三NMOS管（M15）、第十四NMOS管（M19）、第十五NMOS管（M16）、第十六NMOS管（M20）、一第十七NMOS管（M22）、第二输入电容Cin、第二基准电容Cref。

据此，通过精确设置电容比例来确定阈值电压Vin=Cref/Cin*Vref。两端的阈值电压分别为VINN=Cref/Cin*VREFN，和VINP=Cref/Cin*VREFP。通过设计不同的阈值电压，可以在一个时钟周期分辨出相应精度的输入电压，从而得到相应的比特数。由于电容会将输入信号反向，因此外部输入信号VP/VN将会相应通过电容连接至锁存器电路的VINN/VINP两端。由此，电源电压可以设定为1V-1.2V。

以上所述为本发明的较佳实施例，不应以此限制本发明。凡依本发明权利要求所作的等同替换或修饰，均属于本发明保护的范围。

Claims (9)

1.一种锁存器电路，包括：

一前置放大器，该前置放大器包括一输入对管，用于对输入的差分信号进行放大；

一比较锁存器主体，与前置放大器相连，用于对放大的该差分信号进行比较锁存；

其特征在于，还包括：

一第一对重置管，连接该比较锁存器主体的输出和该锁存器电路的电源；

一第二对重置管，连接该前置放大器的输入对管的漏极和该锁存器电路的电源；

一对开关管，该前置放大器输入对管的漏极经该对开关管接地；

该二对重置管的栅极接收一时钟信号，该对开关管的栅极接收该时钟信号的延迟时钟信号；

该二对重置管用以在该时钟信号从低变为高时使得该比较锁存器主体工作处于线性区；

该对开关管使得该比较锁存器主体工作时到地通路减少一个管子。

2.如权利要求1所述的锁存器电路，其特征在于，

该第一对重置管由一第一PMOS管和一第二PMOS管组成，该第一PMOS管的源极和该第二PMOS管的源极共同连接至该锁存器电路的电源，该第一PMOS管的漏极和该第二PMOS管的漏极分别连接至该比较锁存器主体的输出，该第一PMOS管的栅极和该第二PMOS管的栅极接收该时钟信号；

该第二对重置管由一第三PMOS管和一第四PMOS管组成，该第三PMOS管的源极和该第四PMOS管的源极共同连接至该锁存器电路的电源，该第三PMOS管的漏极和该第四PMOS管的漏极分别连接至该前置放大器的输入对管的漏极，该第三PMOS管的栅极和该第四PMOS管的栅极接收该时钟信号。

3.如权利要求1或2所述的锁存器电路，其特征在于，该对开关管由一第一NMOS管和一第二NMOS管组成，该第一NMOS管的源极和该第二NMOS管的源极分别连接至该前置放大器的输入对管的漏极，该第一NMOS管的漏极和该第二NMOS管的漏极分别接地，该第一PMOS管的栅极和该第二PMOS管的栅极接收该延迟时钟信号。

4.如权利要求1-3之一所述的锁存器电路，其特征在于，该延迟时钟信号比该时钟信号延迟50ps。

5.如权利要求1-4之一所述的锁存器电路，还包括一电流尾管，其特征在于，

该电流尾管为一第三NMOS管，该第三NMOS管的源极接地，该第三NMOS管的栅极接该时钟信号；

该前置放大器的输入对管为一对NMOS差分对管，该对NMOS差分对管由一第四NMOS管和一第五NMOS管组成，该第四NMOS管的源极和一第五NMOS管的源极共同连接该第三NMOS管的漏极，该第四NMOS管的栅极和一第五NMOS管的栅极接收该差分信号；

该比较锁存器主体包括一CMOS比较锁存器，该CMOS比较锁存器由一第五PMOS管、一第六PMOS管、一第六NMOS管、一第七NMOS管组成，该第五PMOS管的源极和该第六PMOS管的源极共同连接该锁存器电路的电源，该第五PMOS管的栅极和该第六PMOS管的漏极共同连接该第四PMOS管的漏极和该第五NMOS管的漏极，该第六PMOS管的栅极和该第五PMOS管的漏极共同连接该第三PMOS管的漏极和该第四NMOS管的漏极。

6.如权利要求1-5之一所述的锁存器电路，其特征在于，还包括电容比例分配型输入产生器，该电容比例分配型输入产生器用以产生该输入的差分信号，该输入的差分信号为VINP和VINN，

VINP端的电容比例分配型输入产生器包括一第八NMOS管、一第九NMOS管、一第十NMOS管、一第十一NMOS管、一第十二NMOS管、第一输入电容Cin、第一基准电容Cref，该第八NMOS管的源极连接输入信号VN、栅极连接与该时钟信号反相的反相时钟信号、漏极连接该第一输入电容的一端和该第九NMOS管的源极，该第九NMOS管的漏极还连接该第一输入电容的该端、栅极连接该时钟信号、源极接地，该第十NMOS管的源极连接基准信号VREFP、栅极连接该反相时钟信号、漏极连接该第一基准电容的一端和该第十一NMOS管的源极，该第十一NMOS管的漏极还连接该第一基准电容的该端、栅极连接该时钟信号、源极接地，该第十二NMOS管的源极接地、栅极连接该反相时钟信号、漏极和该第一输入电容另一端以及该第一基准电容的另一端连接VINP端；

VINN端的电容比例分配型输入产生器包括一第十三NMOS管、一第十四NMOS管、一第十五NMOS管、一第十六NMOS管、一第十七NMOS管、第二输入电容Cin、第二基准电容Cref，该第十三NMOS管的源极连接输入信号VP、栅极连接与该时钟信号反相的反相时钟信号、漏极连接该第二输入电容的一端和该第十四NMOS管的源极，该第十四NMOS管的漏极还连接该第二输入电容的该端、栅极连接该时钟信号、源极接地，该第十五NMOS管的源极连接基准信号VREFN、栅极连接该反相时钟信号、漏极连接该第二基准电容的一端和该第十六NMOS管的源极，该第十六NMOS管的漏极还连接该第二基准电容的该端、栅极连接该时钟信号、源极接地，该第十七NMOS管的源极接地、栅极连接该反相时钟信号、漏极和该第二输入电容另一端以及该第二基准电容的另一端连接VINN端。

7.如权利要求6所述的锁存器电路，其特征在于，该输入的差分信号的阈值电压满足下列公式，

VINN=Cref/Cin*VREFN，

VINP=Cref/Cin*VREFP。

8.如权利要求1-7之一所述的锁存器电路，其特征在于，该锁存器电路的电源电压为3.3V。

9.如权利要求6或7所述的锁存器电路，其特征在于，该锁存器电路的电源电压为1V-1.2V。