CN102957405A

CN102957405A - 一种动态锁存比较器

Info

Publication number: CN102957405A
Application number: CN2011102533064A
Authority: CN
Inventors: 潘少辉; 胡胜发
Original assignee: Anyka Guangzhou Microelectronics Technology Co Ltd
Current assignee: Anyka Guangzhou Microelectronics Technology Co Ltd
Priority date: 2011-08-30
Filing date: 2011-08-30
Publication date: 2013-03-06

Abstract

本发明涉及锁存比较器电路结构领域，具体公开一种动态锁存比较器，包括由正相锁存信号控制的第一开关电路和第二开关电路、由反相锁存信号控制的第三开关电路和第四开关电路，其中：所述第一开关电路接于第一正反馈节点再生节点和第一输入管输出端之间；所述第二开关电路接于第二正反馈节点再生节点和第二输入管输出端之间；所述第三开关电路接于第一输入管输出端和地/电源之间；所述第四开关电路接于第二输入管输出端和地/电源之间。本发明在现有动态锁存器的基础上增加四个开关电路，在复位周期、再生周期都可使输入对管的输出端电位稳定不变，因而在低功耗基础上可有效降低踢回噪声。

Description

一种动态锁存比较器

技术领域

本发明涉及锁存比较器电路结构，特别涉及一种简单的低功耗低踢回噪声的动态锁存比较器。

背景技术

锁存，就是把信号暂存以维持某种电位状态。锁存器(Latch)是一种对脉冲电位敏感的存储单元电路，可以在特定输入脉冲电位作用下改变状态，其主要作用是缓存，其次是完成高速控制器与慢速外设的不同步问题，再其次是解决驱动的问题，最后是解决I/O口既能输出也能输入的问题。锁存比较器是高速比较器中最常用的电路，能够实现快速信号的大小比较。

常见锁存比较器(可再生等效结构如图1所示。在复位周期，开关K闭合，输入电压决定了输入对管M0/M1上的导通电流；因为开关K的导通电阻和输入对管的放大作用，输出端VO+和VO-间存在极小的电压差。然后在再生周期，开关K断开，两个交叉耦合的非门形成正反馈，基于复位周期两输出端的微小电压差，正反馈将两输出端锁存为0和VDD。因此，锁存比较器就能实现对很小输入电压的比较和结果锁存。

由于存在两个非门构成的正反馈，锁存比较器的反应时间很快，常使用于高速比较器。其需要注意的问题就是功耗和踢回噪声(kick-back noise)。踢回噪声的形成可以由图1解释，由于输入对管M0/M1的栅漏间有较大的寄生电容C1、C2，在再生周期，由于输出两端电压快速较大的变化，栅漏电容会将电压信号耦合传递到信号输入端，由此引起对输入信号的干扰。

目前常用的低功耗锁存比较器主要有图2a、图2b及图2c所示的三种结构，分别为静态锁存比较器、class AB锁存比较器及动态锁存比较器；三者的功耗依次降低(动态锁存比较器功耗几乎为0)，但其踢回噪声依次增大(动态锁存比较器踢回噪声最大)。

目前，对于要求低功耗的锁存比较器，一般会采用动态锁存比较器结构，同时在输入对管前加入源极跟随器结构或者引入两相非交叠时钟来实现降低踢回噪声。加入源极跟随器，需要额外消耗两个支路的静态功耗。而引入两相非交叠时钟，电路会增加很多，需要加入两相非交叠时钟产生电路。

发明内容

有鉴于此，本发明的目的在于提供一种动态锁存比较器，可以有效地降低功耗和踢回噪声。

为解决以上技术问题，本发明提供的技术方案是，一种动态锁存比较器，包括由正相锁存信号控制的第一开关电路和第二开关电路、由反相锁存信号控制的第三开关电路和第四开关电路，其中：

所述第一开关电路接于第一再生节点和第一输入管输出端之间；

所述第二开关电路接于第二再生节点和第二输入管输出端之间；

所述第三开关电路接于第一输入管输出端和地/电源之间；

所述第四开关电路接于第二输入管输出端和地/电源之间。

可选地，所述第一输入管、第二输入管、所述第一开关电路、第二开关电路、第三开关电路及第四开关电路均为一CMOS管。

可选地，所述第一输入管、第二输入管、第一开关电路、第二开关电路、第三开关电路及第四开关电路分别为一NMOS管，其中：

第一输入NMOS管、第二输入NMOS管的栅极分别作为第一信号输端、第二信号输入端，漏极分别接所述第一再生节点、第二再生节点，源极共同通过一由正相锁存信号控制的偏置NMOS管接地；

第一开关NMOS管、第二开关NMOS管的栅极共同接入正相锁存信号，漏极分别接所述第一再生节点、第二再生节点，源极分别接所述第一输入NMOS管、第二输入NMOS管的漏极；

第三开关NMOS管、第四开关NMOS管的栅极共同接入反相锁存信号，源极共同接地，漏极分别接所述第一输入NMOS管、第二输入NMOS管的漏极。

可选地，所述第一输入管、第二输入管、第一开关电路、第二开关电路、第三开关电路及第四开关电路分别为一PMOS管，其中：

第一输入PMOS管、第二输入PMOS管的栅极分别作为第一信号输端、第二信号输入端，漏极分别接所述第一再生节点、第二再生节点，源极共同通过一由反相锁存信号控制的偏置PMOS管接电源；

第一开关PMOS管、第二开关PMOS管的栅极共同接入正相锁存信号，漏极分别接所述第一再生节点、第二再生节点，源极分别接所述第一输入PMOS管、第二输入PMOS管的漏极；

第三开关PMOS管、第四开关PMOS管的栅极共同接入反相锁存信号，源极共同接电源，漏极分别接所述第一输入PMOS管、第二输入PMOS管的漏极。

可选地，所述第一输入管、第二输入管、所述第一开关电路、第二开关电路、第三开关电路及第四开关电路为多个CMOS管构成的电路。

可选地，所述第一输入管、第二输入管、所述第一开关电路、第二开关电路、第三开关电路及第四开关电路为一三极管。

可选地，所述第一输入管、第二输入管、所述第一开关电路、第二开关电路、第三开关电路及第四开关电路为多个三极管构成的电路。

较优地，所述第一输入管、第二输入管的输入端分别设置前置放大器。

较优地，所述前置放大器为源极跟随器或射极跟随器。

较优地，所述正相锁存信号和所述反相锁存信号为两相非交叠时钟信号。

与现有技术相比，本发明锁存比较器增设四个开关电路，在复位周期、再生周期都可使输入对管的输出端电位稳定不变，由此在较低功耗的基础上，可将通过输入对管栅漏电容耦合到输入端的踢回噪声减小到很小程度。

附图说明

图1是锁存比较器的等效电路原理图；

图2a是静态锁存比较器的电路结构图；

图2b是classAB锁存比较器的电路结构图；

图2c是动态锁存比较器的电路结构图；

图3是本发明锁存比较器实施例一的电路结构图；

图4是本发明锁存比较器实施例二的电路结构图。

具体实施方式

本发明旨在提供一种基于CMOS制程的简单有效的低功耗低踢回噪声的动态锁存比较器，其核心思想在于在动态锁存器的基础上增加四个开关电路实现降低踢回噪声，其中：第一开关电路和第二开关电路由正相锁存信号控制，两者分别接于相应的再生节点、输入管输出端之间；第三开关电路和第四开关电路由反相锁存信号控制，两者分别接于相应输入管输出端和地/电源之间。

具体地，正相锁存信号和反相锁存信号为两相非交叠时钟信号；二个输入管、四个开关电路均可为单一晶体三极管或CMOS管，也可为分别由多个三极管或多个CMOS管构成的电路。此外，也可在第一输入管、第二输入管的输入端分别设置源极跟随器或射极跟随器作为前置放大器，以进一步降低踢回噪声。

为了使本领域的技术人员更好地理解本发明的技术方案，以下均以CMOS管为例，下面结合附图和具体实施例对本发明作进一步的详细说明。

实施例一

参见图3，表示本发明锁存比较器的一较优实施例。如图3所示，该锁存比较器为输入对管为NMOS管，其相比于图2c所示电路，增加了四个NMOS管NM1、NM2、NM3及NM4，由此可以在低功耗的基础上较好地降低踢回噪声。下面结合图2c，对比分析图3所示锁存比较器电路的工作原理与工作过程：

如图2c所示，其中没有上述4个NMOS管。在复位周期，输出端Vop和Von都是VDD，输入对管的漏端也是VDD。当锁存使能信号latch由低电位转变为高电位时，进入再生周期，电路最下面由latch控制的NMOS导通，此时输入对管有电流下拉，其中输入电压较大的管子会下拉较快，则输出一端电压开始下降，由于两个非门的正反馈，两个输出端会一个跳变为VDD，另一个为低电位(0)；对于输入对管的漏端，其电位会从VDD降到地。再次回到复位周期时，输入对管的漏端电压又迅速从低电位升为VDD。这些电压变化会通过输入对管栅漏电容耦合到输入信号端Vip、Vin；由此就会有较大的踢回噪声。

如图3所示，本发明的实施例一中增加了NMOS管NM1、NM2、NM3及NM4后，其中：NM1、NM2分别接在再生节点A、B和输入对管M0、M1之间；NM3、NM4分别旁路接入在输入对管M0、M1与地之间。该电路结构可以在低功耗的基础上较好地降低踢回噪声，其工作过程详述如下：

在复位周期，latch＝0，NM1和NM2关断，输入对管的漏端拉到低电位，输出端都被拉到VDD。

进入再生周期，latch变为高电位，输入对管M0、M1开始有下拉电流，经过下面由latch控制的NMOS到地；上面的上拉PMOS都断开；NM1和NM2此时也导通。由于输入电压的差异，导致两边的电压下拉不一样；最终由于正反馈作用，让两输出端一端为VDD，另一端为低电位。而输入管的漏端，此时仍然保持为低电位。

再次回到复位周期，锁存使能信号latch_N为高电位，输入对管M0、M1的漏端还是被拉到低电位。所以通过输入对管M0、M1栅漏电容耦合到输入端的噪声就很小。其功耗与普通的动态锁存比较器一样，几乎为0。

实施例二

参见图4，表示本发明锁存比较器的另一较优实施例。图4电路中，输入对管及开关管均为为PMOS，与此相应，其它部分的PMOS/NMOS管做相应变动。电路工作原理与实施例一类似，不再赘述。

以上实施例的锁存比较器电路十分简单，在保证其低功耗的同时，可使锁存比较器的踢回噪声较小，目前已应用于一款产品(IP 12bit sar adc)的研制过程，仿真实验表明其具有较好的性能。

以上仅是本发明的优选实施方式，其关键在于利用改进型的动态锁存比较器实现其低功耗和低踢回噪声的应用。应当指出的是，上述优选实施方式不应视为对本发明的限制，本发明的保护范围应当以权利要求所限定的范围为准。对于本技术领域的普通技术人员来说，在不脱离本发明的精神和范围内，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

1.一种动态锁存比较器，其特征在于，包括由正相锁存信号控制的第一开关电路和第二开关电路、由反相锁存信号控制的第三开关电路和第四开关电路，其中：

所述第三开关电路接于第一输入管输出端和地/电源之间；

所述第四开关电路接于第二输入管输出端和地/电源之间。

2.如权利要求1所述的动态锁存比较器，其特征在于，所述第一输入管、第二输入管、所述第一开关电路、第二开关电路、第三开关电路及第四开关电路均为一CMOS管。

3.如权利要求2所述的动态锁存比较器，其特征在于，所述第一输入管、第二输入管、第一开关电路、第二开关电路、第三开关电路及第四开关电路分别为一NMOS管，其中：

4.如权利要求2所述的动态锁存比较器，其特征在于，所述第一输入管、第二输入管、第一开关电路、第二开关电路、第三开关电路及第四开关电路分别为一PMOS管，其中：

5.如权利要求1所述的动态锁存比较器，其特征在于，所述第一输入管、第二输入管、所述第一开关电路、第二开关电路、第三开关电路及第四开关电路为多个CMOS管构成的电路。

6.如权利要求1所述的动态锁存比较器，其特征在于，所述第一输入管、第二输入管、所述第一开关电路、第二开关电路、第三开关电路及第四开关电路为一三极管。

7.如权利要求1所述的动态锁存比较器，其特征在于，所述第一输入管、第二输入管、所述第一开关电路、第二开关电路、第三开关电路及第四开关电路为多个三极管构成的电路。

8.如权利要求1所述的动态锁存比较器，其特征在于，所述第一输入管、第二输入管的输入端分别设置前置放大器。

9.如权利要求8所述的动态锁存比较器，其特征在于，所述前置放大器为源极跟随器或射极跟随器。

10.如权利要求1～9任一项所述的动态锁存比较器，其特征在于，所述正相锁存信号和所述反相锁存信号为两相非交叠时钟信号。