CN107493093A - 一种高速低功耗动态亚稳态抑制比较器 - Google Patents

Abstract

本发明提供一种高速低功耗动态亚稳态抑制比较器，包括：输入单元，输出单元，锁存器，上拉锁存单元，下拉单元和亚稳态抑制单元，当比较器出现亚稳态状态时，所述亚稳态抑制单元根据输出单元的输出信号，控制比较器进入复位状态；本发明通过亚稳态抑制单元，可以有效抑制比较器亚稳态的情况，不会明显增加比较器的速度，本发明结构简单，和传统结构相比，没有明显增加面积，达到了高速和低功耗的目的的同时，对比较器的亚稳态现象有明显的抑制效果。

Description

一种高速低功耗动态亚稳态抑制比较器

技术领域

本发明涉及电子技术领域，尤其涉及一种高速低功耗动态亚稳态抑制比较器。

背景技术

近年来，随着集成电路制造技术的不断发展，CMOS器件的特征尺寸不断减小，集成电路的工作电压也不断降低，在深亚微米工艺下，模数转换器的工作速度得到了极大的提高，同时，功耗进一步降低。但是，作为模数转换器的核心组成部分，比较器的性能成了高速低功耗设计的瓶颈。

目前，传统的比较器结构，都存在各种问题，有的为了满足速度，而存在很大的静态功耗，有的噪声和功耗很小，但是速度较低，因此，传统的几种比较器结构，很难同时满足速度、功耗和低电源电压等要求。

另一方面，由于比较器工作自在高速状态，分配给比较器的比较时间很短，当比较器的差分输入电压很小的时候，比较器需要很长的时间才能完成比较。当比较器被使用在高速中等精度SAR结构ADC当中时，对比较器的分辨率要求较低，但对比较器的比较速度要求很高，此时，比较器很容易出现亚稳态，也就是说，比较器的输出Dp和Dn会同时保持1或者0，不会发生翻转，这对SAR结构ADC的性能会产生严重的影响。对于SAR结构ADC而言，没出现亚稳态和出现亚稳态两种情况下，比较器输入端电压收敛路径的对比图如图4所示，对于SAR结构ADC而言，亚稳态出现在越高位，错误的比较结果会出现在越高位，对SAR 结构ADC性能的影响越大。

目前的亚稳态抑制技术主要在由与非门NAND1和NAND2所构成的正反馈结构中，加入一个控制信号Tr，如果经过一定的延迟时间之后，正反馈结构的输出Dp和Dn仍然保持相同的数字电平，控制信号Tr会强制使得正反馈结构的输出Dp和Dn发生翻转，从而使得比较器退出亚稳态。但这种结构的缺点在于，会用到一个三输入端的与非门NAND1，和两输入端的与非门NAND2相比，三输入端的与非门NAND1的延迟会明显增加，由于这个三输入与非门NAND1处于比较器的信号通路上，在未出现亚稳态的情况下，会明显增加比较器的延迟。因此，需要一种比较器亚稳态抑制手段，能够有效抑制比较器亚稳态的情况下，达到高速和低功耗的目的。

发明内容

鉴于以上所述现有技术的缺点，本发明提供一种高速低功耗动态亚稳态抑制比较器，以解决上述技术问题。

本发明提供的高速低功耗动态亚稳态抑制比较器，包括：

输入单元，用于差分信号输入；

输出单元，用于输出比较器输出信号；

锁存器，用于使比较器进入锁存状态完成信号比较；

上拉锁存单元，用于当比较器处于复位状态时，对输出信号进行上拉，当比较器处于比较状态时，加入正反馈环路；

下拉单元，用于根据控制信号控制锁存器进入锁存状态；

亚稳态抑制单元，用于对比较器亚稳态进行抑制；

当比较器出现亚稳态状态时，所述亚稳态抑制单元根据输出单元的输出信号，控制比较器进入复位状态。

进一步，所述输入单元包括输入NMOS管；

所述上拉锁存单元包括第一PMOS管、第四PMOS管、第一开关S1和第二开关S1N；

所述亚稳态抑制单元包括第七NMOS管、第五PMOS管、D触发器DFF、同或门XNOR，与门AND，第一延迟单元dly1和第二延迟单元dly2；

所述下拉单元包括第三NMOS管和第六NMOS管；

所述输入NMOS管与锁存器连接，所述锁存器分别与第一PMOS管的源极和漏极，以及第四PMOS管的源极和漏极连接，所述第一开关S1和第二开关S1N分别与第一PMOS管的栅极和第四PMOS管的栅极连接；

所述第三NMOS管的漏极与锁存器连接，第三NMOS管的源极接地，第三NMOS管的栅极与第二延迟单元dly2的输出端连接；所述第六NMOS管的漏极与输入NMOS管的源极连接，第六NMOS管的源极接地，第六NMOS管的栅极与与门AND的输出端连接，第六 NMOS管的栅极与第一延迟单元dly1的输入端连接，所述同或门XNOR的输出端与与门AND 的第一输入端连接，所述第二延迟单元dly2的输入端与与门AND的第二输入端连接，同或门XNOR的两个输出端与比较器的输出信号连接，所述第一延迟单元dly1的输出端与D触发器的CP端连接，所述D触发器的复位端与第一延迟单元dly1的输入端连接，D触发器的输出端与第七NMOS管的栅极连接，D触发器的输出端通过反相器与第五PMOS管的栅极连接，第五PMOS管的漏极分别与第四PMOS管的漏极和锁存器连接，第一PMOS管的源极和第四PMOS管的源极分别与电源连接，第五PMOS管的源极与电源连接。

进一步，所述锁存器包括第四NMOS管、第五NMOS管、第二PMOS管和第三PMOS 管；

所述第四NMOS管的漏极、第七NMOS管的漏极、第二PMOS管的漏极、第一PMOS 管的漏极、第三PMOS管的栅极和第五NMOS管的栅极互相连接，所述第四NMOS管的栅极、第二PMOS管的栅极、第五NMOS管的漏极、第三PMOS管的漏极、第四PMOS管的漏极和第五PMOS管的漏极互相连接，所述第四NMOS管的源极、第三NMOS管的漏极和第五NOMS管N5的源极互相连接，第二PMOS管的源极和第三PMOS管的源极分别与电源连接。

进一步，所述第一PMOS管和第四PMOS管为用于上拉和锁存的PMOS管，所述第七NMOS管为用于下拉的NMOS管，所述第五PMOS管为用于上拉的MOS管。

进一步，所述输入NMOS管包括第一NMOS管和第二NMOS管，

所述第一NMOS管的漏极、第七NMOS管的漏极、第四NMOS管的漏极、第二PMOS 管的漏极、第一PMOS管的漏极、第三PMOS管的栅极和第五NMOS管的栅极互相连接；

所述第二NMOS管的漏极、第四NMOS管的栅极、第二PMOS管的栅极、第五NMOS 管的漏极、第三PMOS管的漏极、第四PMOS管的漏极和第五PMOS管的漏极互相连接；

所述第一NMOS管的栅极和第二NMOS管分别与输入差分电压连接；

所述第一NMOS管的的源极、第二NMOS管的源极和第六NMOS管的漏极互相连接。

本发明的有益效果：本发明中的高速低功耗动态亚稳态抑制比较器，当比较器处于复位状态时，通过上拉锁存单元使比较器的输出信号Dp和Dn被复位到0，当比较器在比较器状态时，比较器输入差分电压Vip和Vin可以分别作用于上拉锁存单元，使得M6和M9也加入到正反馈环路当中，从而提高比较器的速度，本发明通过亚稳态抑制单元，可以有效抑制比较器亚稳态的情况，不会明显增加比较器的速度，本发明结构简单，和传统结构相比，没有明显增加面积，达到了高速和低功耗的目的的同时，对比较器的亚稳态现象有明显的抑制效果。

附图说明

图1是本发明实施例中的高速低功耗动态亚稳态抑制比较器的结构示意图。

图2是本发明实施例中比较器未出现和出现亚稳态情况下SARADC电压收敛对比图。

图3是本发明实施例中比较器未出现亚稳态和出现亚稳态时序对比图。

图4是本发明实施例中有无亚稳态抑制电路SAR结构ADC仿真结果对比图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示，本实施例中的高速低功耗动态亚稳态抑制比较器，包括：

输入单元，用于差分信号输入；

输出单元，用于输出比较器输出信号；

锁存器，用于使比较器进入锁存状态完成信号比较；

上拉锁存单元，用于当比较器处于复位状态时，对输出信号进行上拉，当比较器处于比较状态时，加入正反馈环路；

下拉单元，用于根据控制信号控制锁存器进入锁存状态；

亚稳态抑制单元，用于对比较器亚稳态进行抑制；

当比较器出现亚稳态状态时，所述亚稳态抑制单元根据输出单元的输出信号，控制比较器进入复位状态。

在本实施例中，输入单元包括输入NMOS管：第一NMOS管M1和第二NMOS管M2，上拉锁存单元包括第一PMOS管M6、第四PMOS管M9、第一开关S1和第二开关S1N；亚稳态抑制单元包括第七NMOS管M11、第五PMOS管M12、D触发器DFF、同或门XNOR，与门AND，第一延迟单元dly1和第二延迟单元dly2；下拉单元包括第三NMOS管M3和第六NMOS管M10；锁存器包括第四NMOS管M4、第五NMOS管M5、第二PMOS管M7 和第三PMOS管M8；

其中，第一NMOS管M1的漏极、第七NMOS管M11的漏极、第四NMOS管M4的漏极、第二PMOS管M7的漏极、第一PMOS管M6的漏极、第三PMOS管M8的栅极和第五 NMOS管M9的栅极互相连接；

第二NMOS管M2的漏极、第四NMOS管M4的栅极、第二PMOS管M7的栅极、第五NMOS管M5的漏极、第三PMOS管M8的漏极、第四PMOS管M9的漏极和第五PMOS 管的漏极M12互相连接；

第一NMOS管M1的栅极和第二NMOS管M2分别与输入差分电压连接；

第一NMOS管M1的的源极、第二NMOS管M2的源极和第六NMOS管M10的漏极互相连接。

第一开关S1和第二开关S1N分别与第一PMOS管M6的栅极和第四PMOS管M9的栅极连接；

第三NMOS管M3的源极接地，第三NMOS管M3的栅极与第二延迟单元dly2的输出端连接；所述第六NMOS管M10的漏极与输入NMOS管的源极连接，第六NMOS管M10 的源极接地，第六NMOS管M10的栅极与与门AND的输出端连接，第六NMOS管M10的栅极与第一延迟单元dly1的输入端连接，所述同或门XNOR的输出端与与门AND的第一输入端连接，所述第二延迟单元dly2的输入端与与门AND的第二输入端连接，同或门XNOR 的两个输出端与比较器的输出信号连接，所述第一延迟单元dly1的输出端与D触发器的CP 端连接，所述D触发器的复位端与第一延迟单元dly1的输入端连接，D触发器的输出端与第七NMOS管的栅极连接，D触发器的输出端通过反相器与第五PMOS管M12的栅极连接，第五PMOS管M12的漏极分别与第四PMOS管M9的漏极和锁存器连接，第一PMOS管M6 的源极和第四PMOS管M9的源极分别与电源连接，第五PMOS管M12的源极与电源连接。

第四NMOS管M4的漏极、第七NMOS管M11的漏极、第二PMOS管M7的漏极、第一PMOS管M6的漏极、第三PMOS管M8的栅极和第五NMOS管M5的栅极互相连接，所述第四NMOS管M4的栅极、第二PMOS管M7的栅极、第五NMOS管M5的漏极、第三 PMOS管M8的漏极、第四PMOS管M9的漏极和第五PMOS管M12的漏极互相连接，所述第四NMOS管M4的源极、第三NMOS管M3的漏极和第五NOMS管M5的源极互相连接，第二PMOS管M7的源极和第三PMOS管M8的源极分别与电源连接。

在本实施例中，第一PMOS管M6和第四PMOS管M9为用于上拉和锁存的PMOS管，同时具有上拉和锁存功能，第七NMOS管M11为用于下拉的NMOS管，第五PMOS管M12 为用于上拉的PMOS管，第三NMOS管M3和第六NMOS管M6为下拉NMOS管。

如图4所示，由于比较器工作自在高速状态，分配给比较器的比较时间很短，当比较器的差分输入电压很小的时候，比较器需要很长的时间才能完成比较。当比较器被使用在高速中等精度SAR结构ADC当中时，对比较器的分辨率要求较低，但对比较器的比较速度要求很高，此时，比较器很容易出现亚稳态，也就是说，比较器的输出Dp和Dn会同时保持1或者0，不会发生翻转，这对SAR结构ADC的性能会产生严重的影响。对于SAR结构ADC 而言，没出现亚稳态和出现亚稳态两种情况下，比较器输入端电压收敛路径的对比图如图4 所示，对于SAR结构ADC而言，亚稳态出现在越高位，错误的比较结果会出现在越高位，对SAR结构ADC性能的影响越大。

在本实施例中，对于D触发器DFF，当复位端RST为0时，其输出端Q被复位为0，当复位端RST为1时，且CP端为1时，其输入端D的电平被传输到输出端Q。比较器有两个工作状态，一个是复位状态，一个是锁存状态。当比较器处于复位状态时，控制信号clk1和 clk2为低电平，开关S1开起，S1N关断，第一PMOS管M6和第四PMOS管M9的栅极电压为0，第一PMOS管M6和第四PMOS管M9的作用为上拉管，比较器输出信号Dp和Dn 为低电平；当比较器进入比较状态时，控制信号Clk1变为1，开关S1关断，S1N开起，clk2 作为clk1的延迟信号，暂时保持为0，此时，第六NMOS管M10导通，第三NMOS管M3 仍然关闭，输入差分信号同时作用于第一NMOS管M1、第二NMOS管M2、第一PMOS管 M6和第四PMOS管M9，使得这四个管子开始进入正反馈状态，Dip和Din开始出现电压差，第一NMOS管M1、第二NMOS管M2处于饱和状态，有助于抑制比较器噪声，经过一定延迟后，控制信号clk2也变为高电平，Dip之间Din的电压差使得第四NMOS管M4、第五NMOS 管M5、第二PMOS管M7和第三PMOS管M8构成的锁存器结构迅速进入锁存状态，完成比较，从而达到高速工作的目的。如果比较器没有出现亚稳态，比较器输出信号Dp和Dn一个为1，另一个0，它们通过同或门XNOR关闭第六NMOS管M10，使得比较器在复位和锁存状态下，都没有静态功耗，从而达到低功耗的目的。由于此时比较速度较快，clk2跟随clk1 变为0之后，Clk2d仍然为0，D触发器DFF没有工作，其输出端Q保持为0，第七NMOS 管M11和第五PMOS管M12时钟保持关断。如果此时出现了亚稳态，比较器输出信号Dp 和Dn会在较长时间内保持为1，此时，同或门XNOR输出仍然为1，第六NMOS管M10没有被关闭。clk2还保持为1的时候，clk2d也变为1，此时，D触发器DFF被触发，其输出端 Q变为1，从而K1为1，K1N为0，第七NMOS管M11和第五PMOS管M12开起，迅速打破亚稳态的弱平衡状态，将Tp下拉，同时将Tn上拉，比较器输出Dp保持为1，Dn变为0。通过同或门XNOR和与门AND，Clk2变为0，D触发器DFF被重新复位，比较器也进入复位状态。本实施例通过加入第一PMOS管M6和第四PMOS管M9的栅极控制开关S1和S1N，使得第一PMOS管M6和第四PMOS管M9在比较器复位状态下作为上拉开关，比较器在比较器状态下，产生正反馈，从而提高比较器的速度。通过加入由D触发器DFF和第七NMOS 管M11和第五PMOS管M12，使得比较器可以抑制亚稳态现象。

在本实施例中，通过加入M6和M9的栅极控制开关S1和S1N，使得M6和M9在比较器复位状态下作为上拉开关。当比较器处于复位状态时，开关S1导通，开关S1N关断，从而M6和M9的栅极电压为0，Tp和Tn端的电压被上拉到1，比较器输出Dp和Dn被复位到0。当比较器在比较器状态时，开关S1关断，开关S1N导通，比较器输入差分电压Vip和 Vin分别作用于M6和M9的栅极，使得M6和M9也加入到正反馈环路当中，从而提高比较器的速度。本实施例中的高速低功耗动态亚稳态抑制比较器可广泛应用于模拟集成电路设计领域，特别适用于模数转换器领域。

如图3、4所示，在55nmCMOS工艺下，采用本实施例中的高速低功耗动态亚稳态抑制比较器，设计了一款8位320MHz采样率SAR结构ADC，通过对未加入亚稳态抑制电路和加入亚稳态抑制电路两种结构进行对比，仿真结果如图4所示。由图4可知，由于未加入亚稳态抑制电路，SAR结构ADC的SNDR和SFDR分别为43dB和55dB，当加入亚稳态抑制电路后，SAR结构ADC的SNDR和SFDR分别为47dB和60dB。因此，由于亚稳态抑制电路的存在，SAR结构ADC的性能得到了明显提高。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (5)

1.一种高速低功耗动态亚稳态抑制比较器，其特征在于，包括：

输入单元，用于差分信号输入；

输出单元，用于输出比较器输出信号；

锁存器，用于使比较器进入锁存状态完成信号比较；

上拉锁存单元，用于当比较器处于复位状态时，对输出信号进行上拉，当比较器处于比较状态时，加入正反馈环路；

下拉单元，用于根据控制信号控制锁存器进入锁存状态；

亚稳态抑制单元，用于对比较器亚稳态进行抑制；

当比较器出现亚稳态状态时，所述亚稳态抑制单元根据输出单元的输出信号，控制比较器进入复位状态。

2.根据权利要求1所述的高速低功耗动态亚稳态抑制比较器，其特征在于：

所述输入单元包括输入NMOS管；

所述上拉锁存单元包括第一PMOS管、第四PMOS管、第一开关S1和第二开关S1N；

所述亚稳态抑制单元包括第七NMOS管、第五PMOS管、D触发器DFF、同或门XNOR，与门AND，第一延迟单元dly1和第二延迟单元dly2；

所述下拉单元包括第三NMOS管和第六NMOS管；

所述输入NMOS管与锁存器连接，所述锁存器分别与第一PMOS管的源极和漏极，以及第四PMOS管的源极和漏极连接，所述第一开关S1和第二开关S1N分别与第一PMOS管的栅极和第四PMOS管的栅极连接；

所述第三NMOS管的漏极与锁存器连接，第三NMOS管的源极接地，第三NMOS管的栅极与第二延迟单元dly2的输出端连接；所述第六NMOS管的漏极与输入NMOS管的源极连接，第六NMOS管的源极接地，第六NMOS管的栅极与与门AND的输出端连接，第六NMOS管的栅极与第一延迟单元dly1的输入端连接，所述同或门XNOR的输出端与与门AND的第一输入端连接，所述第二延迟单元dly2的输入端与与门AND的第二输入端连接，同或门XNOR的两个输出端与比较器的输出信号连接，所述第一延迟单元dly1的输出端与D触发器的CP端连接，所述D触发器的复位端与第一延迟单元dly1的输入端连接，D触发器的输出端与第七NMOS管的栅极连接，D触发器的输出端通过反相器与第五PMOS管的栅极连接，第五PMOS管的漏极分别与第四PMOS管的漏极和锁存器连接，第一PMOS管的源极和第四PMOS管的源极分别与电源连接，第五PMOS管的源极与电源连接。

3.根据权利要求2所述的高速低功耗动态亚稳态抑制比较器，其特征在于：所述锁存器包括第四NMOS管、第五NMOS管、第二PMOS管和第三PMOS管；

所述第四NMOS管的漏极、第七NMOS管的漏极、第二PMOS管的漏极、第一PMOS管的漏极、第三PMOS管的栅极和第五NMOS管的栅极互相连接，所述第四NMOS管的栅极、第二PMOS管的栅极、第五NMOS管的漏极、第三PMOS管的漏极、第四PMOS管的漏极和第五PMOS管的漏极互相连接，所述第四NMOS管的源极、第三NMOS管的漏极和第五NOMS管N5的源极互相连接，第二PMOS管的源极和第三PMOS管的源极分别与电源连接。

4.根据权利要求2所述的高速低功耗动态亚稳态抑制比较器，其特征在于：所述第一PMOS管和第四PMOS管为用于上拉和锁存的PMOS管，所述第七NMOS管为用于下拉的NMOS管，所述第五PMOS管为用于上拉的MOS管。

5.根据权利要求3所述的高速低功耗动态亚稳态抑制比较器，其特征在于：所述输入NMOS管包括第一NMOS管和第二NMOS管，

所述第一NMOS管的漏极、第七NMOS管的漏极、第四NMOS管的漏极、第二PMOS管的漏极、第一PMOS管的漏极、第三PMOS管的栅极和第五NMOS管的栅极互相连接；

所述第二NMOS管的漏极、第四NMOS管的栅极、第二PMOS管的栅极、第五NMOS管的漏极、第三PMOS管的漏极、第四PMOS管的漏极和第五PMOS管的漏极互相连接；

所述第一NMOS管的栅极和第二NMOS管分别与输入差分电压连接；

所述第一NMOS管的的源极、第二NMOS管的源极和第六NMOS管的漏极互相连接。