CN111262561B - 一种比较器的亚稳态检测电路 - Google Patents

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Abstract

一种比较器的亚稳态检测电路，适用于比较速度随着输入电压的减少而变慢的比较器。本发明包括两级检测模块，第一级检测模块用于根据比较器的两个差分输出信号检测在第一延时时间内比较器是否获得比较结果，若是则输出低电平的第一级检测信号，否则输出高电平的第一级检测信号；第二级检测模块用于在第二延时时间内比较第一采样单元和第二采样单元对比较器的两个差分输出信号的采样结果，当在第二延时时间内第一采样单元和第二采样单元的采样结果中出现高电平时产生低电平的第二级检测信号，否则产生高电平的第二级检测信号，第二级检测信号为高表示比较器处于亚稳态。本发明在两级结构的保证下，能够对比较器的亚稳态检测达到一个较高的精确度。

Description

一种比较器的亚稳态检测电路
技术领域
本发明属于模拟集成电路技术领域，具体涉及一种比较器的亚稳态检测电路。
背景技术
比较器是比较其输入两端电压大小的模块，比如逐次逼近型比较器、流水线型比较器或者快闪型比较器，广泛应用于各种模数转换器。比较器亚稳态指的则是比较器共模保证的情况下，由于其输入电压过小而导致比较器无法比较的状态。该状态是比较器一个较为特殊的状态，代表着比较器的差分输入电压已经十分接近于零，其相当于一个标志。在使用了比较器的模数转换器中，利用该标志可以完成对模数转换器的一些误差进行校准，比如在逐次逼近型模数转换器中可以用来校准由于电容失配而带来误差。而基于StrongArm Latch的比较器由于其高速、轨到轨输出以及没有静态功耗的特点而被大范围应用。若能准确完成对基于StrongArm Latch的比较器的亚稳态检测，利用比较器亚稳态进行校准的算法便有了成功的基础。因此对比较器亚稳态的正确检测成为了这些校准方法中的一个关键，然而现有的比较器亚稳态检测方法往往存在较大的误差，无法准确得到亚稳态检测结果。
发明内容
针对上述传统比较器亚稳态检测方法存在的误差大、检测结果不准确的不足之处，本发明提出了一种比较器的亚稳态检测电路，在检测的过程中充分利用了比较器的比较速度随着输入电压减少而变慢的特点，能够准确的完成亚稳态检测，从而为一些模数转换器的校准算法的成功提供基础。
本发明的技术方案为：
一种比较器的亚稳态检测电路，所述比较器的比较速度随着输入电压的减少而变慢；
所述亚稳态检测电路包括第一级检测模块，所述第一级检测模块用于根据所述比较器的两个差分输出信号检测在第一延时时间内所述比较器是否获得比较结果，当在第一延时时间内所述比较器获得比较结果时所述第一级检测模块输出低电平的第一级检测信号，否则所述第一级检测模块输出高电平的第一级检测信号；
所述亚稳态检测电路还包括第二级检测模块，所述第二级检测模块包括第一采样单元和第二采样单元，所述第一采样单元和第二采样单元用于在所述第一检测信号为高电平时分别采样所述比较器的两个差分输出信号；
所述第二级检测模块用于在第二延时时间内比较所述第一采样单元和第二采样单元的采样结果，当在第二延时时间内所述第一采样单元和第二采样单元的采样结果中出现高电平时产生低电平的第二级检测信号，否则产生高电平的第二级检测信号，所述第二级检测信号为高电平时表示所述比较器处于亚稳态。
具体的，所述第二级检测模块包括第二D触发器、第三D触发器、第二或非门、第二延时单元和与门，其中第二D触发器为所述第一采样单元，第三D触发器为所述第二采样单元；
第二D触发器的数据输入端连接所述比较器的第一差分输出信号，其时钟输入端连接所述第一级检测信号，其输出端连接第二或非门的第一输入端；
第三D触发器的数据输入端连接所述比较器的第二差分输出信号，其时钟输入端连接所述第一级检测信号，其输出端连接第二或非门的第二输入端；
第二延时单元的延时时间为所述第二延时时间，其输入端连接所述第一级检测信号，其输出端连接与门的第一输入端；
与门的第二输入端连接第二或非门的输出端，其输出端输出所述第二级检测信号。
具体的，所述第二级检测模块包括第二D触发器、第三D触发器、或门和第二延时单元，其中第二D触发器为所述第一采样单元，第三D触发器为所述第二采样单元；
第二延时单元的延时时间为所述第二延时时间，其输入端连接所述第一级检测信号，其输出端连接第二D触发器和第三D触发器的复位端；
第二D触发器的数据输入端连接所述比较器的第一差分输出信号，其时钟输入端连接所述第一级检测信号，其输出端连接或门的第一输入端；
第三D触发器的数据输入端连接所述比较器的第二差分输出信号，其时钟输入端连接所述第一级检测信号，其输出端连接或门的第二输入端；
或门的输出端输出所述第二级检测信号。
具体的，所述第一级检测模块包括第一或非门、第一D触发器和第一延时单元，
第一或非门的两个输入端分别连接所述比较器的两个差分输出信号，其输出端连接第一D触发器的数据输入端；
第一延时单元的延时时间为所述第一延时时间，其输入端连接所述比较器的时钟信号，其输出端连接第一D触发器的时钟输入端；
第一D触发器的复位端连接所述比较器的时钟信号，其输出端输出所述第一级检测信号。
本发明的有益效果为：本发明基于比较器的比较速度随着输入电压减少而变慢的特点，设计了两级结构的检测电路，第一级检测模块中完成对亚稳态的初步检测，利用延时后的比较器控制时钟对比较器输出进行检测来判断比较器是否在延时时间内比较出结果，从而对比较器的状态进行判断，但第一级检测结果中存在误差，第二级检测模块能够避免第一级检测模块带来的误差，利用第一级检测信号对比较器的输出进一步采样，判断第一级判断为真时比较器是否确实处于亚稳态，来保证其判断信号是真实反映比较器的状态；在两级结构的保证下，比较器的亚稳态检测能达到一个较高的精确度，从而为一些模数转换器的校准算法的成功提供了基础。
附图说明
图1是一种基于StrongArm Latch的比较器的结构示意图。
图2是本发明提出的一种比较器的亚稳态检测电路中第一级检测模块的一种实现电路结构示意图。
图3是本发明提出的一种比较器的亚稳态检测电路中第二级检测模块的一种实现电路结构示意图。
具体实施方式
下面结合附图和具体实施例对本发明做进一步叙述。
本发明提出一种比较器的亚稳态检测电路，适用于比较速度随着输入电压的减少而变慢的比较器，如图1是基于StrongArm Latch的比较器的一种电路结构示意图，该比较器有两种工作状态：复位状态以及工作状态。当比较器时钟信号CKCOMP为0时，比较器处于复位状态，其两个差分输出信号OUTP和OUTN均为0；当比较器时钟信号CKCOMP为1时，比较器处于工作状态。当比较器比较出输入电压的大小后，其两个差分输出信号OUTP或OUTN的一端将变为1，而另一端则保持为0。
基于这种比较速度随着输入电压的减少而变慢的比较器，本发明提出的一种比较器的亚稳态检测电路，包括第一级检测模块和第二级检测模块，第一级检测模块的作用是用于根据比较器的两个差分输出信号OUTN和OUTP检测在第一延时时间内比较器是否获得比较结果，当在第一延时时间内比较器获得比较结果时第一级检测模块输出低电平的第一级检测信号MD，否则第一级检测模块输出高电平的第一级检测信号MD。
如图2所示给出了第一级检测模块的一种实现形式，本实施例中第一级检测模块包括第一或非门NOR1、第一D触发器DFF1和第一延时单元BUFFER1，第一或非门NOR1的两个输入端分别连接比较器的两个差分输出信号OUTN和OUTP，其输出端连接第一D触发器DFF1的数据输入端；第一延时单元BUFFER1的延时时间为第一延时时间，其输入端连接比较器的时钟信号CKCOMP，其输出端连接第一D触发器DFF1的时钟输入端；第一D触发器DFF1的复位端连接比较器的时钟信号CKCOMP，其输出端输出第一级检测信号MD。第一延时时间能够根据设计需求进行调整，第一延时时间设置不同，精度也不同，延时越大，精度越高。
比较器时钟信号CKCOMP作为比较器的时钟，同时也作为了第一D触发器DFF1的复位信号。第一D触发器DFF1的复位信号为低电平有效，当比较器时钟信号CKCOMP为0时，第一D触发器DFF1的输出被复位到0。第一D触发器DFF1的时钟信号为比较器时钟信号CKCOMP经过第一延时单元BUFFER1得到的亚稳态检测时钟CK_MD；比较器的两个差分输出信号OUTP和OUTN经第一或非门NOR1得到逻辑信号QMD，QMD作为第一D触发器DFF1的输入。从比较器复位阶段到其工作阶段却仍未比较出结果时，比较器的两个差分输出信号OUTP和OUTN均保持为0，逻辑信号QMD为1；而比较器比较出结果时，比较器的两个差分输出信号OUTP和OUTN中出现了1，于是逻辑信号QMD变为了0。
根据D触发器的特性，当亚稳态检测时钟CK_MD的上升沿到来时，第一D触发器DFF1会对逻辑信号QMD进行采样，使第一级检测信号MD等于逻辑信号QMD。而亚稳态检测时钟CK_MD为比较器时钟信号CKCOMP经第一延时单元BUFFER1得到，比较器时钟信号CKCOMP是令比较器开始工作的信号，这即意味着第一D触发器DFF1的采样是在比较器工作了一段时间(即第一延时单元BUFFER1提供的第一延时时间)后开始。若亚稳态检测时钟CK_MD采样后第一级检测信号MD为0，则说明逻辑信号QMD为0，比较器比较出了结果；若亚稳态检测时钟CK_MD采样后第一级检测信号MD为1，则说明逻辑信号QMD为1，比较器还未比较出结果。如果第一延时单元BUFFER1提供的延时足够高，在第一级检测信号MD为1时则说明比较器长时间没比较出结果。根据比较器的比较速度随着输入电压的减少而变慢的特性，这说明比较器的差分输入十分接近，比较器进入了亚稳态。第一延时单元BUFFER1的延时由信号CTRL1控制，能够提供可调的延时以满足不同精度的亚稳态范围。延时越高，被标志为亚稳态的范围越小，其精度也就越高。
然后由于第一级检测模块中第一或非门NOR1本身的延时，当逻辑信号QMD变为1时，比较器可能在此时比较出了结果，第一级检测信号MD不能真实反映比较器没有比较出结果这种状态。因此本发明提出第二级检测模块来避免这种情况。第二级检测模块包括第一采样单元和第二采样单元，第一采样单元和第二采样单元用于在第一检测信号MD为高电平时分别采样比较器的两个差分输出信号OUTN和OUTP；第二级检测模块用于在第二延时时间内比较第一采样单元和第二采样单元的采样结果，当在第二延时时间内第一采样单元和第二采样单元的采样结果中出现高电平时产生低电平的第二级检测信号MDreal，否则产生高电平的第二级检测信号MDreal，第二级检测信号MDreal为高电平时表示比较器确实处于亚稳态。
如图3所示给出了第二级检测模块的一种实现形式，本实施例中第二级检测模块包括第二D触发器DFF2、第三D触发器DFF3、第二或非门NOR2、第二延时单元BUFFER2和与门AND，其中第二D触发器DFF2为第一采样单元，第三D触发器DFF3为第二采样单元；第二D触发器DFF2的数据输入端连接比较器的第一差分输出信号OUTP，其时钟输入端连接第一级检测信号MD，其输出端连接第二或非门NOR2的第一输入端；第三D触发器DFF3的数据输入端连接比较器的第二差分输出信号OUTN，其时钟输入端连接第一级检测信号MD，其输出端连接第二或非门NOR2的第二输入端；第二延时单元BUFFER2的延时时间为第二延时时间，其输入端连接第一级检测信号MD，其输出端连接与门AND的第一输入端；与门AND的第二输入端连接第二或非门NOR2的输出端，其输出端输出第二级检测信号MDreal。
本实施例中，当第一级检测信号MD产生时，第一级检测信号MD作为第二D触发器DFF2和第三D触发器DFF3的时钟再次对比较器的两个差分输出信号OUTP和OUTN进行采样，其结果经过第二或非门NOR2后产生信号MDB。若第一级检测信号MD产生时比较器的两个差分输出信号OUTP和OUTN仍为0，则第二D触发器DFF2和第三D触发器DFF3的输出信号QP和QN也为0，第二或非门NOR2的输出信号MDB为1，意味着此时的比较器亚稳态是真亚稳态；若第一级检测信号MD产生时比较器的两个差分输出信号OUTP或OUTN出现了1，则第二或非门NOR2的输出信号MDB会为0，意味着此时的比较器亚稳态是假亚稳态。第一级检测信号MD经过第二延时单元BUFFER2后产生MD_D信号。当MD_D为1时，第二级检测信号MDreal与第二或非门NOR2的输出信号MDB相等；当MD_D为0时，第二级检测信号MDreal保持为0。第二级检测信号MDreal是第二级检测模块的标志信号，也是真亚稳态的标志信号。本实施例中第二延时单元产生的信号MD_D与与门AND的加入是为了将第二级检测信号MDreal复位，第一级检测信号MD变为0时会将第二级检测信号MDreal也拉为0。由于第二D触发器DFF2、第三D触发器DFF3和第二或非门NOR2的延时，当信号MDB产生时第一级检测信号MD可能已经拉为了0，因此设置第二延时单元BUFFER2用于保证信号MD_D为高时，信号MDB也为高。信号CTRL2控制的第二延时单元BUFFER2用于保证信号MD_D与信号MDB对齐，第二延时时间近似于第二D触发器DFF2(或者第三D触发器DFF3)的延时加上第二或非门NOR2的延时，由于在不同工艺角下第二D触发器DFF2(或者第三D触发器DFF3)的延时加上第二或非门NOR2的延时是变化的，因此第二延时时间可调用于方便信号MD_D与信号MDB对齐。
除图3所示之外，本发明还对图3结构进行改进给出了第二级检测模块的另一种实现形式，将图3中的第二D触发器DFF2和第三D触发器DFF3改为带复位端的D触发器，利用第二延时单元BUFFER2的输出信号作为第二D触发器DFF2和第三D触发器DFF3的复位信号，将图3中的第二或非门NOR2替换为或门并删去与门AND，此时或门的输出信号即第二级检测信号。
详细地说，对图3结构改进后的第二级检测模块包括第二D触发器DFF2、第三D触发器DFF3、或门和第二延时单元BUFFER2，其中第二D触发器DFF2为第一采样单元，第三D触发器DFF3为第二采样单元；第二延时单元BUFFER2的延时时间为第二延时时间，其输入端连接第一级检测信号MD，其输出端连接第二D触发器DFF2和第三D触发器DFF3的复位端；第二D触发器DFF2的数据输入端连接比较器的第一差分输出信号OUTP，其时钟输入端连接第一级检测信号MD，其输出端连接或门的第一输入端；第三D触发器DFF3的数据输入端连接比较器的第二差分输出信号OUTN，其时钟输入端连接第一级检测信号MD，其输出端连接或门的第二输入端；或门的输出端输出第二级检测信号MDreal。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (2)

1.一种比较器的亚稳态检测电路，所述比较器的比较速度随着输入电压的减少而变慢；
所述亚稳态检测电路包括第一级检测模块，所述第一级检测模块用于根据所述比较器的两个差分输出信号检测在第一延时时间内所述比较器是否获得比较结果，当在第一延时时间内所述比较器获得比较结果时所述第一级检测模块输出低电平的第一级检测信号，否则所述第一级检测模块输出高电平的第一级检测信号；
其特征在于，所述亚稳态检测电路还包括第二级检测模块，所述第二级检测模块包括第一采样单元和第二采样单元，所述第一采样单元和第二采样单元用于在所述第一级检测信号为高电平时分别采样所述比较器的两个差分输出信号；
所述第二级检测模块用于在第二延时时间内比较所述第一采样单元和第二采样单元的采样结果，当在第二延时时间内所述第一采样单元和第二采样单元的采样结果中出现高电平时产生低电平的第二级检测信号，否则产生高电平的第二级检测信号，所述第二级检测信号为高电平时表示所述比较器处于亚稳态；
所述第一级检测模块包括第一或非门、第一D触发器和第一延时单元，
第一或非门的两个输入端分别连接所述比较器的两个差分输出信号，其输出端连接第一D触发器的数据输入端；
第一延时单元的延时时间为所述第一延时时间，其输入端连接所述比较器的时钟信号，其输出端连接第一D触发器的时钟输入端；
第一D触发器的复位端连接所述比较器的时钟信号，其输出端输出所述第一级检测信号；
所述第二级检测模块包括第二D触发器、第三D触发器、第二或非门、第二延时单元和与门，其中第二D触发器为所述第一采样单元，第三D触发器为所述第二采样单元；
第二D触发器的数据输入端连接所述比较器的第一差分输出信号，其时钟输入端连接所述第一级检测信号，其输出端连接第二或非门的第一输入端；
第三D触发器的数据输入端连接所述比较器的第二差分输出信号，其时钟输入端连接所述第一级检测信号，其输出端连接第二或非门的第二输入端；
第二延时单元的延时时间为所述第二延时时间，其输入端连接所述第一级检测信号，其输出端连接与门的第一输入端；
与门的第二输入端连接第二或非门的输出端，其输出端输出所述第二级检测信号。
2.一种比较器的亚稳态检测电路，所述比较器的比较速度随着输入电压的减少而变慢；
所述亚稳态检测电路包括第一级检测模块，所述第一级检测模块用于根据所述比较器的两个差分输出信号检测在第一延时时间内所述比较器是否获得比较结果，当在第一延时时间内所述比较器获得比较结果时所述第一级检测模块输出低电平的第一级检测信号，否则所述第一级检测模块输出高电平的第一级检测信号；
其特征在于，所述亚稳态检测电路还包括第二级检测模块，所述第二级检测模块包括第一采样单元和第二采样单元，所述第一采样单元和第二采样单元用于在所述第一级检测信号为高电平时分别采样所述比较器的两个差分输出信号；
所述第二级检测模块用于在第二延时时间内比较所述第一采样单元和第二采样单元的采样结果，当在第二延时时间内所述第一采样单元和第二采样单元的采样结果中出现高电平时产生低电平的第二级检测信号，否则产生高电平的第二级检测信号，所述第二级检测信号为高电平时表示所述比较器处于亚稳态；
所述第一级检测模块包括第一或非门、第一D触发器和第一延时单元，
第一或非门的两个输入端分别连接所述比较器的两个差分输出信号，其输出端连接第一D触发器的数据输入端；
第一延时单元的延时时间为所述第一延时时间，其输入端连接所述比较器的时钟信号，其输出端连接第一D触发器的时钟输入端；
第一D触发器的复位端连接所述比较器的时钟信号，其输出端输出所述第一级检测信号；
所述第二级检测模块包括第二D触发器、第三D触发器、或门和第二延时单元，其中第二D触发器为所述第一采样单元，第三D触发器为所述第二采样单元；
第二延时单元的延时时间为所述第二延时时间，其输入端连接所述第一级检测信号，其输出端连接第二D触发器和第三D触发器的复位端；
第二D触发器的数据输入端连接所述比较器的第一差分输出信号，其时钟输入端连接所述第一级检测信号，其输出端连接或门的第一输入端；
第三D触发器的数据输入端连接所述比较器的第二差分输出信号，其时钟输入端连接所述第一级检测信号，其输出端连接或门的第二输入端；
或门的输出端输出所述第二级检测信号。
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