CN111628775B - 基于多数表决的比较器失调校准装置和校准方法 - Google Patents

Abstract

本发明公开了一种基于多数表决的比较器失调校准装置，包括输入信号检测模块、时钟分频模块、多数表决电路、移位计数电路和电阻串模数转换模块；利用二输入异或门来检测两个输入信号是否相同，并据此作为多数表决电路的时钟信号；通过表决得到的结果产生控制信号，控制移位计数器的输出码左移或者右移；移位计数器的输出码控制电阻串模数转换电路，以此分别将VCALP和VCALN分别减少和增加一个步长。本发明能够通过采用5选3多数表决电路可以有效减少失调校准时由于噪声引起的校准误差，从而大大提高校准的准确性。

Description

基于多数表决的比较器失调校准装置和校准方法

技术领域

本发明涉及逐次逼近型模数转换器技术领域，具体而言涉及一种基于多数表决的比较器失调校准装置和校准方法。

背景技术

逐次逼近型模数转换器（SAR ADC）是目前应用极为广泛的一种模数转换器，它具有低功耗结构简单的优点，在工艺尺寸不断缩小的情况下展现出越来越明显地优势，适用于各种移动设备和低功耗需求的通信设备。

对于某些需要使用多个比较器工作来对输入信号进行量化的SAR ADC，不同的比较器之间的失调是引起输出结果出现非线性误差的决定因素之一，因此针对比较器失调的校准是必须的。通过引入与比较器输入管、尾电流管相并联的校准管以提供额外的电流支路进行失调补偿是一种较为流行的校准方法。开始校准前，比较器的输入校准对管短接到共模电平；在校准时，根据每一次的量化结果判断失调是否存在，并依此控制校准对管的栅极电压进行电压补偿。基于引入校准管进行失调补偿是一种常见的失调电压校准方法，具有容易实现且硬件开销小的优点。但是由于实际电路中，除了比较器间的失调失配之外还存在噪声的影响，我们无法判断比较器的量化结果误差具体有多少是由失调带来的，即使在没有任何失调的情况下，这样的失调校准电路也可能因为噪声的影响产生错误的失调校准，限制了该电路校准的准确性。从目前的研究来看，噪声对于比较器失调校准的影响依然是该研究领域急需解决的问题。

发明内容

本发明针对现有技术中的不足，提供一种基于多数表决的比较器失调校准装置和校准方法，能够有效地减少噪声对于比较器失调校准带来的影响。

为实现上述目的，本发明采用以下技术方案：

一种基于多数表决的比较器失调校准装置，所述比较器失调校准装置包括输入信号检测模块、时钟分频模块、多数表决电路、移位计数电路和电阻串模数转换模块；

所述多数表决电路包括依次连接的5选3多数表决电路、寄存器和由一串反相器构成的延时路径；所述移位计数电路包括相互连接的低电平复位D触发器和移位计数器；

所述信号检测模块的输出端连接至5选3多数表决电路的时钟端，信号检测模块用于判断两个输入信号DATA和DATA_REF是否相同，产生的判决结果作为多数表决电路的时钟信号clk，输入信号DATA_REF同时作为低电平复位D触发器的输入信号；所述时钟分频模块用于产生占空比为1/6的时钟信号clk_en，作为多数表决电路选用表决次数的依据，连接至5选3多数表决电路的复位端；

所述5选3多数表决电路在前五个时钟周期下检测多数表决电路的时钟信号的电位，当该时钟信号出现3次及以上高电平时将5选3多数表决电路的输入端高电平传递到寄存器输入端，寄存器输出clk_cal信号，作为低电平复位D触发器的时钟信号；同时clk_cal信号经一组反相器延迟后得到clk_dsr信号，作为移位计数器的时钟信号，控制移位计数器的输出码左移或者右移；

所述移位计数器的输出码控制电阻串模数转换模块，以此将两个输出端电压分别减少和增加一个步长。

为优化上述技术方案，采取的具体措施还包括：

进一步地，所述5选3多数表决电路包括三个D触发器，分别被定义成第一触发器、第二触发器和第三触发器，第一触发器的输出与第二触发器的输入相连，第二触发器的输出与第三触发器的输入相连，第三触发器的输出与寄存器的输入相连，第一触发器的输入接高电平，三个触发器的时钟信号与使能信号分别接相同输入；

在前五个时钟周期下检测多数表决电路的时钟信号的电位，当该时钟信号出现3次及以上高电平时将第一触发器的输入端高电平传递到寄存器输入端。

进一步地，所述信号检测模块包括依次连接的二输入异或门和一组反相器；

所述两个输入信号DATA和DATA_REF作为二输入异或门的输入信号，由二输入异或门对两者进行判断，当输入信号DATA和DATA_REF相同时，二输入异或门的输出信号为低电平，当输入信号DATA和DATA_REF不相同时，二输入异或门的输出信号为高电平；

所述二输入异或门的输出信号经一组反相器延迟后得到5选3多数表决电路的时钟信号clk信号。

进一步地，所述时钟分频模块包括三个D触发器、一个三输入或门和一个反相器；

所述三个D触发器依次首位相连，用于对输入的全局时钟信号CLK进行6分频，分别得到三个输出信号Q1、Q2和Q3；

所述三个输出信号Q1、Q2和Q3作为三输入或门的输入信号，经三输入或门处理后输出占空比5/6的时钟信号；所述三输入或门的输出端与反相器的输入端相连，三输入或门的输出信号经反相器反相后输出占空比1/6的clk_en信号，作为多数表决电路的复位信号。

进一步地，所述时钟分频模块所包含的三个D触发器分别为定义成第四触发器、第五触发器和第六触发器；

所述第四触发器的输出端与第五触发器的输入端连接，同时输出信号Q1；第五触发器的输出端连接至第六触发器的输入端，同时输出信号Q2；第六触发器的输出端练级至第四触发器的输入端，同时输出信号Q3。

进一步地，所述移位计数器包括三十二个数据选择器以及三十一个低电平复位和一个低电平置1的D触发器，前十五个触发器为低电平复位，第十六个触发器为低电平置1，后十六个触发器为低电平复位，三十二个数据选择器均为2选1数据选择器，第一个2选1数据选择器的一个输入端输入低电平，另一个输入端连接第二个D触发器的输出，每一个2选1选择器的输出均与对应的一个D触发器输入相连，D触发器的输出除了连接处于前两位的2选1选择器输入，还与对应位的2选1选择器输入相连。

进一步地，所述多数表决电路的输出包括三十二位数据信号，控制电阻串模数转换模块的开关电路，产生所需的校准信号。

进一步地，所述电阻串模数转换模块由两个第一电阻R和三十二个第二电阻r串联组成；所述第一电阻的阻值大于第二电阻的阻值；

所述移位计数电路的输出信号控制电阻串模数转换模块的开关电路使部分第二电阻r被短路，根据中间三十二个第二电阻r被短路的个数控制输出校准电压VCALN、VCALP的大小。

基于前述比较器失调校准装置，本发明还提出一种基于多数表决的比较器失调校准方法，所述比较器失调校准方法包括以下步骤：

S1，定义两个输入信号为DATA、DATA_REF，两个输入信号经输入信号检测模块进行判决，判断两者电平是否相同；输入信号检测模块根据判决结果分别产生高电平或者低电平的激励信号，经一组反相器延迟后得到clk信号；

S2，定义全局时钟信号CLK和使能信号CAL_EN；全局时钟信号经时钟分频模块中首尾相连的三个D触发器进行6分频，得到的不同相位的三个分频信号Q1、Q2和Q3由三输入或门以及与之相连的反相器整合为占空比为1/6的cal_en信号；

S3，将clk信号和cal_en信号输入到多数表决电路中，clk同时作为多数表决电路中三个D触发器的时钟，cal_en同时作为多数表决电路中三个D触发器的复位信号；多数表决电路的第一个D触发器输入端输入高电平信号，D触发器在前五个clk时钟周期下检测clk信号的电位，当clk出现3次及以上高电平时将第一D触发器的输入端高电平传递到寄存器输入端，寄存器输出clk_cal信号，经一组反相器延迟后得到clk_dsr信号；

S4，将使能信号CAL_EN输入到移位计数电路的复位端，低电平复位D触发器的输入端输入DATA_REF信号，多数表决电路的一个输出信号clk_cal作为低电平复位D触发器的时钟信号；将低电平复位D触发器的输出信号输入到移位计数器的输入端，多数表决电路的另一个输出信号clk_dsr作为移位计数器的时钟信号；

S5，移位计数电路的32位输出码输入到电阻串模数转换模块的输入端，控制电阻串模数转换模块产生相应的校准电压，对比较器电路进行电压补偿。

本发明的有益效果是：

（1）由于多数表决电路的进一步判决，使得在输入检测过程中由于噪声所带来的不良影响得到大幅降低，从而大大增加了校准的精度。

（2）与传统的电荷共享型栅压产生方式不同，本发明采用的电阻串DAC栅压产生方式具有更为稳定的共模电平，校准更为稳定。

（3）具有较好的精确性和稳定性，适用于多种SAR ADC中比较器的失调电压校准。

附图说明

图1为基于多数表决的比较器失调校准电路结构示意图。

图2为时钟分频电路的结构原理图。

图3为多数表决电路的结构原理图。

图4为移位计数电路的结构原理图。

图5为电阻串DAC电路的结构示意图。

图6为SAR ADC在校准结束前的仿真结果经快速傅里叶变换后的频谱图和相关数据。

图7为SAR ADC在校准结束后的仿真结果经快速傅里叶变换后的频谱图和相关数据。

具体实施方式

现在结合附图对本发明作进一步详细的说明。

需要注意的是，发明中所引用的如“上”、“下”、“左”、“右”、“前”、“后”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

结合图1，本发明提及一种基于多数表决的比较器失调校准装置，所述比较器失调校准装置包括输入信号检测模块、时钟分频模块、多数表决电路、移位计数电路和电阻串模数转换模块。

所述多数表决电路包括依次连接的5选3多数表决电路、寄存器和由一串反相器构成的延时路径；所述移位计数电路包括相互连接的低电平复位D触发器和移位计数器。

所述信号检测模块的输出端连接至5选3多数表决电路的时钟端，信号检测模块用于判断两个输入信号DATA和DATA_REF是否相同，产生的判决结果作为多数表决电路的时钟信号clk，输入信号DATA_REF同时作为低电平复位D触发器的输入信号；所述时钟分频模块用于产生占空比为1/6的时钟信号clk_en，作为多数表决电路选用表决次数的依据，连接至5选3多数表决电路的复位端。

所述5选3多数表决电路在前五个时钟周期下检测多数表决电路的时钟信号的电位，当该时钟信号出现3次及以上高电平时将5选3多数表决电路的输入端高电平传递到寄存器输入端，寄存器输出clk_cal信号，作为低电平复位D触发器的时钟信号；同时clk_cal信号经一组反相器延迟后得到clk_dsr信号，作为移位计数器的时钟信号，控制移位计数器的输出码左移或者右移。

所述移位计数器的输出码控制电阻串模数转换模块，以此将两个输出端电压分别减少和增加一个步长。

本发明提供一种基于多数表决的比较器失调校准电路，电路中的5选3多数表决电路由三个D触发器构成。电路结构中利用二输入异或门来检测两个输入信号是否相同，并据此作为多数表决电路的时钟信号。通过表决得到的结果产生控制信号，控制移位计数器的输出码左移或者右移。移位计数器的输出码控制电阻串模数转换（DAC）电路，以此分别将VCALP和VCALN分别减少和增加一个步长。通过采用5选3多数表决电路可以有效减少失调校准时由于噪声引起的校准误差，从而大大提高校准的准确性。

图1为本实施例中基于多数表决电路的比较器失调电压校准电路结构示意图，采用二输入异或门检测输入信号DATA、DATA_REF，通过一组反相器组成的延时路径输出信号clk，通过对clk信号的电位进行多数表决来控制移位计数器的工作。

三个低电平复位的D触发器与一个三输入或门组成6分频时钟电路，如图2所示，三个D触发器的输入时钟端输入时钟信号CLK；CLK信号表示比较器完成比较达到校准相。第四触发器的输出Q1接第五触发器的输入端D，第五触发器的输出Q2接第六触发器的输入端D，第六触发器的输出QB3接第四触发器的输入端D。三个触发器的输出信号Q1、Q2、Q3连接到三输入或门的输入端，三输入或门的输出信号为占空比5/6的时钟信号，经反相器反相后输出占空比1/6的clk_en,作为多数表决电路的复位信号。

三个低电平复位的D触发器一个寄存器和由一组反相器组成的延时路径构成多数表决电路，如图3所示，第一触发器的输出Q1接第二触发器的输入端D，第二触发器的输出Q2接第三触发器的输入端D，第三触发器的输出Q3接寄存器输入。经寄存器后输出clk_cal信号控制多数表决电路中的移位信号产生电路，clk_cal信号经延迟路径后得到clk_dsr作为移位计数器的时钟信号。

本实施例所述的多数表决电路如图4所示，由一个D触发器作为移位信号产生电路；D触发器受复位信号CAL_EN和时钟信号clk_cal控制，D触发器的输入端D接输入信号DATA_REF，clk_cal信号出现高电平表示电路需要校准。移位计数器由三十一个低电平置0D触发器、一个低电平置1D触发器和三十二个2选1数据选择器构成，电路初始状态为三十一个低电平复位触发器输出Q<1:15>，Q<17:32>为0，低电平置1D触发器的输出Q16为1。本实施例中，当移位信号产生电路在clk_cal为高电平时接受到DATA_REF为高电平时，D触发器输出的移位信号vsel为高，三十二个2选1数据选择器在vsel的控制下进行移位计数。

本实施例使用电阻串DAC调准校准电压的大小，如图5所示，电阻串DAC由两个大电阻R和三十二个小电阻r串联组成。移位计数电路的输出信号Q<1:32>控制电阻串DAC的开关电路使某些小电阻r被短路，根据中间三十二个小电阻r被短路的个数控制输出校准电压VCALN、VCALP的大小。

本实施例所述的基于多数表决的比较器失调校准电路对输入信号产生相应校准电压的步骤为：

定义两个输入信号为DATA、DATA_REF，两个输入信号经输入信号检测模块进行判决，判断两者电平是否相同；对于二输入异或门，当DATA和DATA_REF信号相同时，二输入异或门的输出信号为低电平；当DATA和DATA_REF不同时，二输入异或门的输出信号为高电平，二输入异或门得到的输出信号经一组反相器延迟后得到clk信号；

定义全局时钟信号CLK，使能信号CAL_EN；全局时钟信号经时钟分频模块中首尾相连的三个D触发器进行6分频，第四触发器的输出Q1接第五触发器的输入端D，第五触发器的输出Q2接第六触发器的输入端D，第六触发器的输出QB3接第四触发器的输入端D。三个触发器的输出信号Q1、Q2、Q3连接到三输入或门的输入端，三输入或门的输出信号为占空比5/6的时钟信号，经反相器反相后输出占空比1/6的clk_en,作为多数表决电路的复位信号。

将clk信号作为多数表决电路的时钟信号，将cal_en信号作为多数表决电路的复位信号；多数表决电路中，第一触发器的输入端输入低电平信号，第二触发器的输入端接输入第一触发器的输出，第三触发器的输入端输入第二触发器的输出，第三触发器的输出端接寄存器的输入；在5/6个低电平的cal_en信号下，多数表决电路进行表决，clk的频率是cal_en的6倍，在5/6个低电平的cal_en信号下，出现五个clk时钟周期；当五个clk时钟周期中出现第一个高电平时，第一触发器将输入端低电平信号传递到第二触发器，当clk出现第二个高电平时第二触发器再将低电平信号传递到第三触发器，当clk出现第三个高电平时第三触发器将低电平信号传递到寄存器输入端，在五个clk周期中出现三个及以上高电平时就可以将第一触发器的输入端低电平传递到寄存器输入端，当完成五个clk周期的判决后，cal_en信号跳变到高电平，多数表决电路进行复位；寄存器的输出信号clk_cal以及经延迟路径后的clk_dsr作为控制移位计数电路的时钟信号。

对于移位计数电路，本实施例使用CAL_EN作为复位信号，clk_cal和clk_dsr分别作为移位信号产生和移位计数器的时钟信号，其中clk_cal到clk_dsr的时间延迟等于移位信号产生电路的操作时间；在clk_cal信号高电平时，低电平复位D触发器将DATA_REF信号传递到输出端得到vsel信号控制移位计数器工作；本实施例中移位计数器的初始值为00……010……00（32位数字码中第16位为1其余位都为0），移位计数器在vsel信号的控制下进行移位计数，直到输入信号检测电路的输出clk在5选3多数表决电路判决后不再输出高电平为止（即vsel信号变为低电平）。

电阻串DAC由两个大电阻R和三十二个小电阻r串联组成；移位计数电路的输出信号Q<1:32>控制电阻串DAC的开关电路使某些小电阻r被短路，根据中间三十二个小电阻r被短路的个数控制输出校准电压VCALN、VCALP的大小；在初始的输入码（00……010……00）控制下，电阻串DAC的输出信号VCALP、VCALN均为共模电压Vcm，在移位计数电路的输出码随校准电路工作下发生移位时，电阻串DAC在相应的数字码控制下改变电阻串上被短路的电阻的个数，以此调整输出校准电压VCALN、VCALP的大小控制对比较器电路的电压补偿。

失调和噪声是在ADC中比较器对输入信号进行量化比较的主要影响因素，通常两者都需要进行校准使其在可容忍范围内。本发明在进行比较器的失调电压校准的同时一定程度上消除了比较器的噪声影响，为了对本发明的实际性能进行严重，我们在Cadence软件中对电路进行了测试。对比图6和图7可以得到，ADC输出结果有效位数提高了1.2bit，SNR提高了7.22dB，SFDR提高了10.35dB。

以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。

Claims (9)

1.一种基于多数表决的比较器失调校准装置，其特征在于，所述比较器失调校准装置包括输入信号检测模块、时钟分频模块、多数表决电路、移位计数电路和电阻串模数转换模块；

所述多数表决电路包括依次连接的5选3多数表决电路、寄存器和由一串反相器构成的延时路径；所述移位计数电路包括相互连接的低电平复位D触发器和移位计数器；

所述信号检测模块的输出端连接至5选3多数表决电路的时钟端，信号检测模块用于判断两个输入信号DATA和DATA_REF是否相同，产生的判决结果作为多数表决电路的时钟信号clk，输入信号DATA_REF同时作为低电平复位D触发器的输入信号；所述时钟分频模块用于产生占空比为1/6的时钟信号clk_en，作为多数表决电路选用表决次数的依据，连接至5选3多数表决电路的复位端；

所述5选3多数表决电路在前五个时钟周期下检测多数表决电路的时钟信号的电位，当该时钟信号出现3次以上高电平时将5选3多数表决电路的输入端高电平传递到寄存器输入端，寄存器输出clk_cal信号，作为低电平复位D触发器的时钟信号；同时clk_cal信号经一组反相器延迟后得到clk_dsr信号，作为移位计数器的时钟信号，控制移位计数器的输出码左移或者右移；

所述移位计数器的输出码控制电阻串模数转换模块，以此将两个输出端电压分别减少和增加一个步长。

2.根据权利要求1所述的基于多数表决的比较器失调校准装置，其特征在于，所述5选3多数表决电路包括三个D触发器，分别被定义成第一触发器、第二触发器和第三触发器，第一触发器的输出与第二触发器的输入相连，第二触发器的输出与第三触发器的输入相连，第三触发器的输出与寄存器的输入相连，第一触发器的输入接高电平，三个触发器的时钟信号与使能信号分别接相同输入；

在前五个时钟周期下检测多数表决电路的时钟信号的电位，当该时钟信号出现3次及以上高电平时将第一触发器的输入端高电平传递到寄存器输入端。

3.根据权利要求1所述的基于多数表决的比较器失调校准装置，其特征在于，所述信号检测模块包括依次连接的二输入异或门和一组反相器；

所述两个输入信号DATA和DATA_REF作为二输入异或门的输入信号，由二输入异或门对两者进行判断，当输入信号DATA和DATA_REF相同时，二输入异或门的输出信号为低电平，当输入信号DATA和DATA_REF不相同时，二输入异或门的输出信号为高电平；

所述二输入异或门的输出信号经一组反相器延迟后得到5选3多数表决电路的时钟信号clk信号。

4.根据权利要求1所述的基于多数表决的比较器失调校准装置，其特征在于，所述时钟分频模块包括三个D触发器、一个三输入或门和一个反相器；

所述三个D触发器依次首位相连，用于对输入的全局时钟信号CLK进行6分频，分别得到三个输出信号Q1、Q2和Q3；

所述三个输出信号Q1、Q2和Q3作为三输入或门的输入信号，经三输入或门处理后输出占空比5/6的时钟信号；所述三输入或门的输出端与反相器的输入端相连，三输入或门的输出信号经反相器反相后输出占空比1/6的clk_en信号，作为多数表决电路的复位信号。

5.根据权利要求4所述的基于多数表决的比较器失调校准装置，其特征在于，所述时钟分频模块所包含的三个D触发器分别为定义成第四触发器、第五触发器和第六触发器；

所述第四触发器的输出端与第五触发器的输入端连接，同时输出信号Q1；第五触发器的输出端连接至第六触发器的输入端，同时输出信号Q2；第六触发器的输出端练级至第四触发器的输入端，同时输出信号Q3。

6.根据权利要求1所述的基于多数表决的比较器失调校准装置，其特征在于，所述移位计数器包括三十二个数据选择器以及三十一个低电平复位和一个低电平置1的D触发器，前十五个触发器为低电平复位，第十六个触发器为低电平置1，后十六个触发器为低电平复位，三十二个数据选择器均为2选1数据选择器，第一个2选1数据选择器的一个输入端输入低电平，另一个输入端连接第二个D触发器的输出，每一个2选1选择器的输出均与对应的一个D触发器输入相连，D触发器的输出除了连接处于前两位的2选1选择器输入，还与对应位的2选1选择器输入相连。

7.根据权利要求1所述的基于多数表决的比较器失调校准装置，其特征在于，所述多数表决电路的输出包括三十二位数据信号，控制电阻串模数转换模块的开关电路，产生所需的校准信号。

8.根据权利要求7所述的基于多数表决的比较器失调校准装置，其特征在于，所述电阻串模数转换模块由两个第一电阻R和三十二个第二电阻r串联组成；所述第一电阻的阻值大于第二电阻的阻值；

所述移位计数电路的输出信号控制电阻串模数转换模块的开关电路使部分第二电阻r被短路，根据中间三十二个第二电阻r被短路的个数控制输出校准电压VCALN、VCALP的大小。

9.一种基于权利要求1-8中任意一项所述比较器失调校准装置的基于多数表决的比较器失调校准方法，其特征在于，所述比较器失调校准方法包括以下步骤：

S1，定义两个输入信号为DATA、DATA_REF，两个输入信号经输入信号检测模块进行判决，判断两者电平是否相同；输入信号检测模块根据判决结果分别产生高电平或者低电平的激励信号，经一组反相器延迟后得到clk信号；

S2，定义全局时钟信号CLK和使能信号CAL_EN；全局时钟信号经时钟分频模块中首尾相连的三个D触发器进行6分频，得到的不同相位的三个分频信号Q1、Q2和Q3由三输入或门以及与之相连的反相器整合为占空比为1/6的cal_en信号；

S3，将clk信号和cal_en信号输入到多数表决电路中，clk同时作为多数表决电路中三个D触发器的时钟，cal_en同时作为多数表决电路中三个D触发器的复位信号；多数表决电路的第一个D触发器输入端输入高电平信号，D触发器在前五个clk时钟周期下检测clk信号的电位，当clk出现3次以上高电平时将第一D触发器的输入端高电平传递到寄存器输入端，寄存器输出clk_cal信号，经一组反相器延迟后得到clk_dsr信号；

S4，将使能信号CAL_EN输入到移位计数电路的复位端，低电平复位D触发器的输入端输入DATA_REF信号，多数表决电路的一个输出信号clk_cal作为低电平复位D触发器的时钟信号；将低电平复位D触发器的输出信号输入到移位计数器的输入端，多数表决电路的另一个输出信号clk_dsr作为移位计数器的时钟信号；

S5，移位计数电路的32位输出码输入到电阻串模数转换模块的输入端，控制电阻串模数转换模块产生相应的校准电压，对比较器电路进行电压补偿。

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