CN113114187B - 异步脉冲传递阻塞单元及其控制方法、超导单磁通量子电路 - Google Patents

Abstract

本发明公开一种异步脉冲传递阻塞单元，包括数据输入端口，用于输入脉冲信号；复位输入端口，用于输入复位信号；可复位D触发器，包括输入端口、时钟端口、复位端口及输出端口；异或门，包括第一输入端口、第二输入端口、时钟端口及输出端口；第一分支模块；第二分支模块；第三分支模块；第一延迟模块，电性连接第一分支模块与可复位D触发器的输入端口；第二延迟模块，电性连接第三分支模块与异或门的时钟端口；数据输出端口，用于输出脉冲信号。

Description

异步脉冲传递阻塞单元及其控制方法、超导单磁通量子电路

技术领域

本发明涉及超导数字集成电路技术，尤其涉及一种异步脉冲传递阻塞单元及其控制方法、超导单磁通量子电路。

背景技术

超导单磁通量子(single flux quantum，SFQ)电路技术以其低功耗和超高速被认为是下一代的数字电路技术替代技术之一。目前的超导SFQ电路中大量单元在启动时需要进行初始化操作，一般采用的初始化信号的输入为系统的全局时钟信号，而元件初始化所需的信号为单个脉冲，若使用时钟信号的连续脉冲，则会造成元件的反复启动。在现有的方案中，初始化的实现是通过在需要初始化的元件上增加额外引脚来进行，这样会浪费额外的引脚。

受到超导SFQ电路物理特性的限制，同步电路设计中的时钟漂移、时钟树负载问题更加严重。而使用握手协议的异步逻辑电路，由于其无需时钟、延迟不敏感的特点，使得其在超导SFQ电路设计上拥有了独特的优势。在异步逻辑电路中，由于没有全局时钟，各单元之间只能通过握手协议保持正确的时序。为实现数据流的正确处理，以异步逻辑方式连接的两单元之间一般需要请求(Req)和应答(Ack)一对信号线进行连接，来实现数据的正确发送与处理。目前，在异步电路中常使用Muller-C单元所构成的Muller流水线来作为控制电路的主体。此种设计的问题在于，Muller流水线工作时会在锁存器之间产生被称为“气泡”的无用数据，造成一定程度上的浪费。

综上，现有超导SFQ电路技术中，一般是通过增加额外引脚来实现初始化，缺少生成初始化信号的泛用子单元；异步逻辑下的握手过程，由Muller-C流水线来完成，Muller-C流水线工作产生的无用数据所占据的锁存器浪费了超导SFQ电路中宝贵的面积资源。

发明内容

为了解决上述问题，本发明目的在于提出一种异步脉冲传递阻塞单元及其控制方法、超导单磁通量子电路。

为了实现上述目的，本发明提出一种异步脉冲传递阻塞单元，其包括：数据输入端口，用于输入脉冲信号；复位输入端口，用于输入复位信号；可复位D触发器，包括输入端口、时钟端口、复位端口及输出端口；异或门，包括第一输入端口、第二输入端口、时钟端口及输出端口；第一分支模块；第二分支模块；第三分支模块；第一延迟模块，电性连接第一分支模块与可复位D触发器的输入端口；第二延迟模块，电性连接第三分支模块与异或门的时钟端口；数据输出端口，用于输出脉冲信号；其中，可复位D触发器的复位端口电性连接复位输入端口，第一分支模块分别电性连接数据输入端口、第二分支模块及可复位D触发器的输入端口，第二分支模块分别电性连接第一分支模块、第三分支模块及可复位D触发器的时钟端口，第三分支模块分别电性连接第二分支模块、异或门的第一输入端口及时钟端口，可复位D触发器的输出端口电性连接异或门的第二输入端口，异或门的输出端口电性连接数据输出端口。

为了实现上述目的，本发明还提出一种异步脉冲传递阻塞单元的控制方法，其包括：

由数据输入端口输入脉冲信号，脉冲信号分别经由第一分支模块及第二分支模块传输至可复位D触发器的时钟端口、经由第一分支模块、第二分支模块及第三分支模块传输至异或门的第一输入端口，脉冲信号启动可复位D触发器并通过其输出端口输出低电平信号至异或门的第二输入端口；

脉冲信号经由第一分支模块及第一延迟模块传输至可复位D触发器的输入端口，根据脉冲信号可复位D触发器由0状态转为1状态；

脉冲信号经由第一分支模块、第二分支模块、第三分支模块及第二延迟模块传输至异或门的时钟端口，脉冲信号启动异或门并通过其输出端口输出脉冲信号至数据输出端口。

为了实现上述目的，本发明还提出一种超导单磁通量子电路，其包括上述的异步脉冲传递阻塞单元。

本发明具有的优点在于：利用同步可复位D触发器(Resetable D-flip-flop，RDFF)和异或门(XOR Gate)来实现异步脉冲传递阻塞单元，能够在首个脉冲信号到来时输出单个脉冲，阻塞后续脉冲信号，并且能够实现复位。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为本发明一实施例的异步脉冲传递阻塞单元的电路示意图。

图2为图1中的可复位D触发器的状态转移示意图。

图3及图4为本发明一实施例的异步脉冲传递阻塞单元的控制方法的流程图。

图5为本发明一实施例的超导单磁通量子电路的模块示意图。

其中，附图标记：

200：超导单磁通量子电路

100：异步脉冲传递阻塞单元

10：可复位D触发器

11：时钟端口

12：输入端口

13：输出端口

14：复位端口

20：异或门

21：第一输入端口

22：第二输入端口

23：时钟端口

24：输出端口

30：第一延迟模块

40：第二延迟模块

din：数据输入端口

dout：数据输出端口

rst：复位输入端口

SPL1：第一分支模块

SPL2：第二分支模块

SPL3：第三分支模块

0：0状态

1：1状态

具体实施方式

下面结合附图对本发明的结构原理和工作原理作具体的描述：

在设计超导SFQ微处理器时，在系统启动后，大量的单元处于初始状态中，并且这种初始状态并非是所需要的工作状态。所以在进入工作状态之前，需要对这些单元进行一次初始化操作，使其顺利进入工作状态，完成自身功能。初始化过程仅进行一次，之后的初始化信号将不被产生。由于我们使用的启动信号一般为系统的全局时钟信号，该信号含大量脉冲，所以，之后输入的时钟脉冲应当被阻塞，不再输出。并且，为了满足开发者的调试要求，应当能够实现在系统正常启动后，再次初始化的操作。

在异步逻辑电路中，为实现使用单个握手信号保持正确时序，将数据信号作为一种时钟信号，在数据线上不断发送，而接收数据的下一个工作单元在接收第一个信号后，开始处理数据，之后到来的信号不予处理，在对第一个信号处理完毕后，继续接收下一个数据，避免产生冒险对电路功能造成影响。这种工作方式在相邻的工作单元之间不会生成无用数据，避免了“气泡”的产生和其带来的面积开销。其中，冒险在数字电路中是指，信号在器件内部通过连线和逻辑单元时，都有一定的延时，延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响；信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"，如果一个组合逻辑电路中有“毛刺出现”，则说明该电路存在冒险。而冒险在本发明的实施例中是指，两个连续的数据输入脉冲在元件的建立时间内同时到达的情况发生时所产生的逻辑错误，或元件不允许输入两个及以上的多个连续脉冲的情况。

因此，需要一个能在第一个脉冲到来时输出单个脉冲的超导SFQ电路，并且对于后续的脉冲都将被阻塞；而这个超导SFQ电路在复位后能够回到原来的初始状态，并重复上述动作。为了实现上述技术方案，本发明的实施例提出一种异步脉冲传递阻塞(asynchronouspulse propagate-block，AP2B)单元及其控制方法、超导单磁通量子电路，可以实现上述两种功能。

请参见图1所示，在本实施例中，本发明的异步脉冲传递阻塞单元100包括：数据输入端口din，其用于输入一脉冲信号；复位输入端口rst，其用于输入一复位信号；可复位D触发器10，其包括时钟端口11、输入端口12、输出端口13及复位端口14；异或门20，其包括第一输入端口21、第二输入端口22、时钟端口23及输出端口24；第一分支模块SPL1；第二分支模块SPL2；第三分支模块SPL3；第一延迟模块30，其电性连接第一分支模块SPL1与可复位D触发器10的输入端口12；第二延迟模块40，其电性连接第三分支模块SPL3与异或门20的时钟端口23；以及数据输出端口dout，其用于输出数据输入端口din所输入的脉冲信号；

其中，可复位D触发器10的复位端口14电性连接复位输入端口rst，第一分支模块SPL1分别电性连接数据输入端口din、第二分支模块SPL2及可复位D触发器10的输入端口12，第二分支模块SPL分别电性连接第一分支模块SPL1、第三分支模块SPL3及可复位D触发器10的时钟端口11，第三分支模块SPL3分别电性连接第二分支模块SPL2、异或门20的第一输入端口21及时钟端口23，可复位D触发器10的输出端口13电性连接异或门20的第二输入端口22，异或门20的输出端口24电性连接数据输出端口dout。

在本实施例中，具体地，第一分支模块SPL1、第二分支模块SPL2或者第三分支模块SPL3采用分支器，其作用在于将一个输入信号同时分配到两路输出上。换言之，第一分支模块SPL1将数据输入端口din输入的一脉冲信号同时分配到第二分支模块SPL2和经第一延迟模块30至可复位D触发器10的输入端口12；第二分支模块SPL2将来自第一分支模块SPL1的脉冲信号同时分配到第三分支模块SPL3和可复位D触发器10的时钟端口；第三分支模块SPL3将来自第二分支模块SPL2的脉冲信号同时分配到异或门20的第一输入端口21和经第二延迟模块40至异或门20的时钟端口23。

在本实施例中，具体地，第一延迟模块30至少包括一个约瑟夫森传输线(JosephsonJunctionTransmissionLine，JTL)，第二延迟模块40至少包括三个约瑟夫森传输线，其作用在于经过一定时延后将输入的脉冲信号输出。

下面结合图1、图2、图3及图4对本发明实施例提供的异步脉冲传递阻塞单元100的工作原理及控制方法。

请参照图2所示，当需要异步脉冲传递阻塞单元100的数据输出端口dout输出脉冲信号时，异步脉冲传递阻塞单元100则处于0状态，并且此时可复位D触发器的缓存为“0”。

请参照图3所示，在步骤S1中，在数据输入端口din输入一个脉冲信号，例如SFQ脉冲，即为信号“1”，该脉冲信号经由第一分支模块SPL1、第二分支模块SPL2传输至可复位D触发器10的时钟端口11，因此复位D触发器10的时钟端口11的时钟信号先被置高，从而启动可复位D触发器10并通过其输出端口13输出一低电平信号至异或门20的第二输入端口22，即为信号“0”；另外，该脉冲信号经由第一分支模块SPL1、第二分支模块SPL2及第三分支模块SPL3传输至异或门20的第一输入端口21；从而，异或门20的第一输入端口21为输入该脉冲信号，即信号“1”，其第二输入端口22为输入可复位D触发器10的输出端口13输出的低电平信号，即信号“0”。在步骤S2中，该脉冲信号经由第一分支模块SPL1及第一延迟模块30传输至可复位D触发器10的输入端口12，从而根据该脉冲信号可复位D触发器10由0状态转为1状态，即由缓存为“0”转为缓存为“1”；其中第一延迟模块30例如可为一个约瑟夫森传输线(JTL)，从而该脉冲信号经过时会有一个JTL固有时延，到达可复位D触发器10的输入端口12的脉冲信号将晚于到达可复位D触发器10的时钟端口11的脉冲信号，因此可复位D触发器10会先被到达其时钟端口11的脉冲信号所启动并由其输出端口13输出一低电平信号，即缓存为“0”的信号(参见步骤S1)。在步骤S3中，脉冲信号经由第一分支模块SPL1、第二分支模块SPL2、第三分支模块SPL3及第二延迟模块40传输至异或门20的时钟端口23，脉冲信号启动异或门20并通过其输出端口24输出脉冲信号至数据输出端口dout，从而由数据输入端口din所输入的脉冲信号可通过该数据输出端口dout输出，其中该第二延迟模块40例如为三个约瑟夫森传输线(JTL)，当该脉冲信号经过时会有三个JTL固有时延，因此到达异或门20的时钟端口23的脉冲信号将晚于到达可复位D触发器10的输入端口12的脉冲信号，异或门20的启动时间将在可复位D触发器10的状态转换之后。

另外需要说明的是：对于第一个脉冲信号之后到达数据输入端口din的后续脉冲信号，即信号“1”，异步脉冲传递阻塞单元100将会重复执行上述步骤S1-S3，不同的是，在步骤S2中，由于可复位D触发器10由0状态转为1状态，即缓存为“0”转为缓存为“1”，因此当该后续脉冲信号到达其时钟端口11时，可复位D触发器10将输出一高电平信号(信号“1”)至异或门20的第二输入端口22，并且异或门20的第一输入端口21输入的为该后续脉冲信号，即信号“1”，所以当该后续脉冲信号到达异或门20的时钟端口23时，异或门20将不会输出该后续脉冲信号，即后续脉冲信号将被阻塞。参见图2及图4，在步骤S4中，当需要异步脉冲传递阻塞单元100重新工作，输出后续脉冲信号时，由复位输入端口rst输入一复位信号，该复位信号传输至可复位D触发器10的复位端口14时，可复位D触发器10将被复位重置，即可复位D触发器10将由1状态转为0状态，缓存为“1”转为缓存为“0”，等待数据输入端口din的脉冲信号到来，其中该复位信号和该脉冲信号例如为相同的信号，即在波形上没有差别，具体地，该复位信号或该脉冲信号为一个SFQ脉冲。

请参照图5所示，本发明的实施例还提出一种超导单磁通量子电路200，其包括上述的异步脉冲传递阻塞单元100。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (10)

1.一种异步脉冲传递阻塞单元，其特征在于，包括：

一数据输入端口，用于输入一脉冲信号；

一复位输入端口，用于输入一复位信号；

一可复位D触发器，包括一输入端口、一时钟端口、一复位端口及一输出端口；

一异或门，包括一第一输入端口、一第二输入端口、一时钟端口及一输出端口；

一第一分支模块；

一第二分支模块；

一第三分支模块；

一第一延迟模块，电性连接所述第一分支模块与所述可复位D触发器的输入端口；

一第二延迟模块，电性连接所述第三分支模块与所述异或门的时钟端口；

一数据输出端口，用于输出所述脉冲信号；

其中，所述可复位D触发器的复位端口电性连接所述复位输入端口，所述第一分支模块分别电性连接所述数据输入端口、所述第二分支模块及所述可复位D触发器的输入端口，所述第二分支模块分别电性连接所述第一分支模块、所述第三分支模块及所述可复位D触发器的时钟端口，所述第三分支模块分别电性连接所述第二分支模块、所述异或门的第一输入端口及时钟端口，所述可复位D触发器的输出端口电性连接所述异或门的第二输入端口，所述异或门的输出端口电性连接所述数据输出端口。

2.如权利要求1所述的异步脉冲传递阻塞单元，其特征在于，所述第一分支模块、所述第二分支模块或者所述第三分支模块采用分支器。

3.如权利要求2所述的异步脉冲传递阻塞单元，其特征在于，所述第一延迟模块包括至少一个约瑟夫森传输线，所述第二延迟模块包括至少三个约瑟夫森传输线。

4.如权利要求1-3任一所述的异步脉冲传递阻塞单元，其特征在于，所述脉冲信号和所述复位信号相同。

5.一种异步脉冲传递阻塞单元的控制方法，其特征在于，包括：

由一数据输入端口输入一脉冲信号，所述脉冲信号分别经由一第一分支模块及一第二分支模块传输至一可复位D触发器的时钟端口、经由所述第一分支模块、所述第二分支模块及第三分支模块传输至一异或门的第一输入端口，所述脉冲信号启动所述可复位D触发器并通过其输出端口输出一低电平信号至所述异或门的第二输入端口；

所述脉冲信号经由所述第一分支模块及一第一延迟模块传输至所述可复位D触发器的输入端口，根据所述脉冲信号所述可复位D触发器由一0状态转为一1状态；

所述脉冲信号经由所述第一分支模块、所述第二分支模块、所述第三分支模块及一第二延迟模块传输至所述异或门的时钟端口，所述脉冲信号启动所述异或门并通过其输出端口输出所述脉冲信号至一数据输出端口。

6.如权利要求5所述的异步脉冲传递阻塞单元的控制方法，其特征在于，还包括：

由一复位输入端口输入一复位信号至所述可复位D触发器的复位端口，根据所述复位信号所述可复位D触发器由所述1状态转为所述0状态。

7.如权利要求6所述的步脉冲传递阻塞单元的控制方法，其特征在于，所述第一分支模块、所述第二分支模块或者所述第三分支模块采用分支器。

8.如权利要求7所述的步脉冲传递阻塞单元的控制方法，其特征在于，述第一延迟模块包括至少一个约瑟夫森传输线，所述第二延迟模块包括至少三个约瑟夫森传输线。

9.如权利要求6-8任一所述的步脉冲传递阻塞单元的控制方法，其特征在于，所述脉冲信号和所述复位信号相同。

10.一种超导单磁通量子电路，其特征在于，包括如权利要求1-4任一所述的异步脉冲传递阻塞单元。