JP2003344506A - テスト回路を有する自己同期型論理回路および自己同期型論理回路のテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で容易なテストを可能にする。 【解決手段】 自己同期型論理回路はデータを保持して
パイプラインを構成するスキャンテスト対応レジスタ１
０４〜１０６と、各レジスタに対応して４ウェイハンド
シェイクを行なってクロックを転送する為のスキャンテ
スト対応自己同期制御回路１０１〜１０３を備えて、ス
キャンテスト対応自己同期信号制御回路により転送され
たクロックに従ってスキャンテスト対応レジスタ１０４
〜１０６間のデータ処理を進めていく。スキャンテスト
対応レジスタ１０４〜１０６は通常のデータ処理の他
に、テスト時にその内容をシリアルに転送する機能を持
つ。スキャンテスト対応自己同期制御回路１０１〜１０
３は、テスト時に３ウェイ目までハンドシェイクが終了
した状態に設定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はテスト回路を有する
自己同期型論理回路および自己同期型論理回路のテスト
方法に関し、特に、自己同期型のパイプラインを有する
論理回路をテストするためのテスト回路を有する自己同
期型論理回路および自己同期型論理回路のテスト方法に
関する。

【０００２】

【従来の技術】論理回路のＬＳＩ（大規模集積回路）は
大規模化、微細化、高速化が進み、同期回路の物理設計
において必要となる遅延を揃えたクロック分配をチップ
またはモジュール全体に渡って行なうことが困難になっ
てきている。そのため、クロック分配はパイプラインス
テージ内のみ行ない、パイプライン間はハンドシェイク
によりクロック転送を行なうことで同期を取るための共
通クロックが不要な自己同期型のパイプラインを持つ論
理回路のＬＳＩ、たとえばデータ駆動プロセッサが検討
されている。

【０００３】図８は従来の自己同期型パイプラインを持
つ論理回路の特徴部分を示す図である。図８において、
パイプラインレジスタ（以下、単にレジスタと呼ぶ）８
０４と８０５と８０６は、前段から入力されたデータパ
スを順次次段に転送するパイプラインを構成し、レジス
タ８０４の出力とレジスタ８０５の入力との間には組合
せ回路１０７が接続され、レジスタ８０５の出力とレジ
スタ８０６の入力との間には組合せ回路１０８が接続さ
れている。組合せ回路１０７と１０８はそれぞれ前段の
レジスタ８０４と８０５から出力されたデータを処理す
るものであり、フリップフロップのような内部状態を保
持する回路を持たずに基本ゲート回路のみの組合せで構
成されている。

【０００４】レジスタ８０４、８０５および８０６のそ
れぞれに対応して自己同期信号制御回路８０１、８０２
および８０３が設けられており、自己同期信号制御回路
８０１、８０２および８０３は互いにハンドシェイクを
行ないながら対応するレジスタに端子ＣＰからクロック
パルスを出力する。レジスタ８０４、８０５および８０
６それぞれは対応の自己同期信号制御回路からクロック
パルスが与えられると、前段からのデータを取り込み保
持して次段に出力する。

【０００５】図９は図８に示した自己同期信号制御回路
の具体的なブロック図である。図９において、ＣＩ入力
端子２０１には転送要求と転送完了を信号の２状態で示
すリクエスト信号ＣＩが前段から入力され、ＲＯ出力端
子２０２は前段からの転送要求信号ＣＩの転送要求の出
力を許可する転送許可と転送要求を受取ったことを示す
転送受領を信号の２状態で示すアクノリッジ信号ＲＯを
前段に返す。ＣＰ出力端子２０５は前段からのリクエス
ト信号ＣＩによる転送完了と次段からのアクノリッジ信
号ＲＩによる転送許可によりレジスタへデータを格納す
るためのクロックパルスを送出する。ＣＯ出力端子２０
３は転送要求と転送完了を信号の２状態で示すリクエス
ト信号を遅延素子２１０を介して次段に与え、ＲＩ入力
端子２０４はＣＯ出力端子２０３から次段への転送要求
の出力を許可する転送許可と次段が転送要求を受け取っ
たことを示す転送受領を信号の２状態で示すアクノリッ
ジ信号ＲＩを次段から受取る。

【０００６】さらに、自己同期信号制御回路はフリップ
フロップ９０１と４入力ＮＡＮＤゲート２０９とフリッ
プフロップ２０８とを含む。フリップフロップ９０１は
転送要求受付状態を保持し、フリップフロップ２０８は
次段への転送要求状態を保持し、ＮＡＮＤゲート２０９
はフリップフロップ９０１と２０８及びＣＩ入力とＲＩ
入力の同期をとる。フリップフロップ９０１のＳ入力端
にはリクエスト信号ＣＩが入力され、このリクエスト信
号ＣＩはＮＡＮＤゲート２０９の１つの入力端にも与え
られる。フリップフロップ９０１のＱ出力信号はＮＡＮ
Ｄゲート２０９の１つの入力端に与えられ、フリップフ
ロップ９０１のＱ反転出力信号はＲＯ出力端子２０２に
出力される。ＲＩ入力端子２０４に入力されたＲＩ信号
はＮＡＮＤゲート２０９の１つの入力とフリップフロッ
プ２０８のリセット入力端に与えられる。ＮＡＮＤゲー
ト２０９の出力信号はフリップフロップ９０１のリセッ
ト入力端とフリップフロップ２０８のセット入力端とに
与えられる。フリップフロップ２０８のＱ出力はＣＰ出
力端子２０５に出力され、そのＱ反転出力はＣＯ出力端
子２０３に与えられるとともに、ＮＡＮＤゲート２０９
にも与えられる。

【０００７】ＭＲＢ入力端子２０６はフリップフロップ
９０１と２０８に対して、初期状態に設定するリセット
信号ＭＲＢを供給する。

【０００８】図１０（Ａ）〜（Ｌ）は図８および図９の
動作を説明するためのタイミングチャートであり、パイ
プラインが空いている状態で１回転送要求／完了入力を
行った場合の動作を示す。図１０（Ｂ）と（Ｃ）には動
作を説明するためのタイミングＴ１〜Ｔ４が示される。
次に、図８、図９および図１０（Ａ）〜（Ｌ）を参照し
て動作について説明する。

【０００９】最初に、全パイプラインの自己同期制御回
路内の転送要求受付状態を保持するフリップフロップ９
０１と転送要求送出状態を保持するフリップフロップ２
０８は図１０（Ａ）に示すリセット信号ＭＲＢのパルス
入力によりリセットされる。この時、全自己同期信号制
御回路内のＲＯ出力端子は転送許可状態Ｈ、ＣＯ出力は
転送完了状態Ｈとなっている。

【００１０】図８における１段目のパイプラインの自己
同期信号制御回路８０１のＣＩ入力端子８０１ＣＩへ、
図１０（Ｂ）に示されるリクエスト信号ＣＩによる転送
要求(タイミングＴ１参照:ＨからＬへの変化、入力-１
段目間ハンドシェイク１ウェイ目)が入力することによ
り、自己同期信号制御回路８０１の転送要求受付状態を
保持するフリップフロップ９０１がセットされ、自己同
期信号制御回路８０１のＲＯ出力端子８０１ＲＯから前
段パイプラインへ、図１０（Ｃ）に示されるアクノリッ
ジ信号ＲＯによる転送受領(タイミングＴ２参照:Ｈから
Ｌへの変化、入力-１段目間ハンドシェイク２ウェイ目)
が出力される。これに前後して、同レジスタ８０４のデ
ータパス入力に処理データが入力される。

【００１１】その後、自己同期信号制御回路８０１のＣ
Ｉ入力端子８０１ＣＩへ、図１０（Ｂ）に示すリクエス
ト信号ＣＩによる転送完了入力(タイミングＴ３参照:Ｌ
からＨへの変化、入力-１段目間ハンドシェイク３ウェ
イ目)をもって、ＮＡＮＤゲート２０９がアクティブに
なる。このことにより、自己同期信号制御回路８０１の
転送要求送出状態を保持するフリップフロップ２０８が
セットされ、自己同期信号制御回路８０１のＣＰ出力端
子８０１ＣＰが図１０（Ｄ）に示すようにＬからＨに変
化し（クロックパルスが出力されて）、同レジスタ８０
４にデータがラッチされる。これと同時に自己同期信号
制御回路８０１のＣＯ出力端子８０１ＣＯから２段目パ
イプラインへ図１０（Ｅ）に示すリクエスト信号ＣＯに
よる転送要求（ＨからＬへの変化、１段目-２段目間ハ
ンドシェイク１ウェイ目)が遅延素子２１０を通して出
力されると共に、自己同期信号制御回路８０１のＮＡＮ
Ｄゲート２０９が非アクティブになることで、転送要求
受付状態を保持するフリップフロップ９０１がリセット
され、自己同期信号制御回路８０１のＲＯ出力端子８０
１ＲＯから前段へ図１０（Ｃ）に示すアクノリッジ信号
ＲＯによる転送許可(タイミングＴ４参照:ＬからＨへの
変化、入力-１段目間ハンドシェイク４ウェイ目)が出力
される。

【００１２】２段目のパイプラインの自己同期信号制御
回路８０２のＣＩ入力端子８０２ＣＩへの図１０（Ｅ）
に示すリクエスト信号ＣＩによる転送要求入力(Ｈから
Ｌへの変化、同１段目-２段目間ハンドシェイク１ウェ
イ目)により、自己同期信号制御回路８０２の転送要求
受付状態を保持するフリップフロップ９０１がセットさ
れ、自己同期信号制御回路８０２のＲＯ出力端子８０２
ＲＯから１段目パイプラインへ図１０（Ｆ）に示すアク
ノリッジ信号ＲＯによる転送受領(ＨからＬへの変化、
１段目-２段目間ハンドシェイク２ウェイ目)が出力され
る。

【００１３】これに前後して、レジスタ８０５のデータ
入力に組み合わせ回路１０７で処理された処理データが
入力される。１段目パイプラインの自己同期信号制御回
路８０１のＲＩ入力端子８０１ＲＩへの図１０（Ｆ）に
示すアクノリッジ信号ＲＩによる転送受領(ＨからＬへ
の変化、同１段目-２段目間ハンドシェイク２ウェイ目)
の入力により、自己同期信号制御回路８０１の転送要求
送出状態を保持するフリップフロップ２０８がリセット
され、自己同期信号制御回路８０１のＣＰ出力端子８０
１ＣＰがＨからＬとなり、これと同時に自己同期信号制
御回路８０１のＣＯ出力端子８０１ＣＯから２段目パイ
プラインへ図１０（Ｅ）に示すリクエスト信号ＣＯによ
る転送完了(ＬからＨへの変化、１段目-２段目間ハンド
シェイク３ウェイ目)が遅延素子２１０を通して出力さ
れる。

【００１４】この２段目パイプラインの自己同期信号制
御回路８０２のＣＩ入力端子８０２ＣＩへの転送完了
(ＬからＨへの変化、同１段目-２段目間ハンドシェイク
３ウェイ目)の入力をもって、自己同期信号制御回路８
０２のＮＡＮＤゲート２０９がアクティブになる。この
ことにより、自己同期信号制御回路８０２の転送要求送
出状態を保持するフリップフロップ２０８がセットさ
れ、自己同期信号制御回路８０２のＣＰ出力端子８０２
ＣＰが図１０（Ｇ）に示すようにＬからＨとなり、レジ
スタ８０５にデータがラッチされる。これと同時に自己
同期信号制御回路８０２のＣＯ出力端子８０２ＣＯから
３段目パイプラインへ図１０（Ｈ）に示すリクエスト信
号ＣＯによる転送要求(ＨからＬへの変化、２段目-３段
目間ハンドシェイク１ウェイ目)が遅延素子２１０を通
して出力されると共に自己同期信号制御回路８０２のＮ
ＡＮＤゲート２０９が非アクティブになる。このこと
で、自己同期信号制御回路８０２の転送要求受付状態を
保持するフリップフロップ９０１がリセットされ、自己
同期信号制御回路８０２のＲＯ出力端子８０２ＲＯから
１段目パイプランへ図１０（Ｆ）に示すアクノリッジ信
号ＲＯによる転送許可(ＬからＨへの変化、１段目-２段
目間ハンドシェイク４ウェイ目)が出力される。

【００１５】２段目パイプラインから３段目パイプライ
ンへのやり取りも同様で、自己同期信号制御回路８０２
のＣＰ出力端子８０２ＣＰが図１０（Ｇ）に示すように
ＨからＬに変化、自己同期信号制御回路８０３のＣＰ出
力端子８０３ＣＰが図１０（Ｊ）に示すようにＬからＨ
に変化、さらにＨからＬに変化する。この時、自己同期
制御回路８０２のＣＯ出力端子８０２ＣＯとＲＩ入力端
子８０２ＲＩは図１０（Ｈ）と（Ｉ）に示すように変化
する。その後、自己同期制御回路８０３のＣＯ出力端子
８０３ＣＯとＲＩ入力端子８０３ＲＩは図１０（Ｋ）と
（Ｌ）に示すように変化する。

【００１６】このようにして転送要求信号ＣＩとＣＯで
示す転送要求に対して自己同期信号制御回路間の４ウェ
イハンドシェイクを介して、クロックパルスとデータが
パイプラインを転送されていく。

【００１７】図１１（Ａ）〜（Ｌ）は図８の自己同期信
号制御回路の動作タイミングチャートの別の例で、パイ
プラインにデータが充填されている状態で１回転送許可
/受領入力を行なった場合の動作を示す。図１１（Ａ）
に示すリセット信号ＭＲＢを通して回路全体をリセット
後、アクノリッジ信号ＲＩを通して最終段の３段目パイ
プラインの自己同期信号制御回路８０３のＲＩ入力端子
８０３ＲＩに図１１（Ｌ）に示す転送受領状態Ｌを入力
する。この状態で、転送要求信号ＣＩを通して１段目パ
イプラインの自己同期信号制御回路８０１のＣＩ入力端
子８０１ＣＩに図１１（Ｂ）に示す転送要求(ＨからＬ
への変化)/完了(ＬからＨへの変化)を３回入力する。こ
れによりパイプラインは充填され、回路は図１１（Ｌ）
に示すアクノリッジ信号ＲＩからの転送許可を待ってい
る状態(全段間ハンドシェイク３ウェイ目後の状態)とな
る。

【００１８】この後、アクノリッジ信号ＲＩを通して最
終段の３段目パイプラインの自己同期信号制御回路８０
３のＲＩ入力端子８０３ＲＩに転送許可(ＬからＨへの
変化)/受領(ＨからＬへの変化)を入力すると、アクノリ
ッジ信号ＲＯからＲＩへの接続を通じて転送許可/受領
信号が図１１（Ｉ）の８０３ＲＯ→図１１（Ｉ）の８０
２ＲＩ→図１１（Ｆ）の８０２ＲＯ→図１１（Ｆ）の８
０１ＲＩ→図１１（Ｃ）の８０１ＲＯの順でパイプライ
ンとは逆方向に伝播する。これに伴いクロックパルスも
それに合わせて図１１（Ｊ）の８０３ＣＰ→図１１
（Ｇ）の８０２ＣＰ→図１１（Ｄ）の８０１ＣＰの順で
パイプラインとは逆方向に生成される。

【００１９】この時のレジスタ側も含めた動作は、次段
パイプラインの転送許可を受けて最終段の３段目パイプ
ランが組み合わせ回路１０８からの出力をレジスタ８０
６にラッチしてから２段目パイプラインに転送許可を与
え、これを受けて２段目パイプラインが組み合わせ回路
１０７からの出力をレジスタ８０５にラッチしてから１
段目パイプラインに転送許可を与え、これを受けて１段
目パイプラインがデータパス入力からのデータをラッチ
する動作となり、レジスタにとっては最もホールドタイ
ミングが厳しい条件での動作になる。図８のようなパイ
プラインを、必要な段数だけ接続することで一連のデー
タ処理をチップないしはモジュール全体に渡ったクロッ
ク分配が不要な形で実現することができる。

【００２０】一般的に、ＬＳＩは出荷前に全ての論理回
路にテスト信号を入力して、回路が故障無く製造されて
いるかどうか確認するテストを実施する。ＬＳＩ内のパ
イプライン間の組み合わせ回路の故障を検出するテスト
を行なうためには、各々のパイプライン毎に組み合わせ
回路の入力に対して必要十分な組み合わせを入力し、そ
の出力を期待値と比較する必要がある。

【００２１】しかし、ＬＳＩの大規模化に伴いパイプラ
イン段数が多段になると中間段のパイプラインの組み合
わせ回路に所望の入力を与え、そこから出力を取り出す
ことが困難となり、長いテストベクタ長とベクタ開発期
間が必要となる。

【００２２】このため、共通クロックで動作する同期回
路では、各レジスタに通常入力とテスト時の入力を切り
替えられる機能を持たせ、テスト時の入力に他のレジス
タの出力を数珠繋ぎに繋いだ構成を取るスキャンテスト
手法が一般的に用いられている。ここで、レジスタを数
珠繋ぎに繋いでできるシフトレジスタ経路は一般的にス
キャンチェーンと呼ばれる。

【００２３】図１２にはスキャンテスト手法に対応した
共通クロックで動作する同期回路の例を示す。図１２の
同期回路はスキャンチェーンを含むスキャン対応レジス
タ（以下、単にレジスタと呼ぶ）１０４、１０５および
１０６、ならびにパイプライン間で演算などを行なう内
部状態を持たない組み合わせ回路１０７および１０８を
備える。図１２では、共通クロックＣＬＫとスキャンテ
ストイネーブル信号ＳＥは、レジスタ１０４〜１０６の
それぞれに供給される。スキャンテストイネーブル信号
ＳＥはスキャンチェーンを有効にするかどうかを切り替
える信号である。

【００２４】スキャンチェーンを含むレジスタ１０４、
１０５および１０６それぞれの構造は同じであって図１
３に示される。図１３を参照して、各レジスタは、セレ
クタ１３０１１、１３０１２、１３０１３〜１３０１
ｎ、レジスタ１３０２１、１３０２２、１３０２３〜１
３０２ｎ、共通クロックＣＬＫを入力する端子１３０
８、通常データＤ０、Ｄ１、Ｄ２〜Ｄｎを入力する端子
１３０３１、１３０３２、１３０３３〜１３０３ｎ、通
常データＤ０、Ｄ１、Ｄ２〜Ｄｎを出力する端子１３０
４１、１３０４２、１３０４３〜１３０４ｎ、スキャン
チェーンへの入力データＳＩが供給される端子１３０
５、スキャンチェーンからの出力データＳＯを導出する
端子１３０６、およびスキャンテストイネーブル信号Ｓ
Ｅを入力する端子１３０７を備える。

【００２５】各レジスタは、スキャンチェーンが無効な
時は、共通クロックＣＬＫが入る毎に入力する通常デー
タＤ０、Ｄ１、Ｄ２〜Ｄｎをラッチする通常動作を行な
うが、スキャンチェーンが有効な時は、共通クロックＣ
ＬＫが入る毎にスキャンチェーンの接続順に従ってレジ
スタの値がスキャンチェーンへのデータ入力からシフト
インされると同時にスキャンチェーンからのデータ出力
へシフトアウトされる。

【００２６】全体のスキャンテスト手順は、まずスキャ
ンテストイネーブル信号ＳＥを入力してスキャンチェー
ンを有効にして、所望のテスト入力値に設定された入力
データＳＩをスキャンチェーンを通して内部レジスタに
設定する。その後、スキャンテストイネーブル信号ＳＥ
を入力してスキャンチェーンを無効にして、共通クロッ
クＣＬＫを１パルス入力し各パイプライン間の組み合わ
せ回路の出力をラッチし、その後、再度、スキャンテス
トイネーブル信号ＳＥを入力してスキャンチェーンを有
効にして、レジスタにラッチされた値をスキャンチェー
ンを通して取り出し期待値と比較する、同時に次のテス
ト入力値をスキャンチェーンを通して内部レジスタに設
定し、この繰り返しにより回路のテストを行う。

【００２７】このスキャンテスト手法を用いることによ
り、多段パイプラインの中間段のパイプラインに対し
て、スキャンチェーンを通して所望の入力値の設定、出
力値の取り出しが可能となるので、大規模回路に対して
も、テストが容易となる。

【００２８】しかし、上述のスキャンテストはテスト時
に共通クロックＣＬＫを要求するため、図８の自己同期
型パイプラインには適用することができない。自己同期
型パイプラインは、ＬＳＩの大規模化、微細化、高速化
に伴う物理設計を容易にするものの、一方で大規模化に
伴うテストの容易化に課題を残していた。

【００２９】そこで、出願人は特開２００２−００５９
９７公報の「テスト回路を有する自己同期型論理回路」
において、この課題を解決するために図１４に示す回路
構成を提案した。

【００３０】図１４の回路は、スキャンチェーンを含む
図１３と同様の構成のレジスタ１０４、１０５および１
０６、スキャンテスト対応自己同期信号制御回路１４０
１、１４０２および１４０３、パイプライン間で演算な
どを行なう内部状態を持たない組み合わせ回路は１０７
および１０８、ならびにセレクタ１４０６を備える。

【００３１】セレクタ１４０６は、与えられる通常のハ
ンドシェイクのアクノリッジ信号ＲＩとスキャンテスト
クロック１４０５との一方を、入力したスキャンクロッ
ク切替え信号１４０４に基づいて切り替えて出力する。

【００３２】図１４のスキャンテスト対応自己同期信号
制御回路１４０１〜１４０３は同様な構成を有し、その
構成は図１５に示される。図１５において、回路は前段
パイプラインからの転送要求と転送完了をリクエスト信
号ＣＩの２状態で入力するＣＩ入力端子２０１、通常時
にＣＩ入力端子２０１からの転送要求の出力を許可する
転送許可と転送要求を受け取ったことを示す転送受領を
信号の２状態で前段パイプラインに返し、スキャンテス
ト時は後述のＲＩ入力端子２０４から入力されるスキャ
ンクロック信号をそのまま出力するＲＯ出力端子２０
２、次段パイプラインに転送要求と転送完了を伝えるＣ
Ｏ出力端子２０３、通常時はＣＯ出力端子２０３からの
転送要求の出力を許可する転送許可と転送要求を受け取
ったことを示す転送受領を信号の２状態で次段パイプラ
インから受け取り、スキャンテスト時はスキャンクロッ
クを入力するＲＩ入力端子２０４、通常時は前段パイプ
ラインからの転送完了と次段パイプラインからの転送許
可を受けて当段レジスタにクロックパルスを供給しテス
ト時はＲＩ入力端子２０４から入力されるスキャンクロ
ック信号をそのまま出力するＣＰ端子２０５、リセット
信号ＭＲＢの入力端子２０６およびスキャンクロック切
替信号１４０４を入力する端子１５０３を備える。

【００３３】さらに図１５の回路は、転送要求/完了信
号を遅延させる遅延素子２１０、前段パイプラインから
の転送要求の受付状態を保持するフリップフロップ９０
１、次段パイプラインへの転送要求の送出状態を保持す
るフリップフロップ２０８、ＣＩ入力とＲＩ入力とフリ
ップフロップ９０１とフリップフロップ２０８の間で同
期を取るＮＡＮＤゲート２０９、転送許可/受領信号と
次段パイプラインからＲＩ入力端子２０４を通して入力
されたスキャンクロックとのどちらをＲＯ出力端子２０
２へ導出するかを切り替えるためのセレクタ１５０１、
およびハンドシェイクの結果生成される通常クロックと
次段パイプラインからＲＩ入力端子２０４を通して入力
されたスキャンクロックのどちらをＣＰ出力端子２０５
へ導出するかを切り替えるためのセレクタ１５０２を備
える。リセット信号ＭＲＢはフリップフロップ９０１と
２０８を初期状態に設定するように作用する。

【００３４】この構成によれば、スキャンテスト時にス
キャンテスト対応自己同期信号制御回路のＲＩ入力端子
２０４からＲＯ出力端子２０２を介して接続されたスキ
ャンクロックによりスキャンテスト対応自己同期信号制
御回路１４０１、１４０２および１４０３それぞれのＣ
Ｐ出力端子２０５を乗っ取ることで、スキャンテスト対
応レジスタ１０４、１０５および１０６に共通のクロッ
クを供給でき、これにより、スキャンテスト手法を該回
路に適用できる。

【００３５】

【発明が解決しようとする課題】図１４と図１５の構成
により、自己同期型パイプラインにスキャンテストを適
用する１構成が示されたが、該構成ではスキャンテスト
時に使用されるスキャンクロックに対して、ある程度遅
延を揃えたクロック分配を行なうかアクノリッジ信号Ｒ
Ｉ入力からアクノリッジ信号ＲＯ出力へスキャンクロッ
クを伝播させる経路内に遅延セルを追加して故意にパイ
プライン間のスキャンクロックの位相をずらすかして、
スキャンテスト時にホールドタイミングの問題が生じな
いようにタイミングケアを行なう必要があった。

【００３６】加えて前者であればパイプラインステージ
内のみクロック分配を行なうことで物理設計を容易にす
る自己同期型パイプラインの特性を活かせなくなり、ま
た後者であれば比較的大きな遅延セルが別途必要となっ
ていた。

【００３７】また、該構成では、スキャンテスト時と通
常時に使用されるクロック系統が根本的に切り替わるこ
とから、スキャンテスト時のパイプライン間のクロック
の位相関係が通常動作と異なるものになるため、通常動
作でのタイミングテストを別途行なう必要があった。特
にホールドタイミングテストは、図１１（Ａ）〜（Ｌ）
のタイミングチャートの様にテストの際にパイプライン
に処理データを充填させてパイプラインを動作させる必
要があるため、困難なテストとなっていた。

【００３８】それゆえに、この発明の目的は、簡単な構
成で容易なテストを可能にするテスト回路を有する自己
同期型論理回路および自己同期型論理回路のテスト方法
を提供することである。

【００３９】

【課題を解決するための手段】本発明のある局面に係る
テスト回路を有する自己同期型論理回路は、データを保
持してパイプラインを構成するレジスタと、各レジスタ
に対応して設けられた自己同期信号制御回路とを備え
る。

【００４０】自己同期信号制御回路は、１ウェイ目に前
段への転送許可が与えられるとき前段のレジスタからの
データ出力と共に前段から転送要求を入力し、該転送要
求を入力したとき２ウェイ目に前段に転送受領を与え、
前段が該転送受領を入力したとき３ウェイ目に前段から
転送完了を入力し、該転送完了を入力したとき４ウェイ
目に次段から転送許可が与えられたとき前段へ転送許可
を与えると共に前段からのデータをレジスタに取り込ま
せ保持させて次段へデータ出力させて次段へ転送要求を
与えるレジスタは通常時およびテスト時に前記データを
逐次転送する機能を有する。テスト時には、全ての自己
同期信号制御回路をハンドシェイクの３ウェイ目の状態
に設定した後、パイプラインの最終段の自己同期信号制
御回路に対して転送許可と転送受領を与える。

【００４１】したがって、テスト時には、全ての自己同
期信号制御回路が３ウェイ目に状態に設定された後、パ
イプラインの最終段の自己同期信号制御回路に対して転
送許可と転送受領が与えられると、パイプラインの全て
の自己同期信号制御回路が最終段から先頭段方向に向け
て順次４ウェイ目移行して、前段からのデータをレジス
タに取り込まれて保持されて順次、次段のレジスタに出
力される。

【００４２】それゆえに、テスト時でも４ウェイハンド
シェイクによるデータ転送手順を利用できるから、別
途、データ転送のタイミングケアを採る必要はなく、通
常の４ウェイハンドシェイクと同じタイミングでデータ
のホールドタイミングテストを行うことができる。

【００４３】上述のテスト回路を有する自己同期型論理
回路は、好ましくは、テスト時に全ての自己同期信号制
御回路をハンドシェイクの３ウェイ目の状態に設定する
こととと、最終段の自己同期信号制御回路に対しての転
送許可と転送受領を与えることは繰返し行われる。

【００４４】したがって、テスト時には、特別なタイミ
ング信号を与えなくても、パイプラインの全ての自己同
期信号制御回路が最終段から先頭段方向に向けて順次、
かつ繰返し４ウェイ目に移行して、該パイプラインに保
持されていた全てのデータを転送して導出できる。

【００４５】上述のテスト回路を有する自己同期型論理
回路は、好ましくは、テスト時に、最終段の自己同期信
号制御回路が次段に出力する転送要求を、次段からの転
送許可として該自己同期信号制御回路に与えるための最
終段信号処理部をさらに備える。

【００４６】したがって、テスト時には、最終段の自己
同期信号制御回路は４ウェイ目に移行して次段に転送要
求を与えるごとに、最終段信号処理部により該転送要求
が自動的に自己へ転送許可として与えられるから、特別
なタイミング信号を与えなくても、該パイプラインに保
持されていた全てのデータを確実に転送して導出でき
る。

【００４７】上述のテスト回路を有する自己同期型論理
回路は、好ましくは、テスト時に全ての自己同期信号制
御回路をハンドシェイクの３ウェイ目の状態に設定する
ことと、パイプラインの最終段の自己同期信号制御回路
に対して転送許可と転送受領を与えることと、パイプラ
インの先頭段の自己同期信号制御回路に対して転送要求
と転送完了を与えることは繰返し行われる。

【００４８】したがって、テスト時には、パイプライン
の全ての自己同期信号制御回路が最終段から先頭段方向
に向けて順次、かつ繰返し４ウェイ目移行した後は、先
頭段の自己同期信号制御回路に対して転送要求と転送完
了が繰返し与えられるから、パイプラインの全ての自己
同期信号制御回路が最終段から先頭段方向に向けて順
次、かつ繰返し１ウェイ目〜３ウェイ目に移行する。そ
れゆえに、該パイプラインに先頭段からデータを供給し
ながら、転送し、最終段でデータを導出する動作を、特
別なタイミング信号を与えなくても繰返すことができ
る。

【００４９】上述のテスト回路を有する自己同期信号型
論理回路は、好ましくは、テスト時に、パイプラインの
先頭段の自己同期信号制御回路が次段に出力する転送要
求を、該自己同期信号制御回路に転送要求として与える
ための先頭段信号処理部をさらに備える。

【００５０】したがって、テスト時には、先頭段の自己
同期信号制御回路は４ウェイ目に移行して次段に転送要
求を与えるごとに、先頭段信号処理部により該転送要求
が自動的に自己へ転送要求として与えられるから、先頭
段の自己同期信号制御回路に対して転送要求と転送完了
を与えなくとも、パイプラインの全ての自己同期信号制
御回路が最終段から先頭段方向に向けて順次、かつ繰返
し１ウェイ目〜３ウェイ目に移行する。それゆえに、該
パイプラインに先頭段からデータを供給しながら、転送
し、最終段でデータを導出する動作を、特別なタイミン
グ信号を与えなくても繰返すことができる。

【００５１】この発明の他の局面に係る自己同期型論理
回路のテスト方法は、データを保持してパイプラインを
構成するレジスタと、各レジスタに対応して設けられ
て、１ウェイ目に前段への転送許可が与えられるとき前
段のレジスタからのデータ出力と共に前段から転送要求
を入力し、該転送要求を入力したとき２ウェイ目に前段
に転送受領を与え、前段が該転送受領を入力したとき３
ウェイ目に前段から転送完了を入力し、該転送完了を入
力したとき４ウェイ目に次段から転送許可が与えられた
とき前段へ転送許可を与えると共に前段からのデータを
レジスタに取り込ませ保持させて次段へデータ出力させ
て次段へ転送要求を与える４ウェイハンドシェイクを行
いながらデータ処理する自己同期信号制御回路とを備え
る自己同期型論理回路のテスト方法であって、レジスタ
は通常時およびテスト時に前記データを逐次転送する機
能を有し、方法は、テスト時に全ての自己同期信号制御
回路をハンドシェイクの３ウェイ目の状態に設定する状
態設定ステップと、状態設定ステップによる設定後、パ
イプラインの最終段の自己同期信号制御回路に対して転
送許可と転送受領を与えるステップとを有する。

【００５２】したがって、テスト時には、全ての自己同
期信号制御回路が３ウェイ目に状態に設定された後、パ
イプラインの最終段の自己同期信号制御回路に対して転
送許可と転送受領が与えられると、パイプラインの全て
の自己同期信号制御回路が最終段から先頭段方向に向け
て順次４ウェイ目移行して、各レジスタに保持されてい
たデータは順次、次段のレジスタに転送される。

【００５３】それゆえに、テスト時でも４ウェイハンド
シェイクによるデータ転送手順を利用できるから、別
途、データ転送のタイミングケアを採る必要はなく、通
常の４ウェイハンドシェイクに従いデータのホールドタ
イミングテストを行うことができる。

【００５４】

【発明の実施の形態】以下、この発明の各実施の形態に
ついて図面を参照して説明する。

【００５５】（実施の形態１）本実施の形態では、パイ
プライン間で４ウェイハンドシェイクを行なってクロッ
クパルスを転送するための自己同期信号制御回路を持
ち、自己同期信号制御回路により転送されたクロックパ
ルスに従ってレジスタ間のデータ処理を進めていく自己
同期型論理回路において、レジスタに通常のデータ処理
の他に、テスト時その内容を逐次に転送する機能を持た
せ、自己同期信号制御回路に、スキャンテスト時に３ウ
ェイまでハンドシェイクが終了した状態に設定できる機
能を持たせる。

【００５６】図１に実施の形態１に係るテスト回路を有
した自己同期型論理回路の構成が示される。図１におい
て、回路はスキャンチェーンを含む図１３と同様構成の
レジスタ１０４、１０５および１０６、スキャンテスト
対応自己同期信号制御回路１０１、１０２および１０
３、ならびにパイプライン間で演算などを行なう内部状
態を持たない組み合わせ回路１０７と１０８を備える。
図１中のデータ入力パスＤＩおよびデータ出力パスＤＯ
は、自己同期型論理回路への通常のデータ入力およびデ
ータ出力を示し、スキャンデータ入力および出力ＳＩお
よびＳＯはスキャンチェーンへのデータ入力および出力
を示し、スキャンテストイネーブル信号ＳＥはスキャン
チェーンを有効にするかどうかを切り替える信号を示
し、他にハンドシェイクのための信号として、自己同期
型論理回路に入力するリクエスト信号ＣＩ、自己同期型
論理回路から出力されるリクエスト信号ＣＯ、自己同期
型論理回路に入力するアクノリッジ信号ＲＩおよび自己
同期型論理回路から出力されるアクノリッジ信ＲＯが示
されて、さらに前述の信号ＭＲＢならびにスキャンリセ
ット信号ＳＲＢが示される。ここでは、自己同期型論理
回路に入力のアクノリッジ信号ＲＩの入力はスキャンテ
スト時にスキャンクロックを入力するためのトリガ信号
としても用いられる。

【００５７】図２には、図１のスキャンテスト対応自己
同期信号制御回路の内部構成が示される。図１のスキャ
ンテスト対応自己同期信号制御回路１０１〜１０３のそ
れぞれは図２と同様の構成を有する。

【００５８】図２において、スキャンテスト対応自己同
期信号制御回路は、前段パイプラインからの転送要求と
転送完了を信号の２状態で入力するＣＩ入力端子２０
１、ＣＩ入力端子２０１からの転送要求の出力を許可す
る転送許可と転送要求を受け取ったことを示す転送受領
を信号の２状態で前段パイプラインに返すＲＯ出力端子
２０２、次段パイプラインに転送要求と転送完了を伝え
るＣＯ出力端子２０３、ＣＯ出力端子からの転送要求の
出力を許可する転送許可と転送要求を受け取ったことを
示す転送受領を信号の２状態で次段パイプラインから受
け取るＲＩ入力端子２０４、前段パイプラインからの転
送完了と次段パイプラインからの転送許可を受けて当段
レジスタのクロックパルスを供給するＣＰ端子２０５、
リセット信号ＭＲＢを入力する端子２０６およびスキャ
ンリセット信号ＳＲＢを入力する端子２１１を備える。

【００５９】端子２０６から入力されたリセット信号Ｍ
ＲＢは、フリップフロップ２０７と２０８に与えられ
て、これらを初期状態に設定する。端子２１１から入力
されたスキャンリセット信号ＳＲＢは、転送要求受付状
態を保持するフリップフロップ２０７に与えられて、こ
れをセットすることで、該スキャンテスト対応自己同期
信号制御回路を４ウェイハンドシェイクの３ウェイ目ま
で終了した状態に設定する。

【００６０】さらに回路は、転送要求/完了信号を遅延
させる遅延素子２１０、前段パイプラインからの転送要
求の受付状態を保持するフリップフロップ２０７、次段
パイプラインへの転送要求の送出状態を保持するフリッ
プフロップ２０８およびＮＡＮＤゲート２０９を備え
る。ＮＡＮＤゲート２０９は、ＣＩ入力、ＲＩ入力、フ
リップフロップ２０７およびフリップフロップ２０８の
間で同期を取る。

【００６１】図２のスキャン対応自己同期信号制御回路
は、スキャンリセット信号ＳＲＢは非アクティブ値とし
てＨ固定で、スキャンチェーンも無効な状態であれば、
図１０および図１１と同様な通常動作を行なう。

【００６２】テスト手法は、まず初めの段階で、全自己
同期信号制御回路をリセット後、最後尾のパイプライン
の自己同期信号制御回路の転送受領/許可入力をＬにす
る。その後の段階で、全自己同期信号制御回路を３ウェ
イ目までハンドシェイクが終了した状態に設定して、最
後尾のパイプラインの自己同期信号制御回路の転送受領
/許可入力をＬ→Ｈ→Ｌにして、全パイプラインの自己
同期信号制御回路からレジスタにクロックパルスを供給
する。テスト時には、上述の最初の段階を１回実行し、
その後の段階を繰り返し実行する。

【００６３】スキャンテスト時の図１と図２のスキャン
テスト対応自己同期信号制御回路の動作を図３（Ａ）〜
（Ｍ）のタイミングチャートを参照して説明する。図３
（Ａ）〜（Ｍ）のタイミングチャートでは動作を説明す
るためにタイミングＴ３が示される。

【００６４】まず、図３（Ａ）に示すリセットＭＲＢの
入力により回路がリセットされる。その後、図１の最終
段の３段目パイプラインのスキャン対応自己同期信号制
御回路１０３の図３（Ｍ）に示すＲＩ入力１０３ＲＩを
回路のＲＩ入力ＲＩを通して転送受領状態Ｌに設定して
から、スキャンリセット信号ＳＲＢを図３（Ｂ）に示す
アクティブパルスＨ→Ｌ→Ｈとして入力することで、全
てのスキャン対応自己同期信号制御回路内の前段パイプ
ラインからの転送要求受付状態を保持するフリップフロ
ップ２０７がセットされる。これにより全てのスキャン
対応自己同期信号制御回路は、タイミングＴ３の遷移で
示すように、図３（Ｄ）、（Ｇ）および（Ｊ）の出力さ
れるアクノリッジ信号ＲＯが転送受領状態Ｌかつ図３
（Ｆ）、（Ｉ）および（Ｌ）の出力されるリクエスト信
号ＣＯが転送完了状態Ｈとなり、４ウェイハンドシェイ
クの３ウェイ目まで終了した状態に設定される。

【００６５】この時、入力される図３（Ｃ）、（Ｆ）お
よび（Ｉ）のリクエスト信号ＣＩ(前段から出力のリク
エスト信号ＣＯ)がＨであり、かつ要求受付状態を保持
するフリップフロップ２０７はセットされているが、図
３（Ｇ）、（Ｊ）および（Ｍ）の入力されるアクノリッ
ジ信号ＲＩ(次段から出力のアクノリッジ信号ＲＯ)がＬ
になるため、ＮＡＮＤゲート２０９はアクティブになら
ず、入力されるアクノリッジ信号ＲＩ(次段から出力の
アクノリッジ信号ＲＯ)がＨになるまでは、リクエスト
信号ＣＯによる次段への転送要求(Ｈ→Ｌへの変化)はな
されない。

【００６６】リセット信号ＭＲＢの入力によるリセット
後の最初のスキャンリセット信号ＳＲＢ入力のＨ→Ｌ変
化においては、各スキャンテスト対応自己同期制御回路
が出力するアクノリッジ信号ＲＯが転送受領状態Ｌにな
るまでの遅延及び遅延差に起因して、前段スキャンテス
ト対応自己同期制御回路に入力するアクノリッジ信号Ｒ
ＩのＨ→Ｌの変化が遅れることにより、最終段を除く幾
つかの段のスキャンテスト対応自己同期制御回路のクロ
ックパルスＣＰの出力および転送要求信号ＣＯの出力が
過渡的に変化する可能性があるが、後述のスキャンテス
ト全体の動作で説明するように、該過渡的変化はテスト
動作に影響を与えない。

【００６７】この後、回路に入力される図３（Ｍ）に示
すアクノリッジ信号ＲＩを転送許可状態に(ＬからＨへ
の変化)させる。これにより、最終段の３段目パイプラ
インのスキャン対応自己同期信号制御回路１０３におい
ては、以下のように動作する。

【００６８】つまり、図３（Ｍ）に示すアクノリッジ信
号ＲＩが転送許可状態になることでＮＡＮＤゲート２０
９がアクティブになり、転送要求送出状態を保持するフ
リップフロップ２０８がセットされ、図３（Ｋ）に示す
ＣＰ出力端子１０３ＣＰがＬからＨとなる。これと同時
にＣＯ出力端子１０３ＣＯから次段パイプラインへの転
送要求信号である図３（Ｌ）に示すリクエスト信号ＣＯ
のＨからＬへの変化が遅延素子２１０を通して出力され
ると共に、ＮＡＮＤゲート２０９が非アクティブになる
ことで、転送要求受付状態を保持するフリップフロップ
２０７がリセットされて、ＲＯ出力端子１０３ＲＯから
前段２段目パイプラインへの転送許可信号である図３
（Ｊ）に示すアクノリッジ信号ＲＯのＬからＨへの変化
が出力される。これにより、２段目パイプラインのスキ
ャン対応自己同期信号制御回路１０２においては、以下
のように動作する。

【００６９】２段目パイプラインのスキャン対応自己同
期信号制御回路１０２では、ＲＯ出力端子１０３ＲＯか
ら出力された図３（Ｊ）のアクノリッジ信号ＲＯによる
転送許可をアクノリッジ信号ＲＩの転送許可として入力
してＮＡＮＤゲート２０９がアクティブになる。これに
より、転送要求送出状態を保持するフリップフロップ２
０８はセットされ、図３（Ｈ）に示すＣＰ出力端子１０
２ＣＰはＬからＨとなる。これと同時に、図３（Ｉ）に
示すようにＣＯ出力端子１０２ＣＯから次段３段目パイ
プラインへの転送要求信号である図３（Ｉ）に示すリク
エスト信号ＣＯのＨからＬへの変化が遅延素子２１０を
通して出力されると共にＮＡＮＤゲート２０９が非アク
ティブになる。これにより、転送要求受付状態を保持す
るフリップフロップ２０７はリセットされ、図３（Ｇ）
に示すようにＲＯ出力端子１０２ＲＯから前段１段目パ
イプラインへの転送許可を示すアクノリッジ信号ＲＯの
ＬからＨへの変化が出力される。

【００７０】以降、同様にして、１段目パイプラインの
スキャン対応自己同期信号制御回路１０１における動作
が以下のように行われる。

【００７１】つまり、図３（Ｅ）に示すようにＣＰ出力
端子１０１ＣＰはＬからＨとなり、同時に図３（Ｆ）に
示す転送要求(ＨからＬへの変化)がＣＯ出力端子１０１
ＣＯから遅延素子２１０を通して次段の２段目パイプラ
インへ出力される。これと共に、ＲＯ出力端子１０１Ｒ
Ｏから前段パイプラインへ図３（Ｄ）に示すアクノリッ
ジ信号ＲＯによる転送許可(ＬからＨへの変化)が出力さ
れる。

【００７２】以上のように、回路の図３（Ｍ）に示すア
クノリッジ信号ＲＩ入力による転送許可(ＬからＨへの
変化)をトリガにして、最終段の３段目パイプラインか
ら２段目パイプラインを経由して１段目パイプラインに
向かってパイプラインのデータフローとは逆方向に、Ｃ
Ｐ出力端子１０３ＣＰ、１０２ＣＰおよび１０１ＣＰの
変化が、すなわちクロックパルスのＬからＨへの変化が
伝播する。

【００７３】このようなＣＰ出力端子変化の伝播と並行
して各スキャン対応自己同期信号制御回路では、ＣＩ入
力端子１０３ＣＩおよび１０２ＣＩへのリクエスト信号
ＣＩによる転送要求(ＨからＬへの変化)の入力により、
転送要求受付状態を保持するフリップフロップ２０７が
セットされ、ＲＯ出力端子１０３ＲＯおよび１０２ＲＯ
から各前段パイプラインへのアクノリッジ信号ＲＯによ
る転送受領(ＨからＬへの変化)が出力される。

【００７４】最終段パイプラインを除くパイプラインの
スキャン対応自己同期回路では、各次段パイプラインか
らのアクノリッジ信号ＲＯを、ＲＩ入力端子１０２ＲＩ
および１０１ＲＩにおいてアクノリッジ信号ＲＩによる
転送受領(ＨからＬへの変化)で入力する。したがって、
転送要求送出状態を保持するフリップフロップ２０８は
リセットされ、ＣＰ出力端子１０２ＣＰおよび１０１Ｃ
ＰはＨからＬとなり、これと同時にＣＯ出力端子１０２
ＣＯおよび１０１ＣＯから各次段パイプラインへリクエ
スト信号ＣＯによる転送完了(ＬからＨへの変化)が遅延
素子２１０を通して出力される。

【００７５】その後、回路に入力するアクノリッジ信号
ＲＩを転送受領状態(ＨからＬへの変化)にすると、最終
段の３段目パイプラインのスキャン対応自己同期回路１
０３では、以下のように動作する。

【００７６】まず、ＲＩ入力端子１０３ＲＩにアクノリ
ッジ信号ＲＩは転送受領(ＨからＬへの変化)として入力
するので、転送要求送出状態を保持するフリップフロッ
プ２０８はリセットされ、ＣＰ出力端子１０３ＣＰがＨ
からＬとなり、これと同時にＣＯ出力端子１０３ＣＯか
ら 次段パイプラインへ転送完了(ＬからＨへの変化)を
示すリクエスト信号ＣＯが遅延素子２１０を通して出力
される。

【００７７】この状態で、図３（Ｂ）のスキャンリセッ
ト信号ＳＲＢをアクティブパルスＨ→Ｌ→Ｈとして入力
することで、再度、全てのスキャン対応自己同期信号制
御回路内の前段パイプラインからの転送要求受付状態を
保持するフリップフロップ２０７はセットされ、ＲＯ出
力が転送受領状態、ＣＯ出力が転送完了状態といった、
４ウェイハンドシェイクの３ウェイ目まで終了した状態
に再度設定される。

【００７８】そこで、図３（Ｂ）のスキャンリセット信
号ＳＲＢをアクティブパルスＨ→Ｌ→Ｈとして入力し、
図３（Ｍ）のアクノリッジ信号ＲＩをＬ→Ｈ→Ｌとして
入力し、入力されるアクノリッジ信号ＲＩのＬからＨへ
の変化をトリガにして、繰り返し最終段パイプラインか
ら２段目パイプラインを経由して１段目パイプラインに
データフローを溯って、ＣＰ出力によるクロックパルス
を伝播させることができる。

【００７９】また、この時のＣＰ出力によるクロックパ
ルスの伝播タイミングは、図１１（Ａ）〜（Ｌ）のパイ
プラインにデータが充填されている状態で転送許可/受
領入力を行なった場合の通常動作と同じである。したが
って、この転送許可入力をトリガにクロックパルスを伝
播させる上述の動作と図１と図２の回路構成を用いて、
テストのために別途タイミングケアを行なう必要の無い
スキャンテスト回路とが実現できる。またスキャンテス
トを用いて、通常動作と等価なホールドタイミングテス
トを実現できる。

【００８０】つづいて、上述の動作を用いたスキャンテ
スト全体の動作を図４（Ａ）〜（Ｍ）のタイミングチャ
ートと図１を用いて説明する。図４（Ａ）のリセット信
号ＭＲＢの入力による回路のリセット後、回路に図４
（Ｃ）に示すアクノリッジ信号ＲＩを転送受領状態Ｌに
設定して入力するから、図４（Ｄ）のスキャンテストイ
ネーブル信号ＳＥをＨにして入力することで、まずスキ
ャンチェーンが有効にされる。

【００８１】そして、所望のテストパターンデータをス
キャンデータ入力ＳＩを介してスキャンチェーンを通し
てレジスタ１０４、１０５および１０６に設定する。こ
の時のクロックパルス入力には上述の転送許可入力をト
リガにクロックを伝播させるシーケンス、すなわち図４
（Ｂ）に示すスキャンリセット信号ＳＲＢをＨ→Ｌ→Ｈ
として入力し、図４（Ｃ）に示すアクノリッジ信号ＲＩ
をＬ→Ｈ→Ｌとして入力するシーケンスを、１テストサ
イクルとして、図４（Ｋ）、（Ｉ）および（Ｇ）に示す
各スキャンテスト対応自己同期信号制御回路のＣＰ出力
１０３ＣＰ、１０２ＣＰおよび１０１ＣＰにクロックを
伝播させて、テストパターンデータのロードを行なう。

【００８２】このテストパターンデータのロード動作に
より、１０４Ｑ、１０４ＳＯ、１０５Ｑ、１０５ＳＯ、
１０６Ｑ、１０６ＳＯが順々に確定していく。リセット
後の最初に入力される図４（Ｂ）に示すスキャンリセッ
ト信号ＳＲＢのＨ→Ｌへの変化にて、最終段を除く幾つ
かの段のスキャンテスト対応自己同期信号制御回路のＣ
Ｐ出力およびＣＯ出力に過渡的な変化が発生する可能性
があるが、このＣＰ上の過渡的な変化で仮に内部レジス
タの状態が不定になったとしても、テスト開始前の事象
であり、その後のパターンデータのロード動作によりレ
ジスタが所望の状態に確定するので、テスト動作に対し
てＣＰ上の過渡的な変化による影響は無い。

【００８３】レジスタ１０４および１０５および１０６
にパターンデータのロードが終了したら、次の（ａ）テ
スト動作で、図４（Ｄ）のスキャンテストイネーブル信
号ＳＥをＬにして入力してスキャンチェーンを無効に
し、上述と同様のクロック入力方法で１クロック入力
し、データパス入力ＤＩによる通常入力データと各パイ
プライン間の組み合わせ回路１０７および１０８の出力
を、レジスタ１０４、１０５および１０６それぞれにラ
ッチする。

【００８４】その後、（ｂ）再度スキャンテストイネー
ブル信号ＳＥをＨにして入力することで、スキャンチェ
ーンを有効にして、各レジスタにラッチされた値をスキ
ャンチェーンを通して、スキャンデータ出力ＳＯから取
り出し期待値と比較する。同時に次のテストパターンデ
ータをスキャンチェーンを通して内部レジスタに設定す
る。この時のクロック入力にも上述と同様の方法を用い
る。以降、上述の動作（ａ）と（ｂ）の繰り返しにより
スキャンテストを行なうことができる。

【００８５】（実施の形態２）次に実施の形態２につい
て説明する。

【００８６】図５に実施の形態２に係るテスト回路を有
する自己同期型論理回路の構成が示される。図５の構成
は、図１の構成にセレクタ５０１および５０３、レジス
タ５０４およびゲート５０５を追加して備える。

【００８７】セレクタ５０１は、入力するスキャンテス
トモード信号ＳＭに基づいて、スキャンテスト時に１段
目のパイプラインのスキャンテスト対応自己同期信号制
御回路１０１において、転送要求/完了信号出力１０１
ＣＯを自分自身の転送要求/完了信号入力１０１ＣＩに
フィードバックさせるように作用する。スキャンテスト
モード信号ＳＭは、スキャンテスト回路を有効にするか
どうかを切り替える信号である。セレクタ５０３、レジ
スタ５０４およびゲート５０５は、スキャンテスト時に
最終段である３段目のパイプラインのスキャンテスト対
応自己同期信号制御回路１０３において、転送要求信号
出力１０１ＣＯ(ＨからＬへの変化)を自分自身の転送受
領信号入力１０１ＲＩ(ＨからＬへの変化)にフィードバ
ックするための回路である。

【００８８】回路は、スキャンリセット信号ＳＲＢの入
力は非アクティブ値Ｈ固定で、かつスキャンチェーンも
無効な状態であれば、実施の形態１と同様に通常動作を
行なう。

【００８９】図５のセレクタ５０１のスキャンテストモ
ード信号ＳＭのレベルに応じた動作を説明する。スキャ
ンテストモード信号ＳＭがＨレベル（スキャンテスト動
作のためのレベル）が設定されるとき、パイプラインの
先頭段のスキャンテスト対応自己同期信号制御回路１０
１のＣＩ入力１０１ＣＩに、自身が次段のスキャンテス
ト対応自己同期信号制御回路１０２に出力した転送要求
１０１ＣＯがセレクタ５０１を介して入力（フィードバ
ック）される。

【００９０】このセレクタ５０１を介したフィードバッ
クが無い(又はスキャンテストモード信号ＳＭがＬレベ
ルの)場合、該自己同期型論理回路に入力のアクノリッ
ジ信号ＲＩのＬ→Ｈ→Ｌのシーケンスのみでは、スキャ
ンテスト対応自己同期信号制御回路１０１がリセット信
号ＳＲＢとしてアクティブパルスＨ→Ｌ→Ｈを入力した
後と同じ状態(アクノリッジ信号ＲＯが転送受領状態
Ｌ、リクエスト信号ＣＯが転送完了状態Ｈ)に復帰しな
いため、スキャンクロックを入力するには、該自己同期
型論理回路に入力のアクノリッジ信号ＲＩのＬ→Ｈ→Ｌ
のシーケンス入力と交互にリセット信号ＳＲＢとしてア
クティブパルスＨ→Ｌ→Ｈを入力する必要がある(図３
（Ａ）〜（Ｍ）と図４（Ａ）〜（Ｍ）参照)。

【００９１】しかし、セレクタ５０１を介したフィード
バックが有る(且つスキャンテストモード信号ＳＭがＨ
レベルの)場合は、１段目から２段目への転送要求/完了
信号である転送要求ＣＯが自身の１段目にも入るため、
該自己同期型論理回路に入力のアクノリッジ信号ＲＩの
Ｌ→Ｈ→Ｌのシーケンスのみで、先頭段目のスキャン対
応自己同期信号制御回路１０１もリセット信号ＳＲＢに
アクティブパルスＨ→Ｌ→Ｈを入力した後の状態(アク
ノリッジ信号ＲＯが転送受領状態Ｌ、リクエスト信号Ｃ
Ｏが転送完了状態Ｈ)に復帰することになる。結果、こ
の構成を取ることで、リセット信号ＳＲＢへのアクティ
ブパルス入力は最初の１回だけで良くなる。

【００９２】一方、スキャンテストモード信号ＳＭがＬ
レベル（通常動作のためのレベル）設定の時、図１と同
様にリセット信号ＳＲＢが非アクティブ値Ｈ固定で且つ
スキャンチェーンも無効な状態である。

【００９３】このときは、先頭段目のスキャンテスト対
応自己同期信号制御回路１０１のＣＩ入力１０１ＣＩに
セレクタ５０１を介して該自己同期型論理回路に入力の
転送要求ＣＩが入力される。この時の回路動作は通常動
作（図１０（Ａ）〜（Ｌ）、図１１（Ａ）〜（Ｌ）参
照)と同じである。

【００９４】次に、図５のセレクタ５０３、レジスタ５
０４およびゲート５０５の動作について説明する。

【００９５】スキャンテストモード信号ＳＭがＨレベル
（スキャンテスト動作のためのレベル設定）のとき、パ
イプラインの最終段(図では３段目)のスキャンテスト対
応自己同期信号制御回路１０３のＲＩ入力１０３ＲＩ
に、自身からの転送要求(１０３ＣＯのＨ→Ｌへの変化)
がセレクタ５０３、レジスタ５０４およびゲート５０５
を介してアクノリッジ信号ＲＩに転送受領(１０３ＲＩ
のＨ→Ｌへの変化)として入力（フィードバック）され
る。

【００９６】セレクタ５０３、レジスタ５０４およびゲ
ート５０５を介したフィードバックが無い(又はスキャ
ンテストモード信号ＳＭがＬレベルの)場合は、最終段
のスキャンテスト対応自己同期信号制御回路１０３のク
ロックパルスＣＰ(１０３ＣＰ)の立ち下がりは、該自己
同期型論理回路に入力のアクノリッジ信号ＲＩの立ち下
がりをトリガにした動作になる(図３（Ｍ）参照)。この
時、クロックパルスＣＰの立上がりは回路１０３→１０
２→１０１の順で伝播するものの、クロックパルスＣＰ
の立ち下がりの方は回路１０２→１０１の順であるが、
回路１０３は該自己同期型論理回路に入力のアクノリッ
ジ信号ＲＩのＨ→Ｌ変化タイミングに依存する。

【００９７】パイプラインレジスタで立ち上がりエッジ
しか使用していなければ、この構成でも全く問題無い
が、立ち下がりエッジを使用していた場合、スキャンテ
スト時にホールドタイミングの問題が生じる。しかし、
回路５０３〜５０５を介したフィードバックが有る(且
つスキャンテストモード信号ＳＭがＨレベルの)場合
は、最終段の転送要求(１０３ＣＯのＨ→Ｌへの変化)が
ゲート５０５を通して、レジスタ５０４のリセット端子
ＲＢをアクティブとしレジスタ５０４の出力をリセット
し(→Ｌ)、これがセレクタ５０３を介して自身の転送受
領(１０３ＲＩのＨ→Ｌへの変化)として入力される。こ
れにより、スキャンテスト対応自己同期信号制御回路１
０３内の転送要求送出状態を保持するフリップフロップ
２０８がＮＡＮＤゲート２０９を介してリセットされ、
スキャン対応自己同期信号制御回路１０３のクロックパ
ルス出力(１０３ＣＰ)がＨ→Ｌとなり、これと同時に転
送完了(１０３ＣＯのＬ→Ｈへの変化)が最終段から出力
される。

【００９８】最終段の転送完了は、ゲート５０５を通し
て、レジスタ５０４の端子ＲＢを非アクティブとするが
レジスタ５０４の出力は変化しないため、セレクタ５０
３を介した１０３ＲＩも変化しない。結果、この構成を
取ることで、該自己同期型論理回路に入力のアクノリッ
ジ信号ＲＩのＨ→Ｌ変化を待たずにクロックパルス１０
３ＣＰがＨ→Ｌに変化するため、クロックパルスＣＰの
立ち下がりも回路１０３→１０２→１０１の順で伝播す
るようになる。それゆえに、パイプラインレジスタで立
ち下がりエッジを使用していた場合でもスキャンテスト
時のホールドタイミングの問題を回避できる。

【００９９】上述の一連の変化の後、該自己同期型論理
回路に入力のアクノリッジ信号ＲＩにＨ→Ｌ変化が入る
と、レジスタ５０４のクロック端子に立ち下がりが入る
が、レジスタ５０４の出力は変化しないため、セレクタ
５０３を介したアクノリッジ信号１０３ＲＩも変化しな
い。

【０１００】次のスキャンクロック投入のため、該自己
同期型論理回路に入力のアクノリッジ信号ＲＩにＬ→Ｈ
変化が入るとレジスタ５０４のクロック端子に立ち上が
りが入り、Ｈに固定された入力値がレジスタ５０４の出
力に導出され、これがセレクタ５０３を介して最終段の
回路１０３への転送許可(１０３ＲＩのＬ→Ｈへの変化)
として入力される。

【０１０１】回路５０３〜５０５の機能(１０３ＲＩの
制御)を端的にまとめると、スキャンテスト対応自己同
期信号制御回路１０３の１段から入力するアクノリッジ
信号ＲＩである転送受領(１０３ＲＩのＨ→Ｌへの変化)
←回路１０３の次段回路への転送要求ＣＯ(１０３ＣＯ
のＨ→Ｌへの変化)、およびスキャンテスト対応自己同
期信号制御回路１０３に与えるアクノリッジ信号ＲＩで
ある転送許可(１０３ＲＩのＬ→Ｈへの変化)←外部から
与えられるアクノリッジ信号ＲＩである転送許可(該自
己同期型論理回路に入力のアクノリッジ信号ＲＩのＬ→
Ｈへの変化)となる。

【０１０２】一方、スキャンテストモード信号ＳＭがＬ
レベル（通常動作のためのレベル設定）の時、図１と同
様にリセット信号ＳＲＢ入力が非アクティブ値Ｈ固定
で、かつスキャンチェーンも無効な状態であることが必
要とされる。

【０１０３】最終段のスキャンテスト対応自己同期信号
制御回路１０３の１０３入力１０３ＲＩに、セレクタ５
０３を介して該自己同期型論理回路に入力のアクノリッ
ジ信号ＲＩが入力される。この時の回路動作は通常動作
(図１０（Ａ）〜（Ｌ）、図１１（Ａ）〜（Ｌ）参照)と
同じである。

【０１０４】スキャンテスト時の該スキャンテスト対応
自己同期信号制御回路の動作を図６（Ａ）〜（Ｏ）のタ
イミングチャートに示す。スキャンテスト回路を有効に
するスキャンテストモード信号ＳＭが図６（Ｏ）に示す
Ｈ固定で入力されていること以外の実施の形態１との動
作の違いに着目する。

【０１０５】違いの１点目は、セレクタ５０１を用いた
転送要求/完了信号のフィードバックにより、１段目の
パイプラインのスキャンテスト対応自己同期信号制御回
路１０１の図６（Ｃ）に示すＣＩ入力１０１ＣＩに自身
からの転送要求(ＨからＬへの変化)/完了(ＬからＨへの
変化)であるリクエスト信号ＣＯが入力されることで、
ＲＯ出力端子１０１ＲＯから前段パイプラインへの転送
受領(ＨからＬへの変化)を示す図６（Ｄ）のアクノリッ
ジ信号ＲＯが出力される。これにより、図６（Ｎ）のア
クノリッジ信号ＲＩのＬ→Ｈ→Ｌのシーケンスに従う入
力のみで、図６（Ｂ）のスキャンリセット信号ＳＲＢを
アクティブパルスＨ→Ｌ→Ｈとして入力した後の状態に
復帰する。

【０１０６】そのため、スキャンリセット信号ＳＲＢの
アクティブパルスは最初の１回のみ入力すれば、以降は
アクノリッジ信号ＲＩのＬ→Ｈ→Ｌのシーケンスに従う
入力のみで、アクノリッジ信号ＲＩのＬからＨへの変化
をトリガにして繰り返し最終段パイプラインから１段目
パイプラインにデータフローを溯ってクロックパルスＣ
Ｐ出力を伝播させることが可能となる。

【０１０７】違いの２点目は、セレクタ５０３、レジス
タ５０４およびゲート５０５を用いた転送要求信号ＣＯ
出力から転送受領信号入力へのフィードバックにより、
最終段である３段目のパイプラインのスキャンテスト対
応自己同期信号制御回路１０３のＲＩ入力１０３ＲＩに
自身からの転送要求(ＨからＬへの変化)が入力されるこ
とで、回路へのアクノリッジ信号ＲＩの図６（Ｎ）に示
す転送受領入力(ＨからＬへの変化)に先じてＣＰ出力端
子１０３ＣＰが図６（Ｋ）に示すようにＨからＬに変わ
ると共に、図６（Ｌ）に示すようにＣＯ出力端子１０３
ＣＯから次段パイプラインへの転送完了(ＬからＨへの
変化)が出力される。これにより、入力されるアクノリ
ッジ信号ＲＩのＨからＬへの変化を待たずに最終段であ
る３段目のパイプラインのＣＰ出力端子１０３ＣＰをＨ
からＬに変化させることができるため、最終段のパイプ
ラインで立ち下がりエッジを用いている回路にもスキャ
ンテストを適用することが可能となる。

【０１０８】次に、実施の形態２におけるスキャンテス
ト全体の動作を図７（Ａ）〜（Ｎ）のタイミングチャー
トに示す。スキャンテスト回路を有効にするスキャンテ
ストモード信号ＳＭが図７（Ｎ）に示すようにＨ固定で
入力されていること以外の実施の形態１との動作の違い
に着目すると、スキャンリセット信号ＳＲＢの図７
（Ｂ）に示すアクティブパルス入力が最初の１回のみ
で、以降はアクノリッジ信号ＲＩの図７（Ｃ）に示すＬ
→Ｈ→Ｌのシーケンスに従うクロック入力を繰返し行な
っている。これによりアクノリッジ信号ＲＩ入力を単純
にスキャンクロックと見立ててスキャンテストを行なう
ことが可能となっている。

【０１０９】上述の実施の形態の自己同期型論理回路を
データ駆動プロセッサに適用すれば、大規模なクロック
分配を必要としないことから大規模ＬＳＩの物理設計が
容易であるといったデータ駆動プロセッサの特徴を活か
したまま、スキャンクロックのタイミング調整が不要な
スキャンテスト回路を僅かな回路追加により実現でき
る。また、自己同期型論理回路を用いてホールドテスト
タイミングを容易に行なうことができ、大規模データ駆
動プロセッサの開発期間短縮と機能/タイミング両面か
らの信頼性向上に寄与することができる。

【０１１０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１１１】

【発明の効果】発明によれば、テスト時でも４ウェイハ
ンドシェイクによるデータ転送手順を利用できるから、
別途、データ転送のタイミングケアを採る必要はなく、
通常の４ウェイハンドシェイクに従いデータのホールド
タイミングテストを僅かな回路追加により行うことがで
きる。

【図面の簡単な説明】

【図１】 実施の形態１に係るテスト回路を有した自己
同期型論理回路の構成図である。

【図２】 図１のスキャンテスト対応自己同期信号制御
回路の内部構成図である。

【図３】 （Ａ）〜（Ｍ）はスキャンテスト時の図１と
図２のスキャンテスト対応自己同期信号制御回路の動作
を示すタイミングチャートである。

【図４】 （Ａ）〜（Ｍ）はスキャンテスト全体の動作
を示すタイミングチャートである。

【図５】 実施の形態２に係るテスト回路を有する自己
同期型論理回路の構成図である。

【図６】 （Ａ）〜（Ｏ）はスキャンテスト時の図５の
スキャンテスト対応自己同期信号制御回路の動作を示す
タイミングチャートである。

【図７】 （Ａ）〜（Ｎ）は実施の形態２におけるスキ
ャンテスト全体の動作を示すタイミングチャートであ
る。

【図８】 従来の自己同期型パイプラインを持つ論理回
路の特徴部分を示す図である。

【図９】 図８に示した自己同期信号制御回路の具体的
なブロック図である。

【図１０】 （Ａ）〜（Ｌ）は図８および図９の動作を
説明するためのタイミングチャートである。

【図１１】 （Ａ）〜（Ｌ）は図８の自己同期信号制御
回路の別の例を示す動作タイミングチャートである。

【図１２】 スキャンテスト手法に対応した共通クロッ
クで動作する同期回路の例を示す図である。

【図１３】 図１２のスキャンチェーンを含むレジスタ
のブロック図である。

【図１４】 従来のテスト回路を有する自己同期型論理
回路のブロック図である。

【図１５】 図１４のスキャンテスト対応自己同期信号
制御回路のブロック図である。

【符号の説明】

１０１、１０２、１０３ スキャンテスト対応自己同期
制御回路、１０４、１０５、１０６ スキャンテスト対
応レジスタ、５０１、５０３ セレクタ、５０４ レジ
スタ、５０５ ゲート、ＣＩ、ＣＯ リクエスト信号、
ＲＩ、ＲＯ アクノリッジ信号、ＤＩ データパス入
力、ＤＯ データパス出力、ＳＩ スキャンデータ入
力、ＳＯ スキャンデータ出力、ＳＥ スキャンテスト
イネーブル信号、ＭＲＢ リセット信号、ＳＲＢ スキ
ャンリセット信号、ＳＭ スキャンテストモード信号。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/00 Ｈ０１Ｌ 27/04 Ｔ Ｆターム(参考） 2G132 AA00 AC14 AD07 AG00 AG08 AH00 AK07 AK14 AL00 4M106 AA01 AA02 AA04 AC07 BA01 5F038 DT02 DT05 DT06 DT15 EZ20 5J056 AA03 BB60 CC00 FF01 FF07 FF10 GG14 KK01

Claims (6)

【特許請求の範囲】
1. 【請求項１】 データを保持してパイプラインを構成す
   るレジスタと、 各レジスタに対応して設けられて、１ウェイ目に前段へ
   の転送許可が与えられるとき前段のレジスタからのデー
   タ出力と共に前段から転送要求を入力し、該転送要求を
   入力したとき２ウェイ目に前段に転送受領を与え、前段
   が該転送受領を入力したとき３ウェイ目に前段から転送
   完了を入力し、該転送完了を入力したとき４ウェイ目に
   次段から転送許可が与えられたとき前段へ転送許可を与
   えると共に前段からのデータをレジスタに取り込ませ保
   持させて次段へデータ出力させて次段へ転送要求を与え
   る４ウェイハンドシェイクを行う自己同期信号制御回路
   とを備える自己同期型論理回路において、 前記レジスタは通常時およびテスト時に前記データを逐
   次転送する機能を有し、 テスト時に全ての前記自己同期信号制御回路を前記ハン
   ドシェイクの３ウェイ目の状態に設定した後、前記パイ
   プラインの最終段の前記自己同期信号制御回路に対して
   前記転送許可と転送受領を与えることを特徴とする、テ
   スト回路を有する自己同期型論理回路。
2. 【請求項２】 前記テスト時に全ての前記自己同期信号
   制御回路を前記ハンドシェイクの３ウェイ目の状態に設
   定することと、前記最終段の前記自己同期信号制御回路
   に対して前記転送許可と転送受領を与えることが繰返し
   行われることを特徴とする、請求項１に記載のテスト回
   路を有する自己同期型論理回路。
3. 【請求項３】 前記テスト時に、前記最終段の自己同期
   信号制御回路が次段に出力する前記転送要求を、次段か
   らの前記転送受領として該自己同期信号制御回路に与え
   るための最終段信号処理部をさらに備える、請求項１に
   記載のテスト回路を有する自己同期型論理回路。
4. 【請求項４】 前記テスト時に全ての前記自己同期信号
   制御回路を前記ハンドシェイクの３ウェイ目の状態に設
   定することと、前記パイプラインの最終段の前記自己同
   期信号制御回路に対して前記転送許可と転送受領を与え
   ることに加えて、前記パイプラインの先頭段の前記自己
   同期信号制御回路に対して前記転送要求が繰返し与えら
   れることを特徴とする、請求項１から３のいずれか１項
   に記載のテスト回路を有する自己同期型論理回路。
5. 【請求項５】 前記テスト時に、前記パイプラインの先
   頭段の前記自己同期信号制御回路が次段に出力する前記
   転送要求と転送完了を、該自己同期信号制御回路に前記
   転送要求と転送完了として与えるための先頭段信号処理
   部をさらに備える、請求項１から３のいずれか１項に記
   載のテスト回路を有する自己同期型論理回路。
6. 【請求項６】 データを保持してパイプラインを構成す
   るレジスタと、 各レジスタに対応して設けられて、１ウェイ目に前段へ
   の転送許可が与えられるとき前段のレジスタからのデー
   タ出力と共に前段から転送要求を入力し、該転送要求を
   入力したとき２ウェイ目に前段に転送受領を与え、前段
   が該転送受領を入力したとき３ウェイ目に前段から転送
   完了を入力し、該転送完了を入力したとき４ウェイ目に
   次段から転送許可が与えられたとき前段へ転送許可を与
   えると共に前段からのデータをレジスタに取り込ませ保
   持させて次段へデータ出力させて次段へ転送要求を与え
   る４ウェイハンドシェイクを行う自己同期信号制御回路
   とを備える自己同期型論理回路のテスト方法であって、 前記レジスタは通常時およびテスト時に前記データを逐
   次転送する機能を有し、 テスト時に全ての前記自己同期信号制御回路を前記ハン
   ドシェイクの３ウェイ目の状態に設定する状態設定ステ
   ップと、 前記状態設定ステップによる設定後、前記パイプライン
   の最終段の前記自己同期信号制御回路に対して前記転送
   許可と転送受領を与えるステップとを有する、自己同期
   型論理回路のテスト方法。