JP2002524790A - 同期多相クロック分配システム - Google Patents

Abstract

(57)【要約】 所与の回路の設計者が有用と考える数の位相の同期クロック信号を提供するクロック分配システムについて説明する。クロック分配システムは制御対象システムのタイミング制約条件を認識し、クロック信号を使用するローカル・データ回路のニーズを満たすためにクロック位相を適当に調整する。クロック分配システムは、データ経路の適当な部分とかつ相互に結合されたデータ経路を制御してクロック信号タイミングに関する情報を互いに提供するステージを含む。

Description

【発明の詳細な説明】

【０００１】 （関連出願への相互参照） 本出願は、「Ｍｅｔｈｏｄ ｆｏｒ Ｇｅｎｅｒａｔｉｏｎ ａｎｄ Ｄｉｓ
ｔｒｉｂｕｔｉｏｎ ｏｆ Ｐｏｌｙｐｈａｓｅ Ｃｌｏｃｋ Ｓｉｇｎａｌｓ
」と題された１９９８年９月４日提出の米国出願第 号に関係する。

【０００２】 （発明の背景） 本発明はコンピュータまたはその他の電子回路を制御するクロック・システム
、特にマスタ・クロックの複数の位相に対応する信号を提供する分配クロック・
システムに関する。

【０００３】 コンピュータ・システムおよびその他の回路の製造では、単一のチップ上の構
成要素または回路などのさまざまな要素、またはコンピュータ・システム自体の
隅々にまで分散されている要素にクロック信号を与えることが多い。従来のコン
ピュータ・システムに見られるようなデータ通信経路からなる複合ネットワーク
の場合、単一チップ、複数のチップのいずれの上で分配されているかにかかわら
ず、多数のクロック信号がシステムの隣接部のクロック信号に正確に対応する時
間に発生しなければならない。そのようなシステムでは、「隣接する」という用
語は互いに比較的離れて配置されているが電子的なタイミングの意味では隣接し
ている回路の部分を意味する。コンピュータ・システムがますます高速のクロッ
ク速度で動作するように発展するにつれ、そのようなクロック分配システムの設
計およびデバッグは異常に困難な作業になってきている。

【０００４】 通常の従来技術のコンピュータ・システムでは、マスタ・クロック信号が、単
一のチップまたはプリント配線基板のために生成されるか他の方法で生成または
供給される。次いでクロック信号が回路全体に導線を用いて分配される。そのよ
うなシステムの設計者は、クロック信号が制御対象の回路の各々に適当な時間に
到着することを保証するために細心の注意を払わなければならない。この作業は
時間がかかりコスト高である。

【０００５】 通常の従来技術のクロック分配システムは、Ｂａｋｏｇｌｕ．Ｈ．Ｂ．「Ｃｉ
ｒｃｕｉｔｓ，Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ，ａｎｄ Ｐａｃｋａｇｉｎ
ｇ ｆｏｒ ＶＳＬＩ」Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ（１９９０）、Ｇｌａｓ
ｓｅｒ、Ｌａｎｃｅ Ａ．他「Ｔｈｅ Ｄｅｓｉｇｎ ａｎｄ Ａｎａｌｙｓｉ
ｓ ｏｆ ＶＳＬＩ Ｃｉｒｃｕｉｔｓ，Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ （１
９８５）」、Ｒｅｔｔｂｅｒｇ、Ｒａｎｄａｌｌ Ｄ．他の「Ｄｉｇｉｔａｌ
Ｐｈａｓｅ Ａｄｊｕｓｔｍｅｎｔ」（１９８５年１０月）と題された米国特許
第４７００３４７号、Ｅｂｙ Ｆｒｉｅｄｍａｎ「Ｃｌｏｃｋ Ｄｉｓｔｔｉｂ
ｕｔｉｏｎ」ＩＥＥＥ Ｐｒｅｓｓ（ ）、およびＷａｓｔｅ＆Ｅｓｃｈｒ
ａｇｈｉａｎ、「Ｐｒｉｎｃｉｐｌｅｓ ｏｆ ＣＭＯＳ ＶＬＳＩ Ｄｅｓｉ
ｇｎ」２ｎｄ ｅｄｉｔｉｏｎ，Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ（１９９９）に
記載されている。

【０００６】 （発明の概要） 以下に説明する技法は所与のデータ経路回路の設計者が有用と考える数の位相
で同期クロック信号を提供する。そのようなシステムは必要なだけの数のクロッ
ク位相を生成するため、そのようなシステムを「多相」クロック分配システムと
呼ぶ。多相クロック分配システムはデータ経路制御のタイミング制約を明示的に
認識し、各クロック位相がそれを使用するローカルなデータ回路の特定のニーズ
に合致するようにしている。すべてのクロック信号はグローバル・クロック信号
と同期するが、各クロック信号はローカル条件にふさわしい位相を獲得する。

【０００７】 多相クロック分配システムの一実施態様はコンピュータまたはチップ上で制御
されているその他の回路のタイミング制約条件を具体化する簡単な回路のネット
ワークからなる。データを１つのレジスタから別のレジスタへ通過させる経路が
チップ上にある箇所では常に、多相クロック分配ネットワークの対応するセグメ
ントが送信側と受信側の両方にクロック信号を提供する。多相クロック分配ネッ
トワークの各セグメントは特定の送信側と特定の受信側についてクロック信号の
適合性を保証する。受信側のクロック信号はデータが送信されるのに十分な時間
だけ送信側のクロック信号より遅延するが、必要な時間を超えてはいない。送信
側の次のクロック信号は受信側の前のクロック信号に続けてデータの曖昧性を避
けるだけ長い時間を置いて供給される。

【０００８】 複合チップには多数のデータ経路があり、その多相クロック分配システムはそ
れに対応する数のセグメントを有していなければならない。多相クロック分配シ
ステムのこれらのセグメントは一般にチップ上のデータ経路に現れるものと同じ
トポロジを示す。チップ上のいくつかのデータ経路が集中する箇所では、多相ク
ロック分配システムのそれに対応するセグメントも集中する。一般に、データ経
路のジャンクションと多相クロック分配システムのセグメントのジャンクション
との間には一対１の対応関係がある。

【０００９】 データ経路の各ジャンクションで、レジスタまたはラッチはそのジャンクショ
ンへの着信またはそこからの発信データ経路の送信側または受信側としての働き
をする。ジャンクションでのレジスタまたはラッチのためのクロックはそのジャ
ンクション・レジスタが存在するすべてのデータ経路のニーズに適合しなければ
ならない。多相クロック分配システムのタイミング・セグメントの対応するジャ
ンクションにある回路はその適合性を保証する。

【００１０】 多相クロック分配システムは、すべての制約条件が満たされるまで各クロック
・イベントを遅延させることで各ジャンクションでの適合性を保証する。例えば
、いくつかのソースからデータを取り出すレジスタを考えてみる。多相クロック
分配システムのジャンクション回路は、すべての着信データが取り込みの瞬間に
利用できるのに十分なだけ遅延したタイミングでそのようなレジスタにデータを
取り込むクロック信号を配置し、データが予定された全ての行き先に到達するま
でデータを保持するためのクロック信号を配置する。

【００１１】 外部信号が提供されない場合、多相クロック分配システムはそれが具体化する
タイミング制約条件を満たす最大周波数で発振する。例えば、ネットワーク内の
より低速のデータ経路が送信クロックと受信クロックとの間にＸナノ秒を必要と
し、受信クロックと次の送信クロックとの間にＹナノ秒を必要とする場合、その
ようなシステムはクロック信号をＸ＋Ｙナノ秒ごとにしか生成できない。さらに
、システム全体について最も遅い制約条件がある場合、多相クロック分配ネット
ワーク全体はＸ＋Ｙナノ秒の周期で発振する。複合ネットワークの多相クロック
分配システムの自励発振周期は、複合ネットワークが具体化するすべての制約条
件に適合する最も短い周期である。システムは制約条件が許す最大速度で動作す
る。

【００１２】 多相クロック分配システムの自励発振周期よりも長い周期を有する周期タイミ
ング信号が多相クロック分配システムに供給された場合、多相システムはあらゆ
る箇所でその周期を採用する。多相クロック分配システムの意図された使用はそ
のような周期信号をチップ全体に分配することである。各ローカル・クロック信
号は同じ周期と周波数とを示すが、各々の信号はローカルなニーズによって決定
される一意的な位相を有することになる。

【００１３】 多相クロック・システムは従来のクロック信号分配システムと比較して多数の
利点を提供する。例えば、多相クロック分配システムはグローバルではなくロー
カルな形でクロック・スキューを制御して、クロック回路の設計の作業を簡単化
する。さらに、ローカル・クロックの位相はローカル回路のニーズを満たす。グ
ローバル・クロック信号はより低い電力レベルで動作し、幅広いデータ経路がよ
り大きいドライバを必要とする場合にはローカルにのみより大きい電力を獲得す
る。多相クロック・システムは、パイプラインのあるステージが別のステージか
ら一定時間を「借用」する「時間借用」を比較的容易にする。さらに、ローカル
・クロック信号の位相は、ある種の動作モードでの消費電力を低減するのに適当
な極めて低いクロック周波数を含む広範囲のクロック周波数にわたって適切な位
相関係を保持する。以下の説明から明らかなように、多相クロック・システムで
は、クロック分配システムを完全に改変することなくデータ経路の設計を変更す
ることができる。さらに、従来のクロックを使用する場合と比較して電流需要が
クロック周期に均一に分散される。これらの利点については以下に詳述する。

【００１４】 多相クロック分配システムの一実施態様では、クロック信号は複数の位相で関
連する回路に提供される。最も簡単な態様では、このシステムは直列に結合され
た複数のクロック信号生成装置を含み、各クロック信号生成装置は第１の制御信
号を直列のクロック信号生成装置の後続のクロック信号生成装置に与えて、その
クロック信号生成装置を第１の状態から第２の状態に切り替えらせ、各後続のク
ロック信号生成装置は第２の制御信号を直列のクロック信号生成装置の先行クロ
ック信号生成装置に与えて、そのクロック信号生成装置を第２の状態から第１の
状態に切り替えらせる。このようにして、各ステージは制御対象の回路と隣接す
る複数のクロック信号生成装置の両方に適切な位相を備えたクロック信号を生成
する。

【００１５】 （特定の実施形態の説明） 上記に概説したように、本発明は多数の位相を有する同期クロック信号を生成
して分配するシステムを含む。本発明をよりよく理解するために、図の同期クロ
ック・システムを例にして説明する。例示のシステムは、クロック・レジスタ・
ファイル１２で開始して終了し、経路１５で閉じる相互接続された要素２０、２
２および２５を含む単一のバイパス・ループを備えた５ステージ・データ・パイ
プラインとして図１に示されている。（以降、あいまいでない場合、ループをそ
の閉鎖経路への参照で示す。すなわち、バイパス・ループ１５は上で定義したル
ープを示す。）このデータ経路を制御するクロック信号は図の左側に示す一連の
タイミング・ステージによって生成される。ここでは、Ｒ−Ｃｌｏｃｋ信号５０
から導かれたタイミング信号がタイミング・チューン・ステージを１つずつ上り
、各ステージが適切な位相のローカル・クロック信号Ｃ１、Ｃ２、．．．Ｃ５を
生成する。図示されたデータ・パイプラインの機能は説明するクロック生成方法
の理解には関係ないが、このパイプラインの各ステージＳ１、Ｓ２、．．．Ｓ５
には各々が実行可能な通常の機能、すなわち、セットアップ１７、演算論理ユニ
ット（ＡＬＵ）２０、キャリーＡ２２、キャリーＢ２５およびステージ２８とし
て示されている。バイパス・ループ１５はキャリーＢステージ２５の結果をＡＬ
Ｕステージ２０に再循環する。図１で固有のラッチ（図示せず）を用いて各デー
タ経路ステージの装置の入力ノード上で入力信号データが取り込まれる。したが
って、例えば、ラッチがキャリーＡステージの入力端子上に入力データを保持す
るが、データ保持の他の装置、例えばマスタ−スレーブ・フリップ・フロップま
たはラッチレス・ドミノ論理をその代わりに使用できる。

【００１６】 この例のクロック分配システムでは、目標はバイパス・ループ内で循環する単
一の値を与え、かつレジスタ・ファイル１２からレジスタ・ファイル１２に戻る
間の２つのクロック周期遅延の全待ち時間を提供することである。例示のために
、３つのラッチ（ＡＬＵ、キャリーＡおよびキャリーＢ内）がバイパス・ループ
１５の順方向経路にあって、多相クロック・システムが必要に応じて３つの異な
るクロック位相を生成する方法を示す（後述）。レジスタ・ファイル１２は同期
クロックを受信するベースとして扱われる。演算および論理機能を実行するシス
テムの実際の実施形態は図１に示すよりもはるかに複雑であるが、この例に示す
技法は任意のより複合的なシステムに容易に一般化できる。

【００１７】 図２は図１のデータ・パイプライン・ステージを駆動するのに使用できるクロ
ック信号の構成を示すタイミング図である。図１で使用する各信号Ｒ−Ｃｌｏｃ
ｋ、Ｃ１、Ｃ２、．．．Ｃ５の各々のクロック信号のタイミング図がこれに対応
して図２に符号を付している。図１の装置を運用する例示のタイミング・ポイン
ト３０、３１、３２、３３、３４、３５および３９が図２の波形上に点線で示さ
れている。点を結ぶ破線は１組のクロック・タイミング制約条件を共有するクロ
ック・パルスを構成する「テント状突起」４０、４１を形成している。すなわち
、テント状突起内の波形部分は互いに所定の関係を有して装置の適切な動作を保
証しなければならない。小さいテント状突起４０は、あるデータ値がバイパス・
ループ内を循環しなければならないため、グループを形成するクロック信号Ｃ２
、Ｃ３、およびＣ４を接続する。テント状突起４０は１クロック周期幅で、単一
のデータ要素がバイパス・ループ内を循環するのに必要な時間であることに留意
されたい。波形Ｃ１〜Ｃ５上の点と共にＲ−Ｃｌｏｃｋ波形上の点は別のそのよ
うなテント状突起４１またはグループを形成するが、これはパイプラインから生
成されるデータ値がレジスタ・ファイルにタイムリーに再入されなければならな
いためである。大きいテント状突起４１は２クロック周期幅で、パイプライン内
で運ばれる２つのデータ値を保持するのに必要な時間である。

【００１８】 図３は図１のクロック分配システムに伴うタイミング制約条件を示すタイミン
グ図である。まず、矢印５３、５４、５５などの図の上側を向いた矢印のみを考
え、下を向いた矢印は無視する。例えば、クロック信号Ｃ２の各クロック縁はそ
の先行クロックＣ１の対応する縁にのみ依存する。システムのアーキテクチャに
よれば、図１の各データ経路内の回路の設計者は指定された継続期間と位相の所
与のクロックを与えられ、次いで回路をその結果生じるフレームワークに適合さ
せる。図示の構成の代わりに、これらの一対のクロック波形が同一であり、した
がって、タイミング・チェーンを短縮できることを認識した上で、Ｒ−Ｃｌｏｃ
ｋ自体をＣ３に、Ｃ１をＣ４に、またＣ２をＣ５に使用することができる。その
ような構成では３相クロックが用いられる。

【００１９】 以上説明してきたシステムは（下矢印は依然として無視する）「開ループ」ク
ロック分配システムである。そのようなシステムでは、さまざまなクロック信号
の位相はグローバルな観点から事前に注意深く計画しなければならない。そのよ
うな開ループ・クロック分配システムでクロック周期を延長するとバイパス・ル
ープが障害になる場合がある。この例では、クロック周期の変更はバイパス経路
が課すＣ２とＣ４クロック間の制約条件またはレジスタ・ファイルへの書き戻し
が課すＣ５とクロック間の制約条件に違反する。図１のデータ経路に固有のラッ
チはクロック位相に関する別の制約条件を伴う。これらは矢印５６、５７および
５８などの下矢印によって一部が示されている。下矢印を考えると、制約条件は
ページの上と下に広がっている。

【００２０】 図３で、「不透明な」または「ラッチされた」（固有のデータ経路ラッチを指
す）という意味のＨＩ信号を考え、「透明な」または「ラッチされていない」（
「不透明な」および「透明な」という用語は明白なラッチだけではなくドミノ論
理を用いるシステムにより広く適用可能である）という意味のＬＯ信号を考える
。したがって、上記に説明し、矢印５５で示すように、クロックＣ３によってス
テージＳ３内の対応するデータ経路ラッチは不透明になって、Ｃ２がステージＳ
２（ＡＬＵ）にデータをラッチさせた後で初めて受信データをラッチする。ただ
し、さらに、下矢印はそれ自体が保持時間を決定する立下りクロック区間の制約
条件を表す。例えば、矢印５６で示すように、これらの制約条件はクロックＣ３
がその対応するステージＳ３を透明に戻さず、クロックＣ４がステージＳ４を不
透明にすることで以前のデータを安全にラッチした後で初めてステージＳ４に向
けて新しいデータを送信することを示す。

【００２１】 図３に示す制約条件はバイパス・ループがないパイプラインには十分である。
すなわち、図３では、クロック信号を受信するステージによるアクションがそれ
に隣接する（先行および後続）ステージ以外のステージに影響しない。逆方向の
制約条件の明示的な認識を含むパイプライン・データ経路内で使用するようなク
ロック信号を生成する１つの方法が図４に示されている。図示のように、個別の
タイミング・ステージ６１、６２、．．．６５は対応するクロック信号Ｃ１、Ｃ
２、．．．Ｃ５を生成する。図３の上矢印の制約条件に対応する「ＯＫ ｔｏ
ｒｉｓｅ」のラベルが付いた信号はこの制御システムを上方向に移動する。図３
の下矢印の制約条件に対応する「ＯＫ ｔｏ ｆａｌｌ」のラベルが付いた信号
はこの制御システムを下方向に移動する。各タイミング・ステージ６１、６２な
どは、次に必要な適当な「ＯＫ」を受信した後で初めて応答する。このようにし
て必要なクロック信号が生成される（バイパス経路は無視する）。

【００２２】 図１のバイパス経路１５はそのループ内のステージに対して別のクロック制約
条件を課す。これらの別の制約条件は図５に太い破線７０、７１、７２、７３、
７４および７５で示されている。クロックＣ２によって制御される（ＡＬＵ２０
の入力ノード上で）ラッチは、両方のクロックＣ１およびＣ４がデータ取り込み
を引き起こしてから初めて不透明になりまたはラッチされることで新しいデータ
を取り込むことができる。したがって、クロックＣ２の立ち上がり区間には二重
の制約条件が課される。この二重の制約条件はクロックＣ２の立ち上がり区間へ
のポインタを有する２つの矢印７０、７６の存在によって示されている。同様に
、クロックＣ４は、クロックＣ４によって制御されるステージであるステージＳ
４から両方のクロックＣ２およびＣ５がデータを取り込ませた後で初めて対応す
るデータ経路Ｓ４内で透明に戻る。したがって、クロックＣ４の立ち下がり区間
には二重の制約条件が課される。この二重の制約条件は、クロックＣ４の立ち下
がり区間へのポインタを有する２つの矢印７３、７７の存在によって示されてい
る。

【００２３】 図６は図５の波形を生成するクロック生成システムのブロック図である。前記
と同様に、クロック生成装置は互いに位相関係にある対応するクロック信号Ｃ１
、Ｃ２．．．Ｃ５を生成する直列のタイミング制御ステージ６１、６２、．．．
６５を含む。ただし、このシステムは位相関係を保証するタイミング・ステージ
６２と６４との間の経路８５と８６の明示的な制御信号を含む。図６の「ｉｎｉ
ｔ」のラベルが付いたボックス８７、８８は一対のバイパス・ループ８５、８６
を循環する制御「トークン」を提供する。アンパーサンド（＆）を含む小さいボ
ックスはバイパス・ループ８５（／８６）上の信号とステージ８０（／８４）か
らの「ＯＫ ｔｏ ｒｉｓｅ」（／「ＯＫ ｔｏ ｆａｌｌ」）信号の両方が次
のステージに存在しなければならないことを示す。言い換えれば、アンパーサン
ドはＡＮＤ機能を実行するゲートを表す。

【００２４】 図６のクロック分配システムのトポロジと図１のデータ経路のトポロジとの間
にはかなりの類似性がある。図１のバイパス経路１５はクロック分配システム内
の対応する一対の経路８５、８６を発生させ、レジスタ・ファイル１２に戻る外
部経路１６（図１）は、多相クロック分配システム内の対応する外部経路８９を
生み出している。レジスタ・ファイルはその出力信号を定期的に配信するため、
Ｒ−ＣｌｏｃｋはＨＩになる際に（すなわち、クロックＣ１上で立ち上がりに遷
移する際に）第１のタイミング・ステージ６１を「示す」が、レジスタ・ファイ
ルはタイミング・ステージ６１からの返送「ＯＫ ｔｏ ｆａｌｌ」信号を無視
する。同様に、レジスタ・ファイル１２はデータ経路ステージＳ５から定期的に
データを取り込んで「ＯＫ ｔｏ ｆａｌｌ」（すなわち、クロックＣ５上で立
ち下がりに遷移する）になった時にタイミング・ステージ６５に指示する。ただ
し、レジスタ・ファイル１２はタイミング・ステージ６５からの対応する「ＯＫ
ｔｏ ｒｉｓｅ」信号を無視する。

【００２５】 多相クロック分配システムを採用する時には、設計者はタイミング・パイプラ
インの第１および最後のステージ６１および６５がそれぞれ適当な時間に準備が
整っていることを（これらのステージがこのタイミングを処理する他のステージ
に接続されることなく）保証する責任がある。ステージ６１とステージ６５との
間に含まれるタイミング・ステージはそれ自体がローカル・クロック間の適切な
位相関係を保証する。システム全体の適切な動作を保証するために、設計者は内
部要件と終了条件のみを考える必要がある。

【００２６】 バイパス・ループが空きの場合、使用時にループが課すタイミング制約条件を
回避することができる。その場合、厳密なスケジュールで動作する従来のクロッ
ク分配システムよりも速度を稼ぐことができる。ただし、これまでの経験では、
大半の場合に、データ値が制約条件が不要であることを示す時にそのような制約
条件を回避することは有益である以上に困難であることを示している。したがっ
て、一般に、データが実際にデータ経路ループを循環しているか否かに関わらず
、データ経路内の潜在的なループが多相クロック分配システム内に対応するルー
プを発生させるシステムが好ましい。

【００２７】 図７は図１のデータ経路を例に用いた多相クロック分配システムの特定の実施
形態のブロック図である。図７の回路は周波数が同期しているクロック信号を分
配するＭｕｌｌｅｒ Ｃ要素１０１、１０２、．．．１０５を含む。これらのＭ
ｕｌｌｅｒ Ｃ要素は位相がデータ経路によって課された制約条件に適合するロ
ーカル・クロックを生成する。そのようなシステムはデータ経路回路が有用と考
えるだけの数の位相のクロック信号を提供し、各ローカル・クロックの位相をロ
ーカルなニーズに合致させる。Ｍｕｌｌｅｒ Ｃ要素は両方の入力端子がＨＩに
なった後で初めてＨＩ出力信号を生成し、両方の入力端子がＬＯになった後で初
めてＬＯ出力信号を生成する。これは、Ｍｕｌｌｅｒ Ｃ要素が入力端子の状態
が異なる時に以前の出力状態を保持するということを意味する。重要なことは、
多相クロック分配回路では、Ｍｕｌｌｅｒ Ｃ要素の入力端子の１つの状態が他
方の状態が変化せずに連続して２回変化することはありえないことである。多相
クロック分配システムでは、両方の入力端子はいずれの場合も状態を変え、いず
れかの入力端子が再び状態を変える前に、それに対応して出力信号の状態が変化
する。

【００２８】 Ｍｕｌｌｅｒ Ｃ要素はここでは例示の実施形態について説明しているが、「
ランデブー」要素などのその他の回路要素も使用できる。シーケンス外の入力が
あるとランデブー要素はエラー信号を生成するが、Ｍｕｌｌｅｒ Ｃ要素はそれ
をそのまま受け付ける。

【００２９】 本明細書に記載するクロック生成回路は「イベント」伝送を使用するが、その
他の伝送形式も使用できる。イベント伝送では、最も簡単な要素はレベルの変化
、すなわち、「イベント」と呼ばれる遷移である。遷移が立ち上がりイベントと
呼ばれるＬＯからＨＩへの遷移であるか、立ち下がりイベントと呼ばれるＨＩか
らＬＯへの遷移であるかは差を生じない。各々がイベントであり、両方とも同様
に扱われる。

【００３０】 Ｍｕｌｌｅｒ Ｃ要素は出力端子が状態を変えると「点火する」と言われる。
Ｍｕｌｌｅｒ Ｃ要素が点火すると、出力端子上にイベントを生成する。上記の
ように、Ｍｕｌｌｅｒ Ｃ要素はその両方の入力端子の状態の変化に応答して点
火する。したがって、Ｍｕｌｌｅｒ Ｃ要素はイベント論理に関してＡＮＤ機能
を提供する。ＸＯＲ（またはＸＮＯＲ）回路は各イベント論理についてＯＲ機能
としての働きをする。ＸＯＲ／ＸＮＯＲ要素はその入力端子のいずれかが状態を
変えるとその出力端子の状態を変える。したがって、ＸＯＲ／ＸＮＯＲ要素はい
ずれかの入力でのイベントに応答してその出力にイベントを生成する。重要なこ
とは、多相クロック・システムでは、ＸＯＲ／ＸＮＯＲの両方の入力端子は同時
に変化しないことである。公開された論文の中には「融合」要素とＸＯＲ／ＸＮ
ＯＲ回路とを区別するものがある。融合要素は以前の入力信号に応答できる前に
いずれかの入力端子上に後続のイベントが与えられると、エラー信号を発生する
。したがって、多相クロック分配回路はＸＯＲ／ＸＮＯＲ回路の代わりに融合要
素を使用することができる。あるいは、システムは「逆トグル」要素として知ら
れている融合要素の特別なケースを使用することができる。共通に譲渡された「
Ｉｎｖｅｒｓｅ Ｔｏｇｇｌｅ ＸＯＲ ａｎｄ ＸＮＯＲ Ｃｉｒｃｕｉｔ」
と題された１９９７年３月７日提出の米国特許出願第０８／８１３０５４号を参
照されたい。逆トグル要素は２つの入力端子上で交互に入力イベントを受信する
。したがって、一方の入力端子上のイベントによって出力端子はＨＩに遷移し、
他方の入力端子上のイベントによって出力端子はＬＯに遷移する。

【００３１】 図７に示す多相クロック回路のより詳細な実施形態はタイミング・ステージ６
１、６２、．．．６５の各々の中核を示す。各タイミング・ステージは少なくと
も１つのシールド形のＭｕｌｌｅｒ Ｃ要素１０１、１０２、．．．１０５を含
む。例えば、Ｍｕｌｌｅｒ Ｃ要素１０２が点火して、対応するデータ経路ステ
ージが不透明になった時には、イベント信号が両方の隣接するステージに供給さ
れる。上記の後続のタイミング・ステージ６３の場合、この信号は図４の波形の
上方向の制約条件に対応する。すなわち、Ｍｕｌｌｅｒ Ｃ要素の点火はその関
連するデータ経路ステージが不透明になったことと、上記データ経路ステージが
このデータを取り込めることを示す。下記の以前のデータ経路ステージＳ１の場
合、この信号は図４の下方向の制約条件に対応する。これはステージＳ１が保持
しているデータを廃棄し、透明になり、究極的には新しいデータ値を上方向に搬
送できることを示す。

【００３２】 上記の動作は極めて迅速に実行される。Ｓｕｎ Ｍｉｃｒｏｓｙｓｔｅｍｓ
Ｌａｂｏｒａｔｏｒｉｅｓ（本明細書の譲受人の子会社）では、ステージ６３の
ようなステージのチェーンを含むが、閉じた環に接続された回路が構成された。
その回路は周期あたり約５ゲート遅延して動作する。０．６ミクロンのＣＭＯＳ
集積回路技術を用いて、正規ステージの内部処理能力は約１ＧＨｚで、対応する
周期時間は１ナノ秒をわずか超えた値である。

【００３３】 図７で、信号Ｃ４およびＣ５を生成するタイミング・ステージ６４および６５
はタイミング・ステージ６１、６２および６３とは異なる構成のインバータを有
する。これらのインバータ１３４および１３５はデータ経路ループに対応するタ
イミング・バイパス・ループ内に初期条件を確立する。インバータ１３４の位置
はタイミング・バイパス・ループ８５が１つの制御トークンで開始し、したがっ
て、データ経路バイパス・ループ１５（図１）内では、３つのステージＳ２、Ｓ
３またはＳ４の１つが不透明なままであることを保証する。２つのインバータ１
３４および１３５は共に大きいループ１６（図１）が常に２つのデータ要素を適
宜含むことを保証する。

【００３４】 次いで、バイパス・ループ１５（図５の太線の制約条件７０、７１、７２、７
３、７４、および７５）を考える。図７は一対の対応するタイミング８５、８６
を示す。ステージ６２、６３、および６４は共に３相発振器を提供する。図７は
また図６のＡＮＤゲート９１と９２の働きをする２つの追加のＭｕｌｌｅｒ Ｃ
要素１１０、１１１も含む。これらのＭｕｌｌｅｒ Ｃ要素１１０、１１１は一
対のタイミング・ループ８５、８６内のアクションをその上と下のタイミング・
ステージ内のアクションと整合する。例えば、Ｍｕｌｌｅｒ Ｃ要素１０２が発
火できる前に、Ｍｕｌｌｅｒ Ｃ要素１１０は下のＭｕｌｌｅｒ Ｃ要素１０１
から「ＯＫ ｔｏ ｆｉｒｅ」信号とＭｕｌｌｅｒ Ｃ要素１０４から経路８５
を介して同様の信号を受信しなければならない。

【００３５】 図７にはクロック信号Ｃ１、Ｃ２、．．．Ｃ５を配信するＸＮＯＲゲート１２
１、１２２、．．．１２５も示されている。これらのＸＮＯＲゲートへの入力端
子はそれぞれの「透明な」と「不透明な」に対応するＴとＯの印が付いている。
ＴとＯのイベントは、それぞれの「透明な」と「不透明な」に対応する。Ｏ入力
上のイベントがあると常に対応するデータ経路ラッチは不透明になり、Ｔ入力上
のイベントがあると常に対応するデータ経路ラッチは透明になる。これらのＸＮ
ＯＲゲート１２１、１２２．．．１２５への２つの入力信号は交互に入れ替わる
ため、上記の逆トグル実施形態を使用して速度を上げることができる。ＸＮＯＲ
ゲートへの入力の状態が異なる時には、Ｃ１〜Ｃ５上のＸＮＯＲゲートからのＬ
Ｏ出力によって対応するデータ経路ラッチは透明になるがＨＩ出力の場合は不透
明になる。

【００３６】 図７はまたレジスタ・ファイル１２を駆動するクロック信号Ｒ−Ｃｌｏｃｋを
受信するタイミング・パイプラインの接続を示す。クロックへの接続は、クロッ
クがクロックＣ１を提供するステージ６１に関連するＭｕｌｌｅｒ Ｃ要素１０
１にレベルではなくイベントを配信するという点で特別である。これは図６にも
示されている「ＯＫ ｔｏ ｒｉｓｅ」イベントである。レジスタ・ファイルは
またクロックＣ５を提供するステージ６５のＭｕｌｌｅｒ Ｃ要素１０５にイベ
ント入力を配信する。これは図６にも示されている「ＯＫ ｔｏ ｆａｌｌ」信
号である。図示の回路はイベント論理を使用するため、これら２つの信号は、レ
ジスタ・ファイル１２のＲ−Ｃｌｏｃｋ信号から取り出されたイベント信号であ
る。

【００３７】 レジスタ１２に提供される各Ｒ−Ｃｌｏｃｋイベントはパイプラインの最下部
に新しいデータ要素を挿入し、最上部から１つのデータ要素を取り出す。したが
って、最初に２つのデータ要素がある場合、常に２つのデータ要素があることに
なる。以下に、２つのデータ要素をステージのチェーンに最初に導入する方法に
ついて説明する。これを達成する方法はインバータ１３１、１３２、．．．１３
５およびＭｕｌｌｅｒ Ｃ要素の正確な初期化を含む。

【００３８】 ３つのタイミング・ステージ６１、６２、６３は下方向に向いたインバータ１
３１、１３２、および１３３を有する。これらは最初空のデータ経路ステージＳ
１、Ｓ２、Ｓ３に対応する。２つのタイミング・ステージ６４、６５は上方向に
向いたインバータ１３４、１３５を有する。これらは初期満杯のステージに対応
する。インバータをこのように注意深く配置することで、パイプラインを任意の
ループ構造で作成して任意の数の初期要素を含め、これらの要素を任意の初期位
置に配置することができる。初期満杯のデータ経路ステージ内に保持された初期
データをゼロに初期化し、又は無効の印を付けることができるのは当然である。

【００３９】 初期満杯の要素の数は回路の各分岐のクロック周期待ち時間を確立する。この
例では、バイパス・ループの１タイミング・ステージ６４は初期満杯である。こ
れは図２の小さい方の「テント状突起」４０の幅に対応する。外部ループはその
一方をバイパス・ループと共有する２つの満杯のタイミング・ステージ６４、６
５を有する。これは図２の大きい方の「テント状突起」４１の幅に対応する。図
２の「テント状突起」はいくつのステージが反転インバータを必要とするかを示
している。最初どのステージを満杯にするかの選択はそれ以外の点では任意であ
る。

【００４０】 次に、Ｒ−Ｃｌｏｃｋ信号がＨＩになる時に何が起こるかを考える。レジスタ
・ファイルはデータ経路ステージＳ５によって提供されるデータを取り込む。さ
らに、タイミング・ステージ６５のＸＮＯＲゲート１２５の上部入力端子の変化
によって、データ経路ステージＳ５のラッチは透明になり、データ経路ステージ
Ｓ４からデータ経路ステージＳ５にデータが送信される。その直後に、タイミン
グ・ステージ６５のＭｕｌｌｅｒ Ｃ要素１０５が発火し、今一度Ｓ５のラッチ
を不透明にしてＬＯ入力を下方向を向いたＭｕｌｌｅｒ Ｃ要素１１１に提示す
る。

【００４１】 一方、タイミング・ステージ６１で、Ｍｕｌｌｅｒ Ｃ要素１０１が発火し、
ステージＳ１のラッチを不透明にする。これらのラッチはレジスタ・ファイルに
よって提示されたデータをすでに取り込んでいる。上方向を向いたＭｕｌｌｅｒ
Ｃ要素１１０は２つのＨＩ状態の入力端子を有し、発火する。その結果、タイ
ミング・ステージ６２のＭｕｌｌｅｒ Ｃ要素１０２も発火し、ステージＳ２の
ラッチを不透明にする。レジスタ・ファイル・データはステージＳ２によって取
り込まれる。

【００４２】 タイミング・ステージ６２のＭｕｌｌｅｒ Ｃ要素１０２が発火すると、３つ
の場所、すなわち、上と下の隣接するタイミング・ステージ６１および６３と、
ステージ６４とにイベント信号を送信する。タイミング・ステージ６１で、この
イベントによって再びステージＳ１のラッチは透明になる。同様に、ＸＮＯＲ１
２４を介してステージ６４に至る信号によってデータ経路ステージＳ４は透明に
なる。最後に、データ経路ステージＳ３のラッチを不透明にし、データ経路ステ
ージＳ２のラッチを透明にすることでデータ経路ステージＳ２のデータのＳ３へ
の取り込みを発火する。これでステージ６４の発火準備が整い、データがＳ３か
らＳ４に転送される。第１のレジスタ・ファイル・データはステージＳ４に到達
して、周期の最初そうであったようにこのステージを満杯にする。

【００４３】 各クロック・イベントは新しいデータ要素をステージＳ１に入れると同時にＳ
５から１つのデータ要素を取り出す。クロック・イベントがゆっくりと発生する
場合、データ要素はクロック・イベント間のステージＳ４とＳ５の間に常駐する
。ステージＳ５内のデータ要素は次のクロック・イベントまで進行しない。ステ
ージＳ４内のデータ要素は次の周期でステージＳ２によって必要とされるため、
進行しない。ステージＳ１、Ｓ２およびＳ３は空で、ステージ２からはステージ
Ｓ４のデータが利用できる。

【００４４】 クロック・イベントがより頻繁に発生する場合、データがクロック・イベント
間で進行する時間は短くなる。設計速度では、１つのデータ値は次のデータ値が
ステージＳ１に到着するのと同時にステージＳ４に到着するため、ステージＳ２
は同時に利用可能な両方の必要なデータ値を有する。さらに、データがステージ
Ｓ１がレジスタ・ファイルから次の提供を得る時にレジスタ・ファイルによって
取り込まれるのと同時にステージＳ５に到着する。フル動作速度でローカル・ク
ロックＣ１、Ｃ２、．．．Ｃ５が図５に示すように発生する。図７の回路内のタ
イミング・ステージの間の遅延要素を含めてデータ経路ステージのローカル・タ
イミング限度を反映しなければならないことは当然である。図８は、例えば、タ
イミング・ステージ６２と６３との間に導入された遅延要素１４５および１４７
を示す。イベント・シーケンスは上記のままであるが、イベント間に必要な実際
の遅延はデータ経路の詳細によって異なる。

【００４５】 本明細書に記載された多相クロック・システムの１つの特殊な態様はその柔軟
性である。各々がラッチを有するステージのパイプラインはいかなる１つの時点
でも正確に２つのデータ要素を保持する。パイプラインは２クロック周期の待ち
時間、および１クロック周期の内部ループを有する。多相クロック分配システム
は実際のデータ経路の制約条件を正確に認識し、それらが確実に満たされるよう
にする。

【００４６】 そのようなクロック分配システムを構築する作業は各ステージの別々の部分に
分割できる。各部分はそのステージのデータの送信元または宛先に対応するクロ
ック分配システムの部分とのみ通信する。各部分はデータ経路のそのローカルな
部分の遅延制約条件を具体化する。全体の機能は、（１）システムのあらゆる部
分が十分な処理能力を有し、（２）設計の各分岐の実際の待ち時間がそれに割り
当てられたクロック間隔より短い場合にのみ保証される。多相クロック分配シス
テムは、所望の任意の数のループまたは特別の通信経路を収容し、希望するだけ
の数のラッチング要素をそこに組み込むことができる。そのような回路を設計す
る１つの技法はＰ３表記法を使用し、本発明人の同時出願の譲受人を共通にする
、１９９７年１２月１７日提出の「Ｍｅｔｈｏｄ ａｎｄ Ｍｏｄｕｌｅｓ ｆ
ｏｒ Ｃｏｎｔｒｏｌ ｏｆ Ｐｉｐｅｌｉｎｅｓ Ｃａｒｒｙｉｎｇ Ｄａｔ
ａ Ｕｓｉｎｇ Ｐｉｐｅｌｉｎｅｓ Ｃａｒｒｙｉｎｇ Ｃｏｎｔｒｏｌ Ｓ
ｉｇｎａｌｓ」と題された米国特許出願第０８／９５３７６７号に記載されてい
る。

【００４７】 実施形態技法として使用されるだけでなく、多相クロックは設計ツールとして
も使用できる。多相クロック分配ネットワークのシミュレーションによってそれ
が具体化するタイミング制約条件との不適合性が明らかになっている。多相クロ
ックは複合チップ内のタイミング制約を符号化し、取り込み、モデル化し、シミ
ュレーションする方法を提供する。

【００４８】 多相クロック・システムを構築するには、制御対象のデータ経路のタイミング
制約条件を決定しなければならない。複合チップは数十万のそのようなローカル
・タイミング制約条件を有する場合がある。そのようなタイミング制約条件を収
集し、モデルの多相クロック分配ネットワークを構築することができる。自励発
振速度はシステム内で具体化されたタイミング制約条件の全体性を反映するため
、そのようなモデルの自励発振速度はそのようなシステムを実行できる最大速度
を表す。例えば、データ経路の長いループによってそのようなループ内の１つの
任意のリンクが必要とするよりも遅い動作が実行される。さまざまな遅延制約条
件の組み合わせの結果が早期に明らかになる。

【００４９】 さらに、そのようなモデルは１組のタイミング制約条件の速度制限を表すだけ
でなく、どの制約条件が全体の速度を制限するかを表す。多相クロック回路のふ
るまいを検証することで、どのデータ経路が十分に速く動作するか、全体の速度
を制限するのはどのデータ経路であるかを発見することができる。この情報を用
いてさらに高速の動作のための設計を改良することができる。

【００５０】 また、多相クロック分配システムによって動作マージンを検査することができ
る。このために、遅延要素１４５、１４７、．．．を可変遅延要素と交換するこ
とでタイミング・ステージ遅延を可変にしなければならない。これらの遅延要素
の制御はそのような遅延要素の各々の次に値が遅延を公称値にするかまたは試験
に有用である選択された量だけ公称値より遅くまたは速くする小型制御レジスタ
を提供することで達成できる。市販の半導体試験装置を用いて値をこれらの制御
レジスタに入力し、チップの各部分を可変量だけ公称値より遅くまたは速く動作
させることができる。試験装置は受信側でのクロック信号を高速化するか送信側
でのクロック信号を遅延させるかによって特定のデータ経路にストレスを加える
ことができる。この装置は破損するまでストレスを次第にかけて各データ経路を
試験できる。そのような機構によって今までは実現できなかった動作マージンの
試験が可能になった。各データ経路の破損時のストレスの記録によってそのチッ
プの堅牢さがはかれる。また、あるデータ経路上の非特徴的な小さいストレスの
下で特定のチップが破損することに気付くことで特定のチップの初期障害を検出
することが望ましい。同一のデータ経路の小さいストレス下で全てのチップが一
貫して破損することは、チップの設計が弱いことを示す。すべてのチップの同じ
データ経路に大きなストレスをかけて常に正確に運用することで過剰設計を検出
でき、製品の改良に結び付く。多数のチップの代表的な各データ経路のマージン
を比較することで性能を強化するさらなる設計努力に焦点が当てられる。

【００５１】 以上の説明から明らかなように、上記の多相クロック・システムは多数の利点
を有する。多相クロック分配システムは、データ経路からの各接続がクロック信
号に制約条件を課していることを認識する。このシステムはこれらの制約条件を
具体化する回路を含む。データ経路内に接続がない場合、クロックの制約条件は
なく、クロック分配システム内に接続はない。したがって、データ経路によって
課された制約条件を具体化するクロック分配システム内の回路はそのトポロジが
データ経路のトポロジに厳密に適合する回路のネットワークを構成する。

【００５２】 間接的な対話しか有さないレジスタのクロック間のスキューは無視できる。こ
れによってグローバルなクロック・スキュー仕様によって課されるいかなる人工
的な制約条件に適合することも不要になる。多相クロック分配システムはデータ
経路によって課されるクロック・スキューの実際の制約条件を認識し、それらの
条件をローカル回路として表す。こうして多相クロック分配システムはチップ幅
のクロック・スキューのグローバルな技術工学の問題を実際の制約条件を識別し
て表すローカル・タスクに変容させる。

【００５３】 パイプラインの１つのステージが隣接するステージからある時間を「借用する
」ことが望ましい場合がある。そのような時間借用はパイプラインの連続するス
テージが異なる固有の遅延を有している時には手軽である。それらの間のラッチ
のクロックを調整して長い方の時間は延ばして短い方の時間は減らすことが望ま
しい。多相クロック分配システムによって任意のラッチのクロックは、時間借用
が必要な場合にわずかに遅延した、また進んだ位相を含む任意の所望の位相を有
することができる。

【００５４】 多相クロック・システムはまた電力を節約する。多相システム内でクロックを
調整する信号は低電力レベルで動作する。含まれるゲートは簡単である。長いケ
ーブルを駆動する必要がある場合、中継装置を使用してもよい。さらに、システ
ムのデータ処理部内の長距離通信経路ごとにクロック分配システム内に並列経路
が備わる。クロック分配システムのこの部分の中継装置は長距離データ経路内で
ラッチまたはレジスタを中継するローカル・クロックを提供できる。

【００５５】 別の利点は、クロック分配システムはデータ経路に並列なため、クロック分配
システムをローカル・データ経路の変更に適合させることができる。そのような
変更の各々はクロック分配システムのローカルな変更しか必要としない。システ
ムの他の部分のタイミング制約条件は変化しなかったため、それらの点でのクロ
ック分配システムは変更する必要がない。

【００５６】 以上説明してきたように、多相クロック分配システムはさまざまな位相を有す
るローカル・クロックを生成する。各ステージはそのローカル・クロックによっ
て決定されるスケジュールで電流を引き出す。そのようなローカル・クロックが
多数あり、それらの位相は独立していれば、全体の電流は、すべてほとんどスキ
ューがない位相のローカル・クロック信号を生成するシステムの場合と比べて均
一といえる。この結果、ローカルなバイパス・コンデンサの必要が低減し、電源
供給線のインダクタンスによって引き起こされる供給電圧の変動が抑えられる。

【００５７】 さらに別の利点は、多相クロック分配システムによってパイプライン内のラッ
チまたはラッチ同等物の数をクロック間隔のパイプラインの待ち時間より大きく
できる。アーキテクチャの一部としてクロック間隔待ち時間の数を各パイプライ
ンに割り当てることができる。ローカルな設計者は設計の便宜として、自由によ
り多くのレジスタまたはラッチ、あるいはドミノ・ラッチの同等物を含めること
ができる。多相クロック分配システムは所望するだけの数のそのようなラッチに
適当なローカル・クロックを提供する。これは、３つ以上のドミノステージを割
り当てられた待ち時間内の各クロック間隔でパイプラインに含めなければならな
いドミノ論理のループで特に重要である。

【００５８】 以上、本発明の実施形態について説明した。首記の特許請求の範囲に請求され
た本発明の精神から逸脱することなく、図示の特定の回路をさまざまに変形する
ことができることを理解されたい。例えば、ここに記載したシステムはイベント
を遷移として符号化するが、別の符号化方法も可能である。

【図面の簡単な説明】

【図１】 多数の位相のクロックによって制御されるコンピュータ・システム内のパイプ
ラインの例を示す図である。

【図２】 図１に示すクロック信号のクロック波形を示すタイミング図である。

【図３】 さまざまなクロック信号生成装置ステージによって供給されるクロック波形信
号の制約条件を示すタイミング図である。

【図４】 パイプライン制御回路を示すブロック図です。

【図５】 図１の回路内のバイパス・ループによって課される制約条件を示すタイミング
図である。

【図６】 図１に示す、ただしバイパス・ループを含むクロック生成装置のブロック図で
ある。

【図７】 図６に示すブロック図の構成要素を示すより詳細な図である。

【図８】 図７に示すタイミング・ステージ間の遅延要素の導入を示す図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＲ， ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ，Ｇ Ｂ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ， ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，Ｙ Ｕ，ＺＡ，ＺＷ (71)出願人 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ． Ｓ．Ａ． Ｆターム(参考） 5B079 BC10 CC02 CC14 DD08 DD17 5J039 EE15 EE24 KK04 KK10 KK11 KK13 MM01 MM04 5J106 AA03 BB03 CC58 DD31 DD38 DD42 DD43

Claims (14)

【特許請求の範囲】
1. 【請求項１】 複数の位相のクロック信号を関連する回路に提供するクロッ
   ク分配システムであって、 第１の状態と第２の状態との間で遷移する第１のクロック信号を提供する第１
   のクロック信号回路と、 第１の状態と第２の状態との間で遷移する第２のクロック信号を提供する第２
   のクロック信号回路とを含み、 第１のクロック信号回路が第１の状態から第２の状態に変化した時に第１のク
   ロック信号回路が第１の信号を第２のクロック信号回路に提供し、それによって
   第２のクロック信号回路を第１の状態から第２の状態に変化させ、 第２のクロック信号回路が第１の信号に応答し、第１の状態から第２の状態に
   変化した時に第２のクロック信号回路が第２の信号を第１のクロック信号回路に
   提供し、それによって第２の信号が第１のクロック信号回路を第２の状態から第
   １の状態に戻させることを可能にするクロック分配システム。
2. 【請求項２】 第１の状態と第２の状態との間で遷移する第３のクロック信
   号を提供する第３のクロック信号回路をさらに含み、 第３のクロック信号回路が第１の状態から第２の状態に変化した時に第３のク
   ロック信号回路が第１の信号を第１のクロック信号回路に提供し、それによって
   第１のクロック信号回路を第１の状態から第２の状態に変化させ、 第１のクロック信号回路が第２の信号に応答し、第１の状態から第２の状態に
   変化した時に第１のクロック信号回路が第２の信号を第３のクロック信号回路に
   提供し、それによって第３のクロック信号回路を第２の状態から第１の状態に戻
   させる請求項１に記載のクロック分配システム。
3. 【請求項３】 第１のクロック信号回路が第２のクロック信号回路に結合さ
   れた第１の入力端子と第３のクロック信号回路に結合された第２の入力端子とを
   有し、第１のクロック信号を提供するように結合された出力端子とを有する第１
   の論理要素をさらに含む請求項２に記載のクロック分配システム。
4. 【請求項４】 第１の論理要素がＭｕｌｌｅｒ Ｃ要素を含む請求項３に記
   載のクロック分配システム。
5. 【請求項５】 第１の入力端子が第２のクロック信号回路内の出力端子に結
   合され、第２の入力端子が第３のクロック信号回路内の出力端子に結合されてい
   る請求項４に記載のクロック分配システム。
6. 【請求項６】 第１のクロック信号回路が第１の論理要素の出力端子の結合
   された第１の入力端子と、第２のクロック回路に結合された第２の入力端子と、
   関連回路に結合された出力端子とを有する第２の論理要素をさらに含む請求項３
   に記載のクロック分配システム。
7. 【請求項７】 第２の論理要素が排他ＮＯＲゲートを含む請求項６に記載の
   クロック分配システム。
8. 【請求項８】 第１のクロック回路と第２のクロック回路との間に結合され
   た第２の信号を提供する第３の論理要素をさらに含む請求項６に記載のクロック
   分配システム。
9. 【請求項９】 第３の論理要素が第１の論理要素の出力端子に結合された入
   力端子を有するインバータを含む請求項８に記載のクロック分配システム。
10. 【請求項１０】 第２のクロック回路と第３のクロック回路との間に第２お
    よび第３のクロック回路が互いに影響し合うようにするループ接続をさらに含む
    請求項２に記載のクロック分配システム。
11. 【請求項１１】 複数の位相のクロック信号を関連回路に提供するクロック
    分配システムであって、第１のクロック信号回路が第２のクロック信号回路を第
    ３のクロック信号回路から分離するように結合されており、その第１のクロック
    信号回路が、 第３のクロック信号回路から信号を受信するために結合された第１の入力ノー
    ドと、 第２のクロック信号回路から信号を受信するために結合された第２の入力ノー
    ドと、 第２のクロック信号回路に信号を提供するために結合された第１の出力ノード
    と、 第３のクロック信号回路に信号を提供するために結合された第２の出力ノード
    とを含み、 第１のクロック回路が第２および第３のクロック信号回路を制御する第１の第
    ２の入力および出力ノードに結合されているクロック分配システム。
12. 【請求項１２】 第１のクロック信号回路がさらに、 第１の入力ノードに結合された第１の入力端子と、第２の入力ノードに結合さ
    れた第２の入力端子とを有し、第１の出力ノードに結合された出力端子を有する
    第１の論理要素を含み、前記第１の論理要素が第１の入力端子と第２の入力端子
    の両方の状態変化を検出し、それに応答してその出力端子の状態を変え、 第２の入力ノードに結合された第１の入力端子と、第１の出力ノードに結合さ
    れた第２の入力端子とを有し、関連回路に結合された出力端子を有する第２の論
    理要素を含み、前記第２の論理要素が第１の入力端子または第２の入力端子のい
    ずれかの状態変化を検出し、それに応答してその出力端子の状態を変える請求項
    １１に記載のクロック分配システム。
13. 【請求項１３】 第１の論理要素がＭｕｌｌｅｒ Ｃ要素を含み、第２の論
    理要素が排他ＮＯＲゲートを含む請求項１２に記載のクロック分配システム。
14. 【請求項１４】 第１の入力ノードに結合された第１の入力ノードに到着す
    る信号を遅延させる第１の遅延要素と、 第２の出力ノードに結合された第２の出力ノードから供給される信号を遅延さ
    せる第２の遅延要素とをさらに含む請求項１１に記載のクロック分配システム。