JPH07273618A

JPH07273618A - クロックドライバ回路

Info

Publication number: JPH07273618A
Application number: JP6061740A
Authority: JP
Inventors: Hiroshi Asazawa; 博浅沢
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-03-30
Filing date: 1994-03-30
Publication date: 1995-10-20
Also published as: EP0675596A3; EP0675596A2; US5596296A

Abstract

(57)【要約】（修正有）【目的】正相信号および逆相信号を出力するクロックド
ライバ回路において、相互の位相ずれを軽減したコンプ
リメンタリでかつ貫通電流の発生を抑えた回路を提供す
る。【構成】このクロックドライバ回路は、入力端子１およ
び逆相信号出力端子２間にインバータ１１、１２および
１３がカスケード接続され、これら３段のインバータと
並列接続状態となるようにインバータ１４が入力端を入
力端子１に、出力端を逆相信号出力端子２に接続され、
さらに入力端子１および正相信号出力端子３間にインバ
ータ１５および１６がカスケード接続され、正相信号出
力端子３を介して正相出力信号が、逆相信号出力端子２
を介して逆相出力信号がそれぞれ得られる構成を有す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置のクロックド
ライバ回路に関し、特にクロック位相のずれを減少させ
た正相クロック信号および逆相クロック信号を発生させ
るクロックドライバ回路に関する。

【０００２】

【従来の技術】半導体装置におけるクロックドライバ回
路は、一般に半導体装置が内蔵するクロック発生器また
はその装置外部から供給される基本クロックを装置の内
部回路に分配するために使用されている。この種のクロ
クドライバ回路の最も一般的な回路を示した図１１を参
照すると、入力端子１と正相信号出力端子３との間に駆
動能力の高いインバータ３４および３５がカスケード接
続され、さらに入力端子１と逆相信号出力端子２との間
にインバータ３６が接続されて構成されている。

【０００３】入力端子１を介して共通接続されたインバ
ータ３４および３６の入力端にクロック信号が供給され
るとインバータ３５の出力端から正相信号出力端子３を
介してクロック信号の正相信号が出力され、インバータ
３６の出力端からは逆相信号出力端子２を介して逆相信
号が出力される。

【０００４】また、他の従来例が電子情報通信学会春季
大会予稿集，１９９２，Ｃ−５６５，１８６頁に記載さ
れている。この刊行物に所載のクロックドライバ回路を
示した図１５を参照すると、入力端子１と正相信号出力
端子３との間に偶数段カスケード接続されたインバータ
３７，３８，３９および４０とインバータ３７の出力端
と逆相信号出力端２との間に偶数段カスケード接続され
たインバータ４１および４２とで構成され、トランジス
タ３８および３９はその他のトランジスタ３７，４０，
４１および４２よりもトランジスタサイズが大きく設定
されている。

【０００５】この例の場合は、入力端子１を介してイン
バータ３７の入力端にクロック信号が供給されるとイン
バータ４０の出力端から正相信号出力端子３を介してク
ロック信号の正相信号が出力され、インバータ４２の出
力端からは逆相信号出力端子２を介して逆相信号が出力
される。正相信号は４段のインバータ３７，３８，３９
および４０を通過して出力されるので、３段のインバー
タ３７，４１および４２を通過する逆相信号よりも位相
が遅れるが、トランジスタ３８および３９のトランジス
タサイズが大きく設定されているのでスイッチング速度
は速くなり、逆相信号とほぼ等しい位相が得られる。

【０００６】さらに他の従来例が特開平２−１２７８１
４号公報に記載されている。同公報記載の回路を示した
（一部論理記号で示す）図１６を参照すると、正相出力
信号の生成は入力端子１と正相信号出力端子３との間に
インバータ４３および４４がカスケード接続されて得ら
れる。

【０００７】一方、逆相信号生成回路は、電源電位ＶＤ
Ｄおおび接地電位ＧＮＤ間に直列接続状態で挿入され
た、Ｐチャネル型絶縁ゲート電界効果トランジスタ（以
下、Ｐチャネル型ＭＯＳトランジスタと称す）４５およ
び４６からなるソースホロワ回路とＮチャネル型絶縁ゲ
ート電界効果トランジスタ（以下、Ｎチャネル型ＭＯＳ
トランジスタと称す）４７および４８からなるソースホ
ロワ回路とＰチャネル型トランジスタ４９およびＮチャ
ネル型トランジスタ５０からなるインバータ回路とを備
え、Ｐチャネル型ＭＯＳトランジスタ４６およびＮチャ
ネル型トランジスタ４７のゲートは入力端子１に、Ｐチ
ャネル型ＭＯＳトランジスタ４５およびＮチャネル型ト
ランジスタ４８のゲートはインバータ４３の出力端にそ
れぞれ共通接続されるとともに、Ｐチャネル型ＭＯＳト
ランジスタ４６のソースがＰチャネル型トランジスタ４
９のゲートに、Ｎチャネル型トランジスタ４７のソース
がＮチャネル型トランジスタ５０のゲートにそれぞれ接
続され、Ｐチャネル型トランジスタ４９およびＮチャネ
ル型トランジスタ５０からなるインバータ回路の出力端
から逆相信号が逆相信号出力端子２を介して得られる。

【０００８】

【発明が解決しようとする課題】前述の図１１に併せて
従来のクロックドライバ回路の動作説明用タイミングチ
ャートを示した図１２を参照すると、入力端子１および
正相信号出力端子３間にインバータが２段挿入され、入
力端子１および逆相信号出力端子２間にインバータが１
段が挿入されているので、正相信号が逆相信号よりもイ
ンバータ１段分の位相がＴ６時間遅延している。そのた
め、クロックドライバ回路を高速動作させる場合に、互
の位相がそろった正相信号および逆相信号が得られない
という欠点がある。

【０００９】本従来例の動作波形図を示した図１３を参
照すると、下段に示した周波数２００ＭＨｚの矩形波が
入力端子１に供給され、上段に示した正相信号波形３お
よび逆相信号波形２がそれぞれの信号出力端子から出力
されていることを示しており、互の位相が約４．２ｎｓ
ｅｃずれていることがわかる。

【００１０】ここで、上述の図１１の回路で得られた正
相信号よび逆相信号をクロック信号とするマスタスレイ
ブＴ型フリップフロップに適用した場合を考える。

【００１１】このマスタスレイブＴ型フリップフロップ
の回路図を示した図１４を参照すると、上述の正相信号
に対応するクロックＣがロウレベルで逆相信号に対応す
る逆相クロックＣＢがハイレベルのときに導通するトラ
ンファゲート５１と、インバータ５２および５３と、ク
ロックＣがハイレベルで逆相クロックＣＢがロウレベル
のときに導通するトランファゲート５４とがカスケード
接続され、トランファゲート５４の出力端をインバータ
５２の入力端に接続したラッチ回路からなるマスタフリ
ップフロップと、クロックＣがハイレベルで逆相クロッ
クＣＢがロウレベルのときに導通するトランファゲート
５５と、インバータ５６および５７と、クロックＣがロ
ウレベルで逆相クロックＣＢがハイレベルのときに導通
するトランファゲート５８とがカスケード接続され、ト
ランファゲート５８の出力端をインバータ５６の入力端
に接続したラッチ回路からなるスレーブフリップフロッ
プとを有し、マスタフリップフロップの出力端となるイ
ンバータ５２の出力端がスレイフリップフロップのトラ
ンスファゲート５５の入力端に、スレイブフリップフロ
ップの出力端となるインバータ５６の出力端が出力端子
６０に接続されるとともに、インバータ５９を介してマ
スタフリップフロップのトランスファゲート５１の入力
端にそれぞれ帰還接続されて構成されている。

【００１２】このマスタフリップフロップがデータ入力
状態になるのは、トランスファゲート５１導通、トラン
スファゲート５４が非導通の場合である。このときトラ
ンスファゲート５１のオン抵抗が小さい状態で導通状態
になるのは基本的にはクロックＣおよびＣＢがそれぞれ
ロウレベルおよびハイレベルのときであるが、少なくと
もクロックＣＢがハイレベルかクロックＣがロウレベル
のときでもオン抵抗が約半分になって信号を通過させる
から、図１２のＴ２がデータ入力状態の期間にあたる。
また、トランスファゲート５４が導通状態となるのは、
同様に少なくともクロックＣＢがロウレベルかクロック
Ｃがハイレベルのときでも信号を通過させるから、図１
２のＴ１の期間にあたる。

【００１３】したがって、マスタフリップフロップがラ
ッチ状態となるのはトラスファゲート５１が非導通状
態、トランスファゲート５４が導通状態になるＴ３の期
間である。

【００１４】クロックＣおよびＣＢの位相差で生じる期
間Ｔ５はクロックＣおよびＣＢが共にロウレベル、およ
びＴ６はクロックＣおよびＣＢが共にハイレベルである
から、マスタフリプフロップおよびスレイブフリップフ
ロップが共にデータ入力の状態となり、データがスルー
の状態になる。この状態は、インバータ５９と５３の出
力およびインバータ５２と５７の出力とがそれぞれショ
ート状態を生じるので誤動作の原因となる。

【００１５】また、Ｔ３およびＴ４の期間は入力クロッ
クの１周期ＴのＴ／２周期よりも小さくなる。つまり、
正相信号および逆相信号に期間Ｔ５およびＴ６の重なり
があるため、入力信号の周波数よりも見かけ上高い周波
数で動作しなければならないことになるので、入力信号
の周波数を低くせざるを得ない状態を招来する。

【００１６】一方、図１５における従来のクロックドラ
イバ回路では、上述の欠点をなくし、正相出力および逆
相出力をコンプリメンタリとするために段数の多い正相
出力側のインバータサイズを大きくし、段数が少ない逆
相出力側のインバータサイズを小さくすることによって
正相信号および逆相信号間の位相差を等しくなるように
工夫されている。

【００１７】例えば、正相信号出力端子３および逆相信
号出力端子２に接続される次段のインバータサイズを１
とした場合に、インバータ３８，３９，４０，４１およ
び４２のサイズはそれぞれ８，４，２，０．３７および
０．６１としている。最も小さいインバータ４１のサイ
ズを１に正規化すると、インバータ３８，３９，４０，
４１および４２のサイズはそれぞれ２１．６，１０．
８，５．４，１および１．６となり、図１５に示したイ
ンバータサイズの合計は４０．４になる。すなわちこの
クロックドライバ回路は素子サイズが大きくなる欠点が
ある。

【００１８】さらに、図１６における従来のクロックド
ライバ回路では、正相信号出力端子３および逆相信号出
力端子２にコンプリメントな出力が得られる点では図１
５に示した回路と共通するが、トランジスタ４５および
４６からなるソースホロワ回路とトランジスタ４７およ
び４８からなるソースホロワ回路とを含んでいるので、
能動負荷となるトランジスタ４５または４８のいずれか
が導通状態にあるときに対応するトランジスタ４６また
は４７がそれぞれ導通すると、ＶＤＤ→トランジスタ４
５→トランジスタ４６→ＧＮＤまたはＶＤＤ→トランジ
スタ４７→トランジスタ４８→ＧＮＤのルートで貫通電
流が流れる状態が発生する欠点がある。

【００１９】本発明の目的は、上述した従来の欠点に鑑
みてなされたものであり、正相信号および逆相信号を出
力するクロックドライバ回路において、相互の位相ずれ
を軽減したコンプリメンタリでかつ貫通電流の発生を抑
えた回路を提供することにある。

【００２０】

【課題を解決するための手段】本発明のクロックドライ
バ回路は、入力端子および第１の出力端子間に奇数段の
インバータがカスケード接続された第１の駆動部と前記
入力端子および第２の出力端子間に偶数段のインバータ
がカスケード接続された第２の駆動部とを有し、前記入
力端子に供給される１相のクロック信号から前記第１の
駆動部が逆相信号を、前記第２の駆動部が正相信号をそ
れぞれ生成し、所定の内部回路にそれぞれ分配するクロ
ックドライバ回路において、前記クロック信号から前記
インバータ１段分の遅延量と３段分の遅延量とをそれぞ
れ有する信号を合成して前記インバータ２段分の遅延量
を有する前記逆相信号を生成する第１のクロック信号位
相補正手段、および前記インバータの１段分の遅延量と
３段分の遅延量とをそれぞれ有する信号を合成して前記
インバータ２段分の遅延量を有する前記逆相信号と前記
インバータ２段分の遅延量を有する前記正相信号とが互
にコンプリメンタリでかつ位相が等しくなるように補正
された出力を生成する第２のクロック信号位相補正手段
のうち少なくとも一方を備えることを特徴とする。

【００２１】本発明のクロックドライバ回路の他の特徴
は、入力端子および第１の出力端子間に偶数段のインバ
ータがカスケード接続された第１の駆動部と前記入力端
子および第２の出力端子間に奇数段のインバータがカス
ケード接続された第２の駆動部とを有し、前記入力端子
に供給される少なくとも１相のクロック信号から前記第
１の駆動部が正相信号を、前記第２の駆動部が逆相信号
をそれぞれ生成し、所定の内部回路にそれぞれ分配する
クロックドライバ回路において、前記第１および第２の
駆動部を２組有し、一方の前記入力端子には正相のクロ
ック信号が、他方の前記入力端子には逆相のクロック信
号がそれぞれ供給され、これらのクロック信号からそれ
ぞれ生成された前記インバータ１段分の遅延量および２
段分の遅延量を有する信号を合成して互にコンプリメン
タリでかつ位相が補正された前記正相信号および前記逆
相信号をそれぞれ対応する前記第２の駆動部から出力す
る第１のクロック信号位相補正手段、および前記合成を
所定の回数繰り返すことにより互にコンプリメンタリで
かつ位相が補正された前記正相信号および前記逆相信号
をそれぞれ対応する前記第２の駆動部から出力する第２
のクロック信号位相補正手段のうち少なくとも一方の手
段を備えることを特徴とする。

【００２２】

【実施例】本発明の実施例について図面を参照しながら
説明する。

【００２３】図１は本発明の第１の実施例を示す回路図
である。図１を参照すると、このクロックドライバ回路
は、入力端子１および逆相信号出力端子２間にインバー
タ１１、１２および１３がカスケード接続され、これら
３段のインバータと並列接続状態となるようにインバー
タ１４が入力端を入力端子１に、出力端を逆相信号出力
端子２に接続されて構成されている。

【００２４】この構成によれば、インバータ１１、１２
および１３の３段分の遅延量をもつ逆相信号と、インバ
ータ１４の１段分の遅延量をもつ逆相信号とを合成する
ことにより、逆相信号出力端子２にはインバータ２段分
の遅延量をもった逆相信号が得られる。

【００２５】すなわち、本実施例の動作説明用タイミン
グチャートを示した図２の（イ）〜（ホ）を参照する
と、入力端子１に供給された正相信号がインバータ１
１，１２および１３で３段分遅延された信号（インバー
タ１３の出力）とインバータ１４で１段分遅延された信
号がワイヤードＯＲされて、逆相出力端子２に示す波形
になる。

【００２６】このワイヤードＯＲにより、Δｔ１の期間
はインバータ１段のみの通過で遅延量の小さい（この場
合はロウレベルへ変化するタイミングがはやい）インバ
ータ１４の出力の方が先にハイレベルからロウレベルへ
遷移するがインバータ１３の方はまだハイレベルの状態
にあるから、双方の出力が競合し中間電位（（１／２）
ＶＤＤレベル）を経てインバータ１３の出力がロウレベ
ルになった時点で逆相出力端子２もロウレベル状態に安
定する。同様にΔｔ２の期間はインバータ１４の出力の
方が先にロウレベルからハイレベルへ遷移するがインバ
ータ３段の通過で遅延量の大きい（この場合はハイレベ
ルへ変化するタイミングが遅い）インバータ１３の方は
まだロウレベルの状態にあるから、ここでも双方の出力
が競合し中間電位を経てインバータ１３の出力がハイレ
ベルになった時点で逆相出力端子２もハイレベル状態に
安定する。

【００２７】上述のタイムチャートでは後述する第２の
実施例の動作と共通する部分が多いのでタイミングチャ
ートを共用している。また、説明を容易にするためイン
バータ１３および１４の波形図はワイヤードＯＲされな
い出力状態を図示してあり、以下の説明においても同様
である。

【００２８】なお、インバータ１１、１２および１３は
３段として説明したが、所定の遅延量に応じて３段以上
カスケード接続とすることもできるが、素子数とのかね
合いから５段までを限度とすることが望ましい。そのと
き、インバータ１４は３段接続となる。インバータ１
１、１２および１３が４段でインバータ１４が２段の場
合は出力端子２には正転信号が得られる。

【００２９】次に、本発明の第２の実施例の回路図を示
した図３を参照すると、第１の実施例と異なるのは、入
力端子１および正相信号出力端子３間にインバータ１５
および１６がカスケード接続され、正相信号出力端子３
を介して正相信号が、逆相信号出力端子２を介して逆相
信号がそれぞれ得られるようにしたことである。それ以
外の構成は第１の実施例と同様であり、同一構成要素に
は同一の符号を付して構成の説明は省略する。

【００３０】この構成によれば、入力端子１から供給さ
れるクロック信号に対してインバータ１５および１６の
２段分の遅延量をもった正相信号が得られるので、逆相
信号出力端子２から得られる逆相信号と遅延量が等しい
コンプリメンタリな出力が得られる。

【００３１】すなわち、第１の実施例で説明した図２を
再び参照すると、逆相出力端子２のレベルがハイレベル
からロウレベルへ遷移する期間はインバータ１段分の遅
延時間を経過してから３段分の遅延時間を経過した期間
であり、この中間にインバータ２段分の遅延後のタイミ
ングが存在するから、この中間レベルの電位により次段
に接続されるゲート回路が駆動される（逆相出力の次段
の波形）。また、インバータ１５および１６の２段分遅
延された正相出力端子３の信号も同様に次段のゲート回
路を前記中間レベルのタイミングで駆動され（正相出力
の次段の波形）るのでコンプリメントな出力が得られ
る。

【００３２】上述した動作による本実施の動作波形図を
示した図４を参照すると、下段に示した周波数２００Ｍ
Ｈｚの矩形波が入力端子１に供給され、上段に示したほ
ぼコンプリメンタリな正相信号波形３および逆相信号波
形２がそれぞれの信号出力端子から出力されていること
を示している。

【００３３】本実施例においても第１の実施例と同様
に、インバータ１１，１２および１３は遅延量に応じて
３段以上カスケード接続とすることもできるが、素子数
とのかね合いから５段までを限度とすることが望まし
い。そのとき、インバータ１４は３段接続、インバータ
１５および１６は４段接続となる。インバータ１１、１
２および１３が４段でインバータ１４が２段の場合は出
力端子２には正転信号が、インバータ１５および１６が
３段の場合は出力端子３には反転信号得られる。

【００３４】本発明の第３の実施例の回路図を示した図
５を参照すると、第１の実施例と異なるのは、インバー
タ１１の出力端からインバータ１６を介して正相信号出
力端子３から正相信号を得られるようにしたことであ
る。それ以外の構成は第１の実施例と同様であり、同一
構成要素には同一の符号を付して構成の説明は省略す
る。

【００３５】この構成によれば、第２の実施例同様、入
力端子１から供給されるクロック信号に対してインバー
タ１１および１７の２段分の遅延量をもった正相信号が
得られるので、逆相信号出力端子２から得られる逆相信
号と遅延量が等しいコンプリメンタリな出力が得られ
る。

【００３６】本実施例においてもインバータ１１、１２
および１３は３段として説明したが、所定の遅延量に応
じて３段以上のカスケード接続とすることもでき、その
場合は素子数とのかね合いから５段までを限度とするこ
とが望ましい。そのときのインバータ１４は３段、イン
バータ１５および１６は４段接続となる。インバータ１
１、１２および１３が４段でインバータ１４が２段の場
合は出力端子２には正転信号が、インバータ１６が２段
の場合は出力端子３には反転信号得られる。

【００３７】本発明の第４の実施例の回路図を示した図
６を参照すると、このクロックドライバ回路は、正相信
号の入力端子１および正相信号出力端子３間にインバー
タ１８および１９がカスケード接続され、逆相信号の入
力端子４および逆相信号出力端子２間にインバータ２１
および２２がカスケード接続され、かつ正相信号の入力
端子１および逆相信号出力端子２間にインバータ２０
が、逆相信号の入力端子４および正相信号出力端子３間
にインバータ２３がそれぞれ接続されて構成される。

【００３８】この構成によれば、入力端子１から供給さ
れる正相信号はインバータ１８および１９の２段を介し
て得られた信号と入力端子４から供給される逆相信号を
インバータ２３を介して得られた信号とをワイヤードＯ
Ｒで合成して正相信号出力端子３から正相信号が得られ
る。一方、入力端子４から供給される逆相信号はインバ
ータ２１および２２の２段を介して得られた信号と入力
端子１から供給される正相信号をインバータ２０を介し
て得られた信号とをワイヤードＯＲで合成して逆相信号
出力端子２から逆相信号が得られる。

【００３９】すなわち、本実施例の動作説明用タイミン
グチャートを示した図７の（イ）〜（ホ）および（リ）
〜（ル）を参照すると、このワイヤードＯＲにより、正
相信号出力側においては、Δｔ１の期間はインバータ２
３の出力の方が先にロウレベルからハイレベルへ遷移す
るがインバータ１９の方はまだロウレベルの状態にある
から、双方の出力が競合し中間電位を経てインバータ１
９の出力がハイレベルになった時点で正相出力端子３も
ハイレベル状態に安定する。同様にΔｔ２の期間はイン
バータ２３の出力の方が先にハイレベルからロウレベル
へ遷移するがインバータ１９の方はまだハイレベルの状
態にあるから、ここでも双方の出力が競合し中間電位を
経てインバータ１９の出力がロウレベルになった時点で
逆相出力端子２もロウレベル状態に安定する。

【００４０】一方、逆相信号出力側においては、Δｔ１
の期間はインバータ２０の出力の方が先にハイレベルか
らロウレベルへ遷移するがインバータ２２の方はまだハ
イレベルの状態にあるから、双方の出力が競合し中間電
位を経てインバータ２２の出力がロウレベルになった時
点で逆相出力端子２もロウレベル状態に安定する。同様
にΔｔ２の期間はインバータ２０の出力の方が先にロウ
レベルからハイレベルへ遷移するがインバータ２２の方
はまだロウレベルの状態にあるから、ここでも双方の出
力が競合し中間電位を経てインバータ２２の出力がハイ
レベルになった時点で逆相出力端子２もハイレベル状態
に安定する。これらの正相信号および逆相信号は遅延量
が等しい互にコンプリメンタリの関係にある。

【００４１】上述の説明では図７（イ）および（ロ）の
ようなコンプリメンタリな入力信号が供給された場合に
ついて述べたが、同図（ロ）の逆相信号が（イ）の正相
信号に対して＋Δｔｄまたは−Δｔｄだけ位相のずれた
信号が供給された場合は、同図（ニ）および（リ）に示
したインバータ２３および２２の位相の位置からそれぞ
れ＋Δｔｄまたは−Δｔｄだけ位相がずれる。したがっ
て、インバータ１９，２３（ワイヤードＯＲ）とインバ
ータ２２，２０（ワイヤードＯＲ）とはいずれも同図
（ホ）と同図（ル）に示した位置から＋Δｔｄ／２だけ
位相のずれた位置で相互の位相は一致する。同様に−Δ
ｔｄ／２だけ位相がずれた場合も同図（ホ）と同図
（ル）に示した位置から−Δｔｄ／２だけ位相のずれた
位置で相互の位相は一致する。

【００４２】すなわち、入力端子１および４に供給され
る信号は、互にコンプリメンタリではなく、かつ位相の
ずれた信号の場合であっても、正相信号出力端子３およ
び逆相信号出力端子２には互にコンプリメンタリで位相
が等しい信号が得られる。

【００４３】なお、上述のタイムチャートでは後述する
第６の実施例の動作と共通する部分が多いのでタイミン
グチャートを共用している。

【００４４】本実施例においては正相出力側のインバー
タ１８および１９と逆相出力側のインバータ２１および
２２とはそれぞれ２段として説明したが、所定の遅延量
に応じて２段以上のカスケード接続とすることもでき、
その場合は素子数とのかね合いから５段までを限度とす
ることが望ましい。インバータ１８および１９と１９と
２１および２２とをそれぞれそ５段、インバータ２０お
よび２３をそれぞれ４段としたときは入力端子４には正
転信号を、入力端子１には反転信号をそれぞれ供給すれ
ばよい。

【００４５】本発明の第５の実施例の回路図を示した図
８を参照すると、このクロックドライバ回路が第４の実
施例と異なる点は、第２の実施例および第４の実施例の
クロックドライバ回路を組み合せたことであり、図３に
示した第２の実施例のクロックドライバ回路に図６に示
した第４の実施例のクロックドライバ回路をカスケード
接続した。すなわち、第２の実施例のクロックドライバ
回路の正相信号出力端（インバータ１６の出力端）およ
び逆相信号出力端（インバータ１３の出力端）がそれぞ
れ第４の実施例のクロックドライバ回路の正相信号入力
端（インバータ１８の入力端）および逆相信号入力端
（インバータ２１の入力端）に接続されている。

【００４６】この構成によれば、前述した第２の実施例
のクロックドライバ回路の動作により合成された正相信
号および逆相信号からさらに前述した第４の実施例のク
ロックドライバ回路の動作による合成によりコンプリメ
ンタリな出力が正相信号出力端子３および逆相信号出力
端子２からそれぞれ得られる。

【００４７】第５の実施例の動作波形図を示した図９を
参照すると、下段に示した周波数２００ＭＨｚの矩形波
が入力端子１に供給され、上段に示したコンプリメンタ
リな正相信号波形３および逆相信号波形２がそれぞれの
信号出力端子から出力されていることを示している。位
相合わせがさらに追加されているので、第２の実施例よ
りもさらに精度の高いコンプリメンタリな波形が得られ
る。

【００４８】本実施例におけるインバータの段数はそれ
ぞれ第２、第３および第５の実施例における場合と同様
に所定の遅延量に応じて設定することができる。

【００４９】本発明の第６の実施例を示した図１０を参
照すると、このクロックドライバ回路は第４の実施例の
クロックドライバ回路の変形例であり、第４の実施例の
クロックドライバ回路の後段にインバータ３０および３
２と正相および逆相信号を合成するインバータ３０およ
び３３がさらに１段付加されている。

【００５０】すなわち、逆相信号出力側のインバータ１
９と逆相信号出力端子２との間にインバータ３０がカス
ケード接続され、正相信号生成側のインバータ２１の出
力端からインバータ３３を介して逆相信号出力端子２に
接続される。さらに、正相信号出力側のインバータ２２
と正相信号出力端子３との間にインバータ３２がカスケ
ード接続され、逆相信号生成側のインバータ１８の出力
端からインバータ３１を介して正相信号出力端子３に接
続される。

【００５１】この構成によれば、前述した第４の実施例
のクロックドライバ回路動作と同様に、インバータ１段
分の遅れをもつ出力信号と２段分の遅延量をもつ出力信
号とを合成することにより、正相信号および逆相信号の
位相補正を２回行ない、さらに精度の高いコンプリメン
タリなクロック信号出力が正相信号出力端子３および逆
相信号出力端子２からそれぞれ得られる。

【００５２】すなわち、図７を再び参照すると、正相信
号出力側においては、Δｔ３の期間はインバータ３３の
出力の方が先にハイレベルからロウレベルへ遷移するが
インバータ３０の方はまだハイレベルの状態にあるか
ら、双方の出力が競合し中間電位を経てインバータ３０
の出力がロウレベルになった時点で正相出力端子３もロ
ウレベル状態に安定する。同様にΔｔ４の期間はインバ
ータ３３の出力の方が先にロウレベルからハイレベルへ
遷移するがインバータ３０の方はまだロウレベルの状態
にあるから、ここでも双方の出力が競合し中間電位を経
てインバータ３０の出力がハイレベルになった時点で正
相出力端子３もハイレベル状態に安定する。

【００５３】一方、逆相信号出力側においては、Δｔ３
の期間はインバータ３１の出力の方が先にロウレベルか
らハイレベルへ遷移するがインバータ３２の方はまだロ
ウレベルの状態にあるから、双方の出力が競合し中間電
位を経てインバータ３２の出力がハイレベルになった時
点で逆相出力端子２もハイレベル状態に安定する。同様
にΔｔ４の期間はインバータ３１の出力の方が先にハイ
レベルからロウレベルへ遷移するがインバータ３１の方
はまだハイレベルの状態にあるから、ここでも双方の出
力が競合し中間電位を経てインバータ３１の出力がロウ
レベルになった時点で逆相出力端子２もロウレベル状態
に安定する。これらの正相信号および逆相信号は遅延量
が等しい互にコンプリメンタリの関係にある。

【００５４】本実施例においても第４の実施例と同様
に、入力端子１および４に供給される信号は、互にコン
プリメンタリではなく、かつ位相のずれた信号の場合で
あっても、正相信号出力端子３および逆相信号出力端子
２には互にコンプリメンタリで位相の等しい信号が得ら
れる。

【００５５】また、本実施例においては直列接続される
インバータ１８，１９および３０と２１，２２および３
２とは３段として説明したが、所定の遅延量に応じて３
段以上カスケード接続とすることもでき、その場合は素
子数とのかね合いから５段までを限度とすることが望ま
しい。４段接続の場合は、入力端子４には正転信号を、
入力端子１には反転信号をそれぞれ供給すればよい。

【００５６】

【発明の効果】以上説明したように、本発明のクロック
ドライバ回路は、クロック信号からインバータ１段分の
遅延量と３段分の遅延量とをそれぞれ有する信号を合成
してインバータ２段分の遅延量を有する逆相信号を生成
する第１のクロック信号位相補正手段、およびインバー
タの１段分の遅延量と３段分の遅延量とをそれぞれ有す
る信号を合成してインバータ２段分の遅延量を有する逆
相信号とインバータ２段分の遅延量を有する正相信号と
が互にコンプリメンタリでかつ位相が等しくなるように
補正された出力を生成する第２のクロック信号位相補正
手段のうち少なくとも一方を備える。

【００５７】また、第１および第２の駆動部を２組有
し、一方の入力端子には正相のクロック信号が、他方の
入力端子には逆相のクロック信号がそれぞれ供給され、
これらのクロック信号からそれぞれ生成されたインバー
タ１段分の遅延量および２段分の遅延量を有する信号を
合成して互にコンプリメンタリでかつ位相が補正された
正相信号および逆相信号をそれぞれ対応する第２の駆動
部から出力する第１のクロック信号位相補正手段、およ
び前記合成を所定の回数繰り返すことにより互にコンプ
リメンタリでかつ位相が補正された正相信号および逆相
信号をそれぞれ対応する第２の駆動部から出力する第２
のクロック信号位相補正手段のうち少なくとも一方の手
段を備える。

【００５８】したがって、精度の高いコンプリメンタリ
なクロック信号出力が正相信号出力端子および逆相信号
出力端子からそれぞれ得られる。

【００５９】さらに、それぞれの前記インバータの有す
る同一構成要素のトランジスタは、互に所定の同一トラ
ンジスタサイズにそろえて構成されるので、それぞれの
トランジスタサイズの比を個別の値に規定する必要がな
く、素子サイズを小さくできるのでチップ面積の余分な
増大を抑えることができる。

【００６０】さらにまた、構成要素にソースホロワ回路
を用いる必要がないので、ソースホロワを流れる貫通電
流がなく余分な電力を消費することがない。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】第１および第２の実施例の動作説明用タイミン
グチャートである。

【図３】本発明の第２の実施例を示す回路図である。

【図４】第２の実施例の動作波形図である。

【図５】本発明の第３の実施例を示す回路図である。

【図６】本発明の第４の実施例を示す回路図である。

【図７】第４および第６の実施例の動作説明用タイミン
グチャートである。

【図８】本発明の第５の実施例を示す回路図である。

【図９】第５の実施例の動作波形図である。

【図１０】本発明の第６の実施例を示す回路図である。

【図１１】従来例のクロックドライバ回路を示す回路図
である。

【図１２】図１１に示した従来例の動作説明用のタイミ
ングチャートである。

【図１３】図１１に示した従来例の動作波形図である。

【図１４】図１１に示したクロックドライバ回路を用い
たマスタスレイブＴ型フリップフロップの回路図であ
る。

【図１５】従来例のクロックドライバ回路の他の例を示
す回路図である。

【図１６】従来例のクロックドライバ回路のさらに他の
例を示す回路図である。

【符号の説明】

１正相信号の入力端子２逆相信号出力端子３正相信号出力端子４逆相信号の入力端子１１〜３２インバータ

Claims

【特許請求の範囲】

【請求項１】入力端子および第１の出力端子間に奇数
段のインバータがカスケード接続された第１の駆動部と
前記入力端子および第２の出力端子間に偶数段のインバ
ータがカスケード接続された第２の駆動部とを有し、前
記入力端子に供給される１相のクロック信号から前記第
１の駆動部が逆相信号を、前記第２の駆動部が正相信号
をそれぞれ生成し、所定の内部回路にそれぞれ分配する
クロックドライバ回路において；前記クロック信号から
前記インバータ１段分の遅延量と３段分の遅延量とをそ
れぞれ有する信号を合成して前記インバータ２段分の遅
延量を有する前記逆相信号を生成する第１のクロック信
号位相補正手段、および前記インバータの１段分の遅延
量と３段分の遅延量とをそれぞれ有する信号を合成して
前記インバータ２段分の遅延量を有する前記逆相信号と
前記インバータ２段分の遅延量を有する前記正相信号と
が互にコンプリメンタリでかつ位相が等しくなるように
補正された出力を生成する第２のクロック信号位相補正
手段のうち少なくとも一方を備えることを特徴とするク
ロックドライバ回路。
【請求項２】前記第１のクロック信号位相補正手段
は、前記第１の駆動部が前記インバータ３段からなり、
かつ前記第２の駆動部に代えて前記インバータ１段から
なる第３の駆動部が前記第１の駆動部入力端および出力
端間に並列接続されて前記逆相信号を出力するように構
成されることを特徴とする請求項１記載のクロックドラ
イバ回路。
【請求項３】前記第２のクロック信号位相補正手段
は、前記第１の駆動部が前記インバータ３段からなり、
かつ前記第２の駆動部が前記インバータ２段からなると
ともに、前記インバータ１段からなる第４の駆動部が前
記第１の駆動部の入力端および出力端間に並列接続され
て前記逆相信号を出力するように構成されたことを特徴
とする請求項１記載のクロックドライバ回路。
【請求項４】前記第２のクロック信号位相補正手段
は、前記第１の駆動部が前記インバータ３段からなり、
かつ前記第２の駆動部に代えて前記インバータ１段から
なる第５の駆動部が前記第１の駆動部の初段出力端およ
び前記第２の出力端子間に接続されて前記正相信号を出
力するとともに、前記インバータ１段からなる第６の駆
動部が前記第１の駆動部の入力端および出力端間に並列
接続されて前記逆相信号を出力するように構成されたこ
とを特徴とする請求項１記載のクロックドライバ回路。
【請求項５】入力端子および第１の出力端子間に偶数
段のインバータがカスケード接続された第１の駆動部と
前記入力端子および第２の出力端子間に奇数段のインバ
ータがカスケード接続された第２の駆動部とを有し、前
記入力端子に供給される少なくとも１相のクロック信号
から前記第１の駆動部が正相信号を、前記第２の駆動部
が逆相信号をそれぞれ生成し、所定の内部回路にそれぞ
れ分配するクロックドライバ回路において；前記第１お
よび第２の駆動部を２組有し、一方の前記入力端子には
正相のクロック信号が、他方の前記入力端子には逆相の
クロック信号がそれぞれ供給され、これらのクロック信
号からそれぞれ生成された前記インバータ１段分の遅延
量および２段分の遅延量を有する信号を合成して互にコ
ンプリメンタリでかつ位相が補正された前記正相信号お
よび前記逆相信号をそれぞれ対応する前記第２の駆動部
から出力する第１のクロック信号位相補正手段、および
前記合成を所定の回数繰り返すことにより互にコンプリ
メンタリでかつ位相が補正された前記正相信号および前
記逆相信号をそれぞれ対応する前記第２の駆動部から出
力する第２のクロック信号位相補正手段のうち少なくと
も一方の手段を備えることを特徴とするクロックドライ
バ回路。
【請求項６】前記第１のクロック信号位相補正手段
は、２組の前記第１の駆動部がそれぞれ前記インバータ
２段からなり、かつ２組の前記第２の駆動部がそれぞれ
前記インバータ１段からなるとともに、それぞれの前記
第１の駆動部の出力端を互に他方の第２の駆動部の出力
端に接続して構成されることを特徴とする請求項５記載
のクロックドライバ回路。
【請求項７】前記第１のクロック信号位相補正手段
は、インバータ２段からなる第３の駆動部と、インバー
タ３段からなる第４の駆動部にインバータ１段からなる
前記第５の駆動部が並列接続された並列接続回路とをさ
らに有し、２組の前記第１の駆動部がそれぞれ前記イン
バータ２段からなり、かつ２組の前記第２の駆動部がそ
れぞれ前記インバータ１段からなるとともにそれぞれの
前記第１の駆動部の出力端が互に他方の第２の駆動部の
出力端に接続され、前記入力端子および一方の前記第１
および第２の駆動部の共通接続された入力端間に前記第
３の駆動部がカスケード接続され、前記入力端子および
他方の前記第１および第２の駆動部の共通接続された入
力端間に前記並列接続回路がカスケード接続されて構成
されることを特徴とする請求項５記載のクロックドライ
バ回路。
【請求項８】前記第２のクロック信号位相補正手段
は、それぞれ前記インバータ１段からなり前記第２の駆
動部にカスケード接続される第６の駆動部とそれぞれ前
記インバータ１段からなり入力端が前記第２の駆動部の
初段出力端に接続される第７の駆動部とをさらに２組有
し、２組の前記第１の駆動部がそれぞれ前記インバータ
２段からなり、かつ２組の前記第２の駆動部がそれぞれ
前記インバータ１段からなるとともにそれぞれの前記第
１の駆動部の出力端が互に他方の第２の駆動部の出力端
に接続され、２組の前記第７の駆動部出力端がそれぞれ
他方の第６の駆動部の出力端に接続されて構成されるこ
とを特徴とする請求項５記載のクロックドライバ回路。
【請求項９】それぞれの前記インバータの有する同一
構成要素のトランジスタは、互に所定の同一トランジス
タサイズにそろえて構成されることを特徴とする請求項
１または５記載のクロックドライバ回路。