JP3611045B2

JP3611045B2 - 位相整合回路

Info

Publication number: JP3611045B2
Application number: JP20297694A
Authority: JP
Inventors: 禎之安田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1994-08-05
Filing date: 1994-08-05
Publication date: 2005-01-19
Anticipated expiration: 2020-01-19
Also published as: JPH0851347A

Description

【０００１】
【産業上の利用分野】
本発明はデジタル集積回路において、位相が揃った信号（例えば、正相と逆相のクロック）を発生する位相整合回路に関するものである。
【０００２】
【従来の技術】
図１３はインバータ回路を用いて相補信号を生成する回路を示す回路図である。図１３の（ａ）において、１０１は入力端子、１０２は正相出力端子、１０３は逆相出力端子、１０４はインバータ回路である。インバータ回路１０４は逆相信号を出力するために伝搬遅延時間Ｔｐｄを要するので、正相信号に対して逆相信号は位相が遅れる。
【０００３】
【発明が解決しようとする課題】
この問題を解決するために、図１３の（ｂ）に示すように、従来では、上記時間Ｔｐｄと同程度の遅延を持ち、信号が反転しない素子１０５を挿入することによって、位相を合わせていた。
【０００４】
しかながら、異なった構成の回路を経由するため、素子１０５のバラツキにより位相を一致させることは難しかった。
【０００５】
本発明は以上の問題点を解決し、位相の揃った相補信号を得ることができるようにした位相整合回路を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】
このために、本発明の位相整合回路は、第１、第２入力端子に一方がハイレベルなら他方がローレベルとなる相補信号を入力し、これら相補信号相互に位相差がある場合でも、第１、第２出力端子から位相の揃った相補信号を取り出す位相整合回路であって、制御端子、第１端子、及び第２端子を有し、上記制御端子に入力する信号に応じて第１端子と第２端子の間を高コンダクタンス又は低コンダクタンスに制御する第１、第２伝達回路と、第１、第２インバータ回路とから成り、上記第１インバータ回路の入力端子を上記第１伝達回路の上記第１端子に接続するとともに、上記第１インバータ回路の出力端子を上記第１伝達回路の制御端子、及び上記第２伝達回路の上記第２端子に接続し、上記第２インバータ回路の入力端子を上記第２伝達回路の上記第１端子に接続するとともに、上記第２インバータ回路の出力端子を上記第２伝達回路の制御端子、及び上記第１伝達回路の上記第２端子に接続し、上記第１インバータ回路の入力端子を上記第１入力端子に、出力端子を上記第１出力端子とし、上記第２インバータ回路の入力端子を上記第２入力端子、出力端子を上記第２出力端子とし、上記第１、第２の伝達回路は共に、第１端子と第２端子との間のコンダクタンスが、制御端子に入力される信号がハイレベル／ローレベルの時にそれぞれ高コンダクタンス／低コンダクタンスとなる、あるいは制御端子に入力される信号がローレベル／ハイレベルの時にそれぞれ高コンダクタンス／低コンダクタンスとなる回路である構成とした。
【０００７】
本発明では、上記請求項１の回路に加えて第３インバータ回路を設け、上記第３インバータ回路の入力端子を上記第１インバータ回路の入力端子に共通接続し、上記第３インバータ回路の出力端子を上記第２インバータ回路の入力端子に接続し、上記第３インバータ回路の入力端子に信号を入力し、上記第１、第２出力端子から位相の揃った相補信号を取り出すように構成することもできる。
【０００８】
【作用】
本発明では、第１インバータ回路の出力信号によって制御される第１伝達回路によって第１入力端子の信号レベルを第２出力端子の出力信号に供給させ、第２インバータ回路の出力信号によって制御される第２伝達回路によって第２入力端子の信号レベルを第１出力端子の出力信号に供給させることにより、第１、第２出力端子から位相の揃った信号を得る。
【０００９】
【実施例】
以下、本発明の実施例を説明する。本発明では、従来、複数の信号が異なった構成の回路を経由して位相を揃えていたのに対し、全ての信号が複数の同じ回路を通過するととにも、伝達回路を用いて位相の進んだ信号を帰還させている。これにより、入力信号の位相が揃っていなくても、位相を揃えて出力する。
【００１０】
図１は位相整合回路の第１実施例を示す回路図である。１は第１入力端子、２は第２入力端子、３は第１出力端子、４は第２出力端子、５は第１入力端子１と第１出力端子３との間に接続される第１ＣＭＯＳインバータ回路、６は第２入力端子２と第２出力端子４との間に接続される第２ＣＭＯＳインバータ回路、７は第１伝達回路、８は第２伝達回路である。
【００１１】
第１伝達回路７は、ゲート幅の大きいｎＭＯＳトランジスタＱ１とゲート幅の小さいｎＭＯＳトランジスタＱ２のドレイン、ソースを各々共通接続した並列接続構成で成る。そして、一方のトランジスタＱ１のゲート（制御端子）は第１ＣＭＯＳインバータ回路５の出力側に接続され、他方のトランジスタＱ２のゲートは高レベル電圧（例えば、電圧ＶＤＤ）の端子９に接続され、一方の並列接続端子は第１の入力端子１に、他方の並列接続端子は第２の出力端子４に接続されている。
【００１２】
第２伝達回路８も、ゲート幅の大きいｎＭＯＳトランジスタＱ３とゲート幅の小さいｎＭＯＳトランジスタＱ４のドレイン、ソースを各々共通接続した並列接続構成で成る。そして、一方のトランジスタＱ３のゲート（制御端子）は第２ＣＭＯＳインバータ回路６の出力側に接続され、他方のトランジスタＱ４のゲートは上記端子９に接続され、一方の並列接続端子は第２の入力端子２に、他方の並列接続端子は第１の出力端子３に接続されている。
【００１３】
上記第１伝達回路７は、制御端子（トランジスタＱ１のゲート）に印加する電圧を高レベル／低レベルで切り替えることにより、ソース、ドレインの共通接続端子相互間を高コンダクタンス状態（トランジスタＱ１、Ｑ２の両者が導通）／低コンダクタンス状態（トランジスタＱ２のみ導通）に制御できる。これは、第２伝達回路８についても同様である。
【００１４】
次に動作を説明する。
第１入力端子１に入力する正相信号と第２入力端子２に入力する逆相信号の位相が完全に一致している場合には、正相／逆相の回路が合同であるため、第１、第２出力端子３、４に得られる出力信号の位相も完全に一致する。
【００１５】
第２入力端子２に入力する信号Ａ２の位相が、第１入力端子１に入力する信号Ａ１の位相よりも遅れている場合の第１、第２出力端子３、４の信号Ｙ１、Ｙ２の波形を図２に示す。なお、出力信号Ｙ１、Ｙ２において破線で示したものは、伝達回路７、８がない場合の第１、第２ＣＭＯＳインバータ回路５、６の出力波形である。
【００１６】
まず、入力信号Ａ１が高レベル、Ａ２が低レベルのとき、出力信号Ｙ２は高レベルである。このとき、第２伝達回路８のトランジスタＱ３が導通して第２入力端子２と第１出力端子３が導通している。また、第１伝達回路７のトランジスタＱ１は遮断しているが、これと対のトランジスタＱ２が導通しているので、その導通抵抗を介して第１入力端子１と第２出力端子４が弱く（高抵抗で）接続されている。
【００１７】
この後、入力信号Ａ１が低レベルになると、第１ＣＭＯＳインバータ回路５が反転してその出力信号Ｙ１がプルアップされる。ただし、第１出力端子３は第２伝達回路８のトランジスタＱ３を介して第２入力端子２と導通しているので、その立ち上がりは第２伝達回路８がない場合に比べて遅くなる。このとき、第２ＣＭＯＳインバータ回路６は依然として高レベルの信号を出力している。しかし、第２出力端子４は第１伝達回路７のトランジスタＱ２を介して第１入力端子１と弱く接続されているので、徐々にプルダウンされる。
【００１８】
この後、出力信号Ｙ２が論理閾値（例えばＶＤＤ／２）よりも低くなると、第２伝達回路８のトランジスタＱ３が遮断し、第２入力端子２と第１出力端子３との間の接続が弱くなるので、入力信号Ａ２の立ち上がりが遅れたとしても、出力信号Ｙ１の電位は急速に上昇する。
【００１９】
この出力信号Ｙ１が高レベルになると、第１伝達回路７のトランジスタＱ１が導通するので、入力信号Ａ２の立ち上がりが遅れたとしても、出力信号Ｙ２の電位は急速に降下する。入力信号Ａ２の立ち上がりが入力信号Ａ１の立ち下がりと同時の場合、いずれの遷移も更に速やかに行なわれる。
【００２０】
入力信号Ａ１が低レベルから高レベルになると、第１ＣＭＯＳインバータ回路５は反転してその出力信号Ｙ１はプルダウンされる。このとき、第１出力端子３は第２伝達回路８のトランジスタＱ４を介して第２入力端子２と弱く接続されているので、その立ち下がりはその第２伝達回路８がない場合に比べて遅くなる。また、第２ＣＭＯＳインバータ６は依然として低レベルの出力信号を出力している。しかし、第２出力端子４は第１伝達回路７を介して入力端子１と接続されているので、急速にプルアップされる。
【００２１】
出力信号Ｙ２が論理閾値よりも高くなると、第２伝達回路８のトランジスタＱ３が導通し、第２入力端子２が第１出力端子３に接続されるので、入力信号Ａ２の立ち下がりが遅れている場合には、出力信号Ｙ１のプルダウンは遅くなり、入力信号Ａ２の立ち下がりが完了すると同時に出力信号Ｙ１は低レベルとなる。
【００２２】
出力信号Ｙ２の電位は、予め第１伝達回路７のトランジスタＱ１を介して徐々にプルアップされているので、入力信号Ａ２が立ち下がり第２ＣＭＯＳインバータ回路６が反転すると、出力信号Ｙ２の電位は速やかに高レベルに上昇する。入力信号Ａ２の立ち下がりが入力信号Ａ１の立ち上がりと同時の場合、いずれの遷移も更に速やかに行なわれる。
【００２３】
このように、第１、第２伝達回路７、８がない場合には、入力信号Ａ１、Ａ２の位相差がそのまま出力信号Ｙ１、Ｙ２の位相差となるが、図１に示す構成を採用すると、出力端子３、４から位相の揃った信号を得ることができる。図２では入力信号Ａ２の位相が入力信号Ａ１の位相よりも遅れて入力される場合を例に説明したが、逆の場合も同様にして位相の揃った信号を得ることができる。
【００２４】
図３は位相整合回路の第２実施例を示す回路図である。この実施例は、第３ＣＭＯＳインバータ回路１０により入力信号Ａ１から入力信号Ａ２を得るようにしたものである。すなわち、第３ＣＭＯＳインバータ回路１０の入力端子を第１ＣＭＯＳインバータ回路５の入力端子と共通接続し、出力端子を第２ＣＭＯＳインバータ回路６の入力端子に接続したものである。
【００２５】
この第２実施例では、第３ＣＭＯＳインバータ回路１０の入力端子に信号Ａ１を入力すると、その第３ＣＭＯＳインバータ回路１０の出力端子には、入力信号よりも伝搬遅延時間Ｔｐｄだけ遅れて逆相の信号Ａ２が出力される。正相信号を受け入れた第１ＣＭＯＳインバータ回路５とＴｐｄだけ遅れた逆相信号を受け入れた第２ＣＭＯＳインバータ回路６は、図１に示した第１実施例の位相整合回路と同様に動作し、第１、第２出力端子３、４から位相の揃った相補信号を得ることができる。
【００２６】
なお、図１、図３に示した第１、第２実施例の回路において、第１伝達回路７、第２伝達回路８のゲート幅の大きいｎＭＯＳトランジスタＱ１、Ｑ３、ゲート幅の小さいｎＭＯＳトランジスタＱ２、Ｑ４は次のように置換することができ、この組み合せでも同様に出力信号の位相を揃えることができる。
【００２７】
すなわち、第１伝達回路７のゲート幅の大きいｎＭＯＳトランジスタＱ１をゲート幅の大きいｐＭＯＳトランジスタに置き換えて、このトランジスタのゲートを第１ＣＭＯＳインバータ回路５の出力端子に接続し、第２伝達回路８のゲート幅の大きいｎＭＯＳトランジスタＱ３をゲート幅の大きいｐＭＯＳトランジスタに置き換えて、このトランジスタのゲートを第２ＣＭＯＳインバータ回路６の出力端子に接続する。また、第１、第２伝達回路７、８のゲート幅の小さいｎＭＯＳトランジスタＱ２、Ｑ４は、これを抵抗素子に置き換えるか、又はゲート幅の小さいｐＭＯＳトランジスタに置き換えそのゲートに低レベルの電位を与える。
【００２８】
この組み合せ構成のときは、第１ＣＭＯＳインバータ回路５の出力が低レベルのとき第１伝達回路７のｐＭＯＳトランジスタが導通してその入出力間が高コンダクタンスになって第２出力端子４の電位を制御し、第２ＣＭＯＳインバータ回路６の出力が低レベルのとき第２伝達回路８のｐＭＯＳトランジスタが導通してその入出力間が高コンダクタンスになって、第１出力端子３の電位を制御して、第１、第２出力端子３、４の信号の位相を揃えることができる。
【００２９】
次に、本発明の位相整合回路の位相整合の効果を図４にシミュレーション結果で示す。なお、ここでは、図１における第１、第２伝達回路７、８のゲート幅の小さいｎＭＯＳトランジスタＱ２、Ｑ４を同値の抵抗素子Ｒに置換して構成した図５に示す回路を用いた。
【００３０】
図４において、横軸には抵抗素子Ｒの抵抗値を示す。この値が小さいほどコンダクタンスが大きい。抵抗値が無限大の場合は、抵抗素子を全く接続しない場合（従ってｎＭＯＳトランジスタのみ）である。縦軸には信号の位相差を示す。
【００３１】
相補信号となるべき入力信号Ａ１、Ａ２の位相差（Ａ２−Ａ１）を実線Ｐ１で、本実施例の位相整合回路を通過させた場合の出力信号Ｙ１、Ｙ２の位相差（Ｙ２−Ｙ１）を点線Ｐ２、Ｐ３、Ｐ４で示す。Ｐ１は図５に示す回路を１段とした場合、Ｐ２は図６に示すように間に反転防止のためのインバータ回路１１、１２を介して本実施例の位相整合回路１３を２段接続した場合、Ｐ３は同様にして３段接続した場合の特性を示している。
【００３２】
図４において、入力信号の位相特性Ｐ１で１３０ｐｓの位相差があった場合、本実施例の位相整合回路を１段通過させることにより、特性Ｐ２に示すように、位相差が少なくなることが分かる。抵抗素子Ｒの抵抗値は小さすぎると位相差の符号が反転すること、その抵抗値のバラツキによる位相差の変動が見込まれるとこを考慮すると、このシミュレーションの場合では、抵抗値は４〜７ＫΩ（５ＫΩ程度）とすることが望ましい。５ＫΩの場合、特性Ｐ２で位相差は５０ｐｓに低減される。
【００３３】
また、特性Ｐ２〜Ｐ４より明らかなように、本実施例の位相整合回路を多段接続することにより一層位相差を軽減することが可能となることが分かる。抵抗値５ＫΩで３段縦続接続（特性Ｐ４）した場合、位相差をほぼゼロとすることができる。
【００３４】
図７は位相整合回路の発展拡張の第３実施例のブロック図である。２１〜２３は第１〜第３入力端子、２４〜２６は第１〜第３出力端子、２７〜２９は第１〜第３の甲種論理回路、３０〜３２は制御端子が高レベル（又は低レベル）になることにより入力端子（端子１）と出力端子（端子２）の間を導通させる第１〜第３伝達回路である。
【００３５】
第１伝達回路３０は第１入力端子２１と第２出力端子２５の間に、第２伝達回路３１は第２入力端子２２と第３出力端子２６との間に、第３伝達回路３２は第３入力端子２３と第１出力端子２４との間に接続されている。
【００３６】
そして、第１伝達回路３０の制御端子は第１甲種論理回路２７の出力端子に接続され、第２伝達回路３１の制御端子は第２甲種論理回路２８の出力端子に接続され、第３伝達回路３２の制御端子は第３甲種論理回路２９の出力端子に接続されている。
【００３７】
上記第１〜第３甲種論理回路２７〜３９は、図８に示すように、高レベルＨ（＝Ｖ１［ｖ］）が入力すると低レベルＬ（＝Ｖ２［ｖ］）を出力し、低レベルＬが入力すると高レベルＨと低レベルＬの中間のレベルＭ（＝Ｖ３［ｖ］、例えば（Ｖ１＋Ｖ２）／２［ｖ］）を出力し、中間レベルＭが入力すると高レベルＨを出力する。
【００３８】
第１入力端子２１の入力信号レベルはＶ１、Ｖ２、Ｖ３、Ｖ１、Ｖ２、・・・・の順に繰り返し、第２入力端子２２の入力信号レベルはＶ２、Ｖ３、Ｖ１、Ｖ２、Ｖ３、・・・・の順に繰り返し、第３入力端子２３の入力信号レベルはＶ３、Ｖ１、Ｖ２、Ｖ３、Ｖ１の順に繰り返し、これらの信号相互は位相差がないか、あるいは位相差があっても信号の最小パルス幅よりも短い時間であるように入力する。
【００３９】
この実施例では、信号相互に入力時間差がある場合でも、図９に示すように第１〜第３出力端子２４〜２６から位相の揃った出力信号を得ることができる。
【００４０】
図１０は、上記第３の実施例を変形した位相整合回路を示すブロック図である。図７に示した部分と同一の部分には同一の符号を付した。ここでは、第１入力端子２１と第２甲種論理回路２８の入力端子との間に乙種論理回路３３を接続し、第１入力端子２１と第３甲種論理回路２９の入力端子との間に丙種論理回路３４を接続している。
【００４１】
乙種論理回路３３は図１１に示すように、信号Ｖ１［ｖ］が入力すると信号Ｖ３［ｖ］を出力し、信号Ｖ２［ｖ］が入力すると信号Ｖ１［ｖ］を出力し、信号Ｖ３［ｖ］が入力すると信号Ｖ２［ｖ］を出力する。
【００４２】
また、丙種論理回路３４は図１２に示すように、信号Ｖ１［ｖ］が入力すると信号Ｖ２［ｖ］を出力し、信号Ｖ２［ｖ］が入力すると信号Ｖ３［ｖ］を出力し、信号Ｖ３［ｖ］が入力すると信号Ｖ１［ｖ］を出力する。
【００４３】
この図１０に示す位相整合回路では、入力端子２１にＶ１、Ｖ２、Ｖ３、Ｖ１、Ｖ２、・・・の順に繰り返す入力信号を入力させると、第１〜第３出力端子２４〜２６から位相の揃った信号を得ることができる。
【００４４】
【発明の効果】
以上から本発明の位相整合回路によれば、入力する２個の相補信号の位相を揃えることができ、また単相信号から位相の揃った相補信号をえることができるようになる。
【００４５】
このため、この位相整合回路を接続することによって、相補クロックの位相を揃えることができるので、この相補クロックを受けて動作するＤＦＦ等の順序回路の最高動作周波数を向上させる効果がある。
【００４６】
また、位相の揃った相補信号を得ることができるので、従来、相補信号を伝搬するために必要であった正相用と逆相用の２組の回路のうち、一方の伝送回路が不要となって、回路の占有面積を少なくできる効果がある。
【００４７】
更に、本発明の位相整合回路を接続することによって、正相用と逆相用の２組の回路の内、一方の伝送回路が不要となるので、回路の消費電力を少なくできる効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施例の位相整合回路の回路図である。
【図２】図１の位相整合回路の動作の波形図である。
【図３】本発明の第２実施例の位相整合回路の回路図である。
【図４】本発明の位相整合回路のシミュレーション結果を示す位相特性図である。
【図５】図４に示すシミュレーションに使用した位相整合回路の回路図である。
【図６】シミュレーションに使用した位相整合回路の２段縦続接続のブロック図である。
【図７】本発明の第３実施例の位相整合回路のブロック図である。
【図８】第３実施例で使用した甲種論理回路の真理値の説明図である。
【図９】第３実施例の動作の波形図である。
【図１０】本発明の第４実施例の位相整合回路のブロック図である。
【図１１】第４実施例で使用した乙種論理回路の真理値の説明図である。
【図１２】第４実施例で使用した丙種論理回路の真理値の説明図である。
【図１３】従来の相補信号を得るための回路図である。
【符号の説明】
１〜２：第１〜第２入力端子、３〜４：第１〜第２出力端子、５〜６：：第〜第２ＣＭＯＳインバータ回路、７〜８：第１〜第２伝達回路、９：高レベル電圧印加用の端子、１０：第３ＣＭＯＳインバータ回路、１１、１２：インバータ回路、１３：位相整合回路、
２１〜２３：第１〜第３入力端子、２４〜２６：第１〜第３出力端子、２７〜２９：第１〜第３甲種論理回路、３０〜３２：第１〜第３伝達回路、３３：乙種論理回路、３４：丙種論理回路。

Claims

第１、第２入力端子に一方がハイレベルなら他方がローレベルとなる相補信号を入力し、これら相補信号相互に位相差がある場合でも、第１、第２出力端子から位相の揃った相補信号を取り出す位相整合回路であって、
制御端子、第１端子、及び第２端子を有し、上記制御端子に入力する信号に応じて第１端子と第２端子の間を高コンダクタンス又は低コンダクタンスに制御する第１、第２伝達回路と、第１、第２インバータ回路とから成り、
上記第１インバータ回路の入力端子を上記第１伝達回路の上記第１端子に接続するとともに、上記第１インバータ回路の出力端子を上記第１伝達回路の制御端子、及び上記第２伝達回路の上記第２端子に接続し、
上記第２インバータ回路の入力端子を上記第２伝達回路の上記第１端子に接続するとともに、上記第２インバータ回路の出力端子を上記第２伝達回路の制御端子、及び上記第１伝達回路の上記第２端子に接続し、
上記第１インバータ回路の入力端子を上記第１入力端子に、出力端子を上記第１出力端子とし、上記第２インバータ回路の入力端子を上記第２入力端子、出力端子を上記第２出力端子とし、
上記第１、第２の伝達回路は共に、第１端子と第２端子との間のコンダクタンスが、制御端子に入力される信号がハイレベル／ローレベルの時にそれぞれ高コンダクタンス／低コンダクタンスとなる、あるいは制御端子に入力される信号がローレベル／ハイレベルの時にそれぞれ高コンダクタンス／低コンダクタンスとなる回路であることを特徴とする位相整合回路。
上記請求項１の回路及び第３インバータ回路からなり、
上記第３インバータ回路の入力端子を上記第１インバータ回路の入力端子に共通接続し、
上記第３インバータ回路の出力端子を上記第２インバータ回路の入力端子に接続し、
上記第３インバータ回路の入力端子に信号を入力し、上記第１、第２出力端子から位相の揃った相補信号を取り出すことを特徴とする位相整合回路。