JP4509737B2

JP4509737B2 - 差動信号生成回路および差動信号送信回路

Info

Publication number: JP4509737B2
Application number: JP2004314090A
Authority: JP
Inventors: 親宏堀
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-10-28
Filing date: 2004-10-28
Publication date: 2010-07-21
Anticipated expiration: 2024-10-28
Also published as: JP2006129028A; US20060097760A1

Description

本発明は、論理が互いに逆の差動信号を生成する差動信号生成回路および差動信号送信回路に関する。

２本の信号線を利用して差動小振幅論理信号を送信するＬＶＤＳ（Low Voltage Differential Signaling）が提案されている（特許文献１参照）。ＬＶＤＳでは、論理が互いに逆の差動信号を送信端から送信し、受信端で２本の信号線間に抵抗を接続して終端する。送信端から送信する差動信号の電流の向きを切り換えることで「０」と「１」の２値データを生成して送信する。受信端では、抵抗の両端のうちどちらが高いかを差動アンプで検出して信号値を決定する。

ＬＶＤＳは色々な利点を持つが、その１つに「信号線における電磁放射ノイズが少ない」というものがある。差動信号を伝送するペア線に互いに逆方向に電流が流れる方式である上に、「０」と「１」では電流方向が変わるだけで電流量も変化しないためである。また、終端抵抗の影響で信号線に電位差が生じるが、どちらの配線の電位が高いかは信号値の０／１により変化するものの、その電圧自体に変化は無く、このことも電磁放射を少なくしている。

ところが、電磁放射が少なくなるのは、ペア線上の差動信号の論理がほぼ理想的に切り替わった場合である。実際には、差動信号を生成する複数のトランジスタがオン・オフするタイミングのずれ等により、差動信号の論理切替時に差動信号の論理が一時的に大きく変化したり、ペア線を流れる電流の向きが一時的に変化したりするおそれがあり、電磁放射ノイズを誘発してしまう。

例えば、特許文献１では、差動信号を生成する複数のトランジスタのオン・オフを制御する制御信号を生成する回路において、ゲート段数を揃えることにより、複数のトランジスタがオンまたはオフするタイミングにずれが生じないようにしている。ところが、このような回路を用いても、差動信号の電圧や電流のばらつきを抑制することはできない。
米国特許公報Ｎｏ．５，４７１，４９８

本発明は、差動信号の論理切替時に差動信号の論理が一時的に大きく変化しないようにして、電磁放射ノイズの発生を抑制可能な差動信号生成回路および差動信号送信回路を提供するものである。

本発明の一態様では、第１の共通接続ノードおよび第２の共通接続ノードの間に縦続接続される第１および第２のトランジスタと、
前記第１の共通接続ノードおよび第２の共通接続ノードの間に縦続接続される第３および第４のトランジスタと、
前記第１および第２のトランジスタの接続経路に接続される第１の差動出力端子と、
前記第３および第４のトランジスタの接続経路に接続される第２の差動出力端子と、
前記第１および第４のトランジスタのゲート端子に供給する第１のゲート信号と、前記第２および第３のトランジスタのゲート端子に供給する第２のゲート信号とが、互いに時間をずらして反転論理になるように前記第１および第２のゲート信号を生成するゲート信号生成回路と、を備え、
前記第１乃至第４のトランジスタは、NMOSトランジスタであり、
前記前記ゲート信号生成回路は、前記第１および第２のゲート信号のうち、立ち下がる信号の立ち下がるタイミングを、立ち上がる信号の立ち上がるタイミングよりも遅くすることを特徴とする差動信号生成回路が提供される。

本発明の一態様では、第１および第２の差動出力端子から差動信号を出力する差動信号生成回路と、
一端側に前記第１および第２の差動出力端子が接続されて前記差動信号を伝送する差動伝送経路と、
前記差動伝送経路の他端側で前記差動信号間に接続されるインピーダンス素子と、を備え、
前記差動信号生成回路は、
第１の共通接続ノードおよび第２の共通接続ノードの間に縦続接続される第１および第２のトランジスタと、
前記第１の共通接続ノードおよび第２の共通接続ノードの間に縦続接続される第３および第４のトランジスタと、
前記第１および第４のトランジスタのゲート端子に供給する第１のゲート信号と、前記第２および第３のトランジスタのゲート端子に供給する第２のゲート信号とが、互いに時間をずらして反転論理になるように前記第１および第２のゲート信号を生成するゲート信号生成回路と、を有し、
前記第１の差動出力端子は、前記第１および第２のトランジスタの接続経路に接続され、
前記第２の差動出力端子は、前記第３および第４のトランジスタの接続経路に接続され、
前記第１乃至第４のトランジスタは、NMOSトランジスタであり、
前記前記ゲート信号生成回路は、前記第１および第２のゲート信号のうち、立ち下がる信号の立ち下がるタイミングを、立ち上がる信号の立ち上がるタイミングよりも遅くすることを特徴とする差動信号送信回路が提供される。

本発明によれば、差動信号の論理切替時に差動信号の論理が一時的に大きく変化しないようにして、電磁放射ノイズの発生を抑制できる。

以下、図面を参照しながら本発明の一実施形態を説明する。

まず、本発明の原理を説明する。図１は差動信号を生成する差動信号生成回路の一例を示す回路図である。本実施形態の差動信号生成回路は、後述するように、ＬＶＤＳ等の差動信号送信回路に用いられるものである。

図１の差動信号生成回路１は、第１および第２の共通接続ノードｎ１，ｎ２の間に縦続接続される第１および第２のトランジスタＱ１，Ｑ２と、同じく第１および第２の共通接続ノードｎ１，ｎ２の間に縦続接続される第３および第４のトランジスタＱ３，Ｑ４と、第１および第２のトランジスタＱ１，Ｑ２の接続経路に接続される第１の差動出力端子ＯＵＴＢと、第３および第４のトランジスタＱ３，Ｑ４の接続経路に接続される第２の差動出力端子ＯＵＴと、第１の共通接続ノードｎ１に接続される電流源Ｉ１と、第２の共通接続ノードｎ２および接地端子の間に接続される抵抗素子Ｒ１とを備えている。第１〜第４のトランジスタＱ１〜Ｑ４はすべてＮＭＯＳトランジスタである。第１および第２の差動出力端子ＯＵＴＢ，ＯＵＴには、不図示のペア線が接続されて、差動信号の伝送を行う。

第１および第４のトランジスタＱ１，Ｑ４の両ゲート端子には、後で詳述するゲート信号生成回路２から信号Ａが供給され、第２および第３のトランジスタＱ２，Ｑ３の両ゲート端子には、図１では不図示のゲート信号生成回路２から信号Ｂが供給される。

図２は信号Ａ，Ｂの信号波形図である。図示のように、信号Ａ，Ｂは互いに逆論理の信号である。例えば、信号Ａがハイになると、第１および第４のトランジスタＱ１，Ｑ４がオンする。このとき、信号Ｂはロウであり、第２および第３のトランジスタＱ２，Ｑ３はオフする。したがって、差動信号の一方ＯＵＴは「０」になり、他方ＯＵＴＢは「１」になる。一方、信号Ａがロウになると、信号Ｂはハイになり、第１および第４のトランジスタＱ１，Ｑ４はオフして、第２および第３のトランジスタＱ２，Ｑ３はオンする。これにより、差動信号の一方ＯＵＴは「１」になり、他方ＯＵＴＢは「０」になる。

信号Ａ，Ｂは互いに論理が逆であり、通常は信号Ａ，Ｂの一方をインバータで反転させて他方の信号を生成する。ところが、このようにすると、信号Ａ，Ｂのタイミングがインバータの１段分だけずれてしまう。

ここで、ＮＭＯＳトランジスタはゲート電圧がソース電圧よりもしきい値電圧Ｖth高い場合のみオンする。図１から明らかなように、第１および第３のトランジスタＱ１，Ｑ３のソース電位は第２および第４のトランジスタＱ２，Ｑ４のソース電位よりも明らかに高い。したがって、第１および第４のトランジスタＱ１，Ｑ４の両ゲート端子は短絡されているが、両者は同時にはオン・オフしない。同様に、第２および第３のトランジスタＱ２，Ｑ３の両ゲート端子は短絡されているが、両者は同時にはオン・オフしない。

第１および第３のトランジスタＱ１，Ｑ３のソース電位は第２および第４のトランジスタＱ２，Ｑ４のソース電位よりも高いため、第１および第３のトランジスタＱ１，Ｑ３はオフしやすく、オンしにくい。また、第２および第４のトランジスタＱ２，Ｑ４はオンしやすく、オフしにくい。このため、第１および第３のトランジスタＱ１，Ｑ３はオフする期間が長く、第２および第４のトランジスタＱ２，Ｑ４はオンする期間が長い。

図１の差動信号生成回路１において、当初、第１および第４のトランジスタＱ１，Ｑ４がオンし、第２および第３のトランジスタＱ２，Ｑ３がオフであるとする。このとき、第１のトランジスタＱ１のソースに接続された出力信号端子ＯＵＴＢは高電位であり、第４のトランジスタＱ４のドレインに接続された出力信号端子ＯＵＴは低電位である。第４のトランジスタＱ４のソース電位はそのドレイン電位に対して、ＭＯＳトランジスタのオン抵抗による電圧降下分だけ低い電圧である。

図２において、信号Ａの電位が徐々に下がり始めると、信号Ａが出力信号端子ＯＵＴＢの電位（この場合、高電位）にしきい値電圧Ｖthを加えた電圧以下になると、第１のトランジスタＱ１はオフし始める。この時点では、第４のトランジスタＱ４のソース電位は出力信号電位よりも低い電位であるため、オフしない。

信号Ａと対称的に信号Ｂの電位は徐々に上昇するが、第２のトランジスタＱ２のソースは接地されており、出力信号電位よりも低い。このため、信号Ｂが第２の共通接続ノードｎ２よりもしきい値電圧Ｖth分だけ高くなったときに第２のトランジスタＱ２はオンする。この時点では、第３のトランジスタＱ３のソースはまだオンしない。結局、この時点では、第１および第３のトランジスタＱ１，Ｑ３がオフし、第２および第４のトランジスタＱ２，Ｑ４がオンする。

信号Ａの電位がさらに下がって、かつ信号Ｂの電位がさらに上がることにより、最終的には第３のトランジスタＱ３はオンして、第４のトランジスタＱ４はオフするが、信号Ａ，Ｂが理想的な状態であっても、第２および第４のトランジスタＱ２，Ｑ４がともにオン状態になってから、第３のトランジスタＱ３がオンして第４のトランジスタＱ４がオフするまでに期間Ｔ１を要する。

この期間Ｔ１の間は、第１および第３のトランジスタＱ１，Ｑ３がともにオフであるため、差動出力端子ＯＵＴ，ＯＵＴＢは電流源Ｉ１から切り離されてしまう。本来、ＬＶＤＳは、２本の信号線に同じ大きさの電流が互いに逆向きに流れることにより、電磁放射を軽減できるのであり、電流源Ｉ１から切り離されると、差動信号端子ＯＵＴ，ＯＵＴＢに接続されるペア線に同じ大きさの電流が互いに逆向きに流れるというＬＶＤＳの特徴が保証されなくなる。

また、第２および第４のトランジスタＱ２，Ｑ４がともにオンすると、ペア線の寄生容量に蓄積された電荷は第２の共通接続ノードｎ２から抵抗素子Ｒ１を通って放電されることになり、ペア線から図１の回路に流れる電流が生じ、同時にペア線の電位も低下する。この状態では、上述したように電流源Ｉ１からの電流供給経路は遮断されているため、差動出力端子ＯＵＴ，ＯＵＴＢはともに電位が低下し続ける。

図３は信号Ａ，Ｂの論理が切り替わる前後の差動出力端子ＯＵＴ，ＯＵＴＢの電位変化を示す図である。図示のように、信号Ａ，Ｂの論理が切り替わる前後で電流源Ｉ１が遮断されて、ペア線から図１の回路に電流が流れ込む結果、差動出力端子ＯＵＴ，ＯＵＴＢの電位は一時的に大きく低下する。図３に示すように、この電位低下は、第３のトランジスタＱ３がＯＮすることにより、減少して元の状態に復帰するが、信号線電位が変動することから、電磁ノイズ放射の要因になる。

そして、差動出力端子ＯＵＴ，ＯＵＴＢの電位低下の下限を制限するものが存在しないため、Ｑ１，Ｑ３がともにオフである期間Ｔ１が長いほど、この電位低下は深刻になる。

図４は本実施形態に係るゲート信号生成回路２ａの回路図である。図４の差動信号生成回路１は、信号Ａを生成する第１ゲート信号生成部１１と、信号Ｂを生成する第２ゲート信号生成部１２と、信号Ａ，Ｂの論理を指定するための入力信号ＩＮを反転するインバータ１３とを備えている。

第１ゲート信号生成部１１は、入力信号ＩＮと第２ゲート信号生成部１２の出力信号とのＮＡＮＤ演算を行うＮＡＮＤゲート１４と、このＮＡＮＤゲート１４の出力を反転するインバータ１５と、このインバータ１５の出力を反転するインバータ１６とを有する。インバータ１６から信号Ａが出力される。

第２ゲート信号生成部１２は、インバータ１３の出力信号と第１ゲート信号生成部１１の出力信号とのＮＡＮＤ演算を行うＮＡＮＤゲート１７と、このＮＡＮＤゲート１７の出力を反転するインバータ１８と、このインバータ１８の出力を反転するインバータ１９とを有する。インバータ１９から信号Ｂが出力される。

図４からわかるように、第１および第２ゲート信号生成部１１，１２は、ゲート段数が互いに同じであり、信号の伝搬遅延時間は略等しい。また、第１および第２ゲート信号生成部１１，１２はそれぞれ、他方の出力信号を入力信号として利用することにより信号Ａ，Ｂの論理を決定している。より具体的には、他方の出力信号（信号Ａ，Ｂの一方）が立ち上がったら、一方の出力信号（信号Ａ，Ｂの他方）が立ち下がるような制御が行われる。これにより、信号Ａ，Ｂのうち、立ち上がり信号は立ち下がり信号よりもタイミングが早くなる。

図５は図４の回路で生成される信号Ａ，Ｂの信号波形図である。図５は図５に第１〜第４のトランジスタＱ１〜Ｑ４のオン／オフタイミングを付加した図である。以下、図５に基づいて図４の回路の動作を説明する。

初期状態では、信号Ａがハイ、信号Ｂがロウであるとする。信号Ｂの電位が徐々に上昇し、第２の共通接続ノードｎ２の電位にＮＭＯＳトランジスタのしきい値電圧Ｖthを加えた電位になると、第２のトランジスタＱ２がオンする（時刻ｔ１）。この時点では、出力端子ＯＵＴの電位は信号Ｂよりも高いため、第３のトランジスタＱ３はオフのままである。

その後、信号Ｂの電位が出力端子ＯＵＴの電位にしきい値電圧Ｖthを加えた電位を超えると、第３のトランジスタＱ３がオンする（時刻ｔ２）。

一方、信号Ａは、信号Ｂに少し遅れて低下し始める。そして、信号Ａが出力端子ＯＵＴＢの電位にしきい値電圧Ｖthを加えた電位よりも低くなった時点で、第１のトランジスタＱ１はオフする（時刻ｔ３）。

時刻ｔ１〜ｔ３の間は、第１および第２のトランジスタＱ１，Ｑ２はともにオンしており、図１の電流源Ｉ１から第１および第２のトランジスタＱ１，Ｑ２を通って抵抗素子Ｒ１に電流が流れる経路が存在し、それにより出力端子ＯＵＴ，ＯＵＴＢに電圧が発生する。したがって、ペア線の電位が他方に一方的にひきずられる事は無くなる。

その後、信号Ａの電位が第２の共通接続ノードｎ２の電位にしきい値電圧Ｖthを加えた電位よりも低くなると、第４のトランジスタＱ４がオフする（時刻ｔ４）。

時刻ｔ２〜ｔ４の間は、第３および第４のトランジスタＱ３，Ｑ４はともにオンしており、図１の電流源Ｉ１から第３および第４のトランジスタＱ３，Ｑ４を通って抵抗素子Ｒ１に流れる電流経路が存在し、それにより出力端子ＯＵＴ，ＯＵＴＢに電圧が発生する。したがって、ペア線電位が他方に一方的にひきずられる事は無くなる。

このように、図４の回路では、差動信号ＯＵＴ，ＯＵＴＢの論理が切り替わるときに、ペア線が、電流源Ｉ１から切り離される瞬間が無くなり、図３のようなペア線の電圧ドロップを抑制できる。

なお、信号Ａ，Ｂの論理切り替え時には、第１および第２のトランジスタＱ１，Ｑ２と、第３および第４のトランジスタＱ３，Ｑ４とをそれぞれ貫通する電流が流れるが、その電流量は電流源Ｉ１により制限されるため、消費電力が増える要因にはならない。

図６は図４の変形例を示すゲート信号生成回路２ｂの回路図である。図６の差動信号生成回路１は、第１および第２ゲート信号生成部１１，１２の内部構成が図４とは異なる。第１ゲート信号生成部１１は、入力信号ＩＮを所定時間だけ遅延させる遅延回路２１と、入力信号ＩＮおよび遅延回路２１の出力信号に対してＮＡＮＤ演算を行うＮＡＮＤゲート２２とを有する。第２ゲート信号生成部１２は、入力信号ＩＮをインバータ１３で反転させた信号ＢＩＮを所定時間だけ遅延させる遅延回路２３と、信号ＢＩＮおよび遅延回路２３の出力信号に対してＮＡＮＤ演算を行うＮＡＮＤゲート２４とを有する。

図７は図６の回路の信号波形図である。図７（ａ）は第１ゲート信号生成部１１の信号波形図、図７（ｂ）は第２ゲート信号生成部１２の信号波形図、図７（ｃ）は信号Ａ，Ｂの信号波形図である。図示のように、信号Ａ，Ｂのうち、立ち上がる信号のタイミングが立ち下がる信号のタイミングよりも早くなる。

図８は図４の他の変形例を示すゲート信号生成回路２ｃの回路図である。図８の差動信号生成回路１は、ＮＡＮＤゲートの代わりにＮＯＲ回路を用いた例である。

第１ゲート信号生成部１１は、入力信号ＩＮの反転信号ＢＩＮを遅延回路２１で遅延させた信号とこの反転信号ＢＩＮとのＮＯＲ演算を行うＮＯＲゲート２５と、このＮＯＲゲート２５の出力を反転させるインバータ２６とを有する。第２ゲート信号生成部１２は、入力信号ＩＮを遅延回路２３で遅延させた信号と入力信号ＩＮとのＮＯＲ演算を行うＮＯＲゲート２７と、このＮＯＲゲート２７の出力を反転させるインバータ２８とを有する。

図９は図８の差動信号生成回路２ｃの信号波形図である。図９（ａ）は第１ゲート信号生成部１１の信号波形図、図９（ｂ）は第２ゲート信号生成部１２の信号波形図、図９（ｃ）は信号Ａ，Ｂの信号波形図である。図示のように、信号Ａ，Ｂのうち、立ち上がる信号のタイミングが立ち下がる信号のタイミングよりも早くなる。

本実施形態の差動信号生成回路１は、ＬＶＤＳ等の差動信号送信回路の一部として利用することができる。図１０は本発明の一実施形態に係る差動信号送信回路３１のブロック図である。図１０の差動信号送信回路３１は、図４、図６または図８と同様の構成を持つ差動信号生成回路１と、差動信号生成回路１の差動信号出力端子ＯＵＴ，ＯＵＴＢに接続されるペア線３２と、ペア線３２の他端側に接続される抵抗素子Ｒ２とを備えている。抵抗素子Ｒ２には、並列に受信回路３３などが接続される。

図１０の差動信号送信回路３１は、液晶表示装置を初めとして、デジタル信号処理を行う種々の電子機器に利用可能である。

このように、本実施形態によれば、差動信号の論理を切り替える際に、差動信号を生成する図１の回路において、第１および第３のトランジスタＱ１，Ｑ３がオフのまま、第２および第４のトランジスタＱ２，Ｑ４がオンしないようにするため、ペア線３２から接地線に電流が流れなくなり、ペア線３２の一時的な電圧ドロップを抑制できるとともに、電磁放射も抑制できる。

尚、本実施形態は、第１および第３のトランジスタＱ１，Ｑ３が同時にオフしない状況を完全に保証出来るものではない。しかしながら、本実施形態はトランジスタＱ１，Ｑ３が同時にオフとなる期間を確実に低減させ、ペア線３２の一時的な電圧ドロップが発生しても、それを軽微に抑えることが可能であることも留意されたい。

差動信号を生成する差動信号生成回路の一例を示す回路図。信号Ａ，Ｂの信号波形図。信号Ａ，Ｂの論理が切り替わる前後の差動出力端子の電位変化を示す図。図３を改良した本実施形態に係るゲート信号生成回路の回路図。図４の回路で生成される信号Ａ，Ｂの信号波形図。図４の変形例を示すゲート信号生成回路の回路図。図６の回路の信号波形図。図４の他の変形例を示すゲート信号生成回路の回路図。図８の差動信号生成回路の信号波形図。本発明の一実施形態に係る差動信号送信回路のブロック図。

符号の説明

１差動信号生成回路
２ゲート信号生成回路
１１第１ゲート信号生成部
１２第２ゲート信号生成部
Ｑ１第１のトランジスタ
Ｑ２第２のトランジスタ
Ｑ３第３のトランジスタ
Ｑ４第４のトランジスタ

Claims

第１の共通接続ノードおよび第２の共通接続ノードの間に縦続接続される第１および第２のトランジスタと、
前記第１の共通接続ノードおよび第２の共通接続ノードの間に縦続接続される第３および第４のトランジスタと、
前記第１および第２のトランジスタの接続経路に接続される第１の差動出力端子と、
前記第３および第４のトランジスタの接続経路に接続される第２の差動出力端子と、
前記第１および第４のトランジスタのゲート端子に供給する第１のゲート信号と、前記第２および第３のトランジスタのゲート端子に供給する第２のゲート信号とが、互いに時間をずらして反転論理になるように前記第１および第２のゲート信号を生成するゲート信号生成回路と、を備え、
前記第１乃至第４のトランジスタは、NMOSトランジスタであり、
前記前記ゲート信号生成回路は、前記第１および第２のゲート信号のうち、立ち下がる信号の立ち下がるタイミングを、立ち上がる信号の立ち上がるタイミングよりも遅くすることを特徴とする差動信号生成回路。
前記ゲート信号生成回路は、
前記第１および第２のゲート信号の論理を設定する入力信号と、前記第２ゲート信号とに基づいて、前記第１のゲート信号を生成する第１ゲート信号生成部と、
前記入力信号と前記第１ゲート信号とに基づいて前記第２のゲート信号を生成する第２ゲート信号生成部と、を有することを特徴とする請求項１に記載の差動信号生成回路。
前記ゲート信号生成回路は、
前記第１および第２のゲート信号の論理を設定する入力信号と、この入力信号を遅延させた第１の遅延信号とに基づいて、前記第１のゲート信号を生成する第１ゲート信号生成部と、
前記入力信号と、前記入力信号を遅延させた第２の遅延信号とに基づいて、前記第２のゲート信号を生成する第２ゲート信号生成部と、を有することを特徴とする請求項１に記載の差動信号生成回路。
第１および第２の差動出力端子から差動信号を出力する差動信号生成回路と、
一端側に前記第１および第２の差動出力端子が接続されて前記差動信号を伝送する差動伝送経路と、
前記差動伝送経路の他端側で前記差動信号間に接続されるインピーダンス素子と、を備え、
前記差動信号生成回路は、
第１の共通接続ノードおよび第２の共通接続ノードの間に縦続接続される第１および第２のトランジスタと、
前記第１の共通接続ノードおよび第２の共通接続ノードの間に縦続接続される第３および第４のトランジスタと、
前記第１および第４のトランジスタのゲート端子に供給する第１のゲート信号と、前記第２および第３のトランジスタのゲート端子に供給する第２のゲート信号とが、互いに時間をずらして反転論理になるように前記第１および第２のゲート信号を生成するゲート信号生成回路と、を有し、
前記第１の差動出力端子は、前記第１および第２のトランジスタの接続経路に接続され、
前記第２の差動出力端子は、前記第３および第４のトランジスタの接続経路に接続され、
前記第１乃至第４のトランジスタは、NMOSトランジスタであり、
前記前記ゲート信号生成回路は、前記第１および第２のゲート信号のうち、立ち下がる信号の立ち下がるタイミングを、立ち上がる信号の立ち上がるタイミングよりも遅くすることを特徴とする差動信号送信回路。