JP2002314397A - 差動信号出力回路 - Google Patents

差動信号出力回路

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JP2002314397A JP2001118768A JP2001118768A JP2002314397A JP 2002314397 A JP2002314397 A JP 2002314397A JP 2001118768 A JP2001118768 A JP 2001118768A JP 2001118768 A JP2001118768 A JP 2001118768A JP 2002314397 A JP2002314397 A JP 2002314397A
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Abstract

(57)【要約】 【課題】 低い電源電圧の下で使用しても出力波形がク
リップし難い差動信号出力回路を提供する。 【解決手段】 直列接続されたトランジスタＱＰ１とＱ
Ｎ１を含む第1の出力段と、直列接続されたトランジス
タＱＰ２とＱＮ２を含む第２の出力段と、入力信号に基
いて第１の出力段のゲートと第２の出力段のゲートに互
いに逆相の２つの信号をそれぞれ供給する入力手段１１
〜１３と、第１及び第２の出力段に所定のドレイン電流
を供給する電流供給手段ＱＰ３とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、差動信号を出力す
る差動信号出力回路に関し、特に、低電圧の差動信号を
使用するＬＶＤＳ（Low Voltage Differential Signa
l）インターフェースに用いられるＬＶＤＳ出力回路に
関する。
【０００２】
【従来の技術】一般に、回路の消費電力を低減させるた
め、電源電圧を低くすることが進められている。ＬＶＤ
Ｓインターフェースは、ＩＥＥＥにおいて標準化作業が
進められている差動小振幅インターフェースであり、そ
の規格において、信号レベル等の詳細が定められてい
る。
【０００３】日本国特許出願公開（特開）平９−２１４
３１４号公報において、ＬＶＤＳインターフェースの概
要が掲載されている。図５に、このＬＶＤＳインターフ
ェースの概要を示す。図５に示すように、ドライバブロ
ック（差動信号出力回路）１とレシーバブロック２と
は、往路伝送線３と復路伝送線４とにより接続されてい
る。往路伝送線３と復路伝送線４の各々は、理想的には
５０Ωの特性インピーダンスを有している。
【０００４】ドライバブロック１は、高電位側の電源電
位ＶDDと低電位側の電源電位ＶSS（ここでは接地電位と
する）とが供給され、出力電流ＩOを出力するドライバ
チップ５１を含んでいる。また、レシーバブロック２
は、差動増幅回路を構成するレシーバチップ５２を含ん
でいる。
【０００５】レシーバチップ５２における終端抵抗ＲT
の値は、往路伝送線３と復路伝送線４の特性インピーダ
ンスとマッチングをとるために、１００Ωとされる。こ
の場合、出力電流ＩOの値が±３ｍＡであるとすると、
終端抵抗ＲTの両端に発生する電位差は３００ｍＶとな
る。ＬＶＤＳインターフェースの規格においては、ハイ
レベルの信号電位が１．３５Ｖ、ローレベルの信号電位
が１．０５Ｖとされている。
【０００６】ドライバブロック１は、例えばＣＭＯＳレ
ベルで供給された入力信号に基いて、往路伝送線３と復
路伝送線４とを介して出力電流ＩOを出力する。レシー
バブロック２は、ドライバブロック１の出力電流ＩOに
より終端抵抗ＲTの両端に発生する電位差を差動増幅
し、例えばＣＭＯＳレベルの信号に変換する。
【０００７】図６に、ドライバブロック（差動信号出力
回路）１の回路構成を示す。入力端子に印加された入力
信号は、インバータ回路４１によって反転される。イン
バータ回路４１の出力は、一方では、バッファ回路４２
を経てインバータ回路４３によって反転されてＮチャネ
ルの出力トランジスタＱＮ４１とＱＮ４４のゲートに供
給され、他方では、インバータ回路４４と４５を介して
非反転のままＮチャネルの出力トランジスタＱＮ４２と
ＱＮ４３のゲートに供給される。バッファ回路４２は、
ＰチャネルトランジスタＱＰ４とＮチャネルトランジス
タＱＮ４とを含み、インバータ回路４４の遅延時間に相
当する遅延を補償するものである。
【０００８】出力トランジスタＱＮ４１とＱＮ４２を含
む第１の出力段と、出力トランジスタＱＮ４３とＱＮ４
４を含む第２の出力段には、ＰチャネルトランジスタＱ
Ｐ３とＮチャネルトランジスタＱＮ３によって所定の電
流が供給される。
【０００９】以上のように構成したドライバブロック１
において、第１の出力段は、入力信号と同相の出力電流
を出力端子Ａに供給し、第２の出力段は、入力信号と逆
相の出力電流を出力端子Ｂに供給する。上記の例によれ
ば、出力端子Ａと出力端子Ｂとの間に発生する電位差は
３００ｍＶとなる。
【００１０】
【発明が解決しようとする課題】しかしながら、電源電
圧（ＶDD−ＶSS）の値がさらに低くなって行くと、高電
位側の出力トランジスタＱＮ４１とＱＮ４３において発
生する電圧降下により、出力端子の電圧が所定の値まで
上がらずに、出力波形がクリップしてしまうという問題
がある。
【００１１】例えば、電源電圧（ＶDD−ＶSS）が２．５
Ｖである場合に、高電位側の出力トランジスタＱＮ４１
とＱＮ４３における電圧降下が、バラツキにより１．３
Ｖまで大きくなったとする。このとき、トランジスタＱ
Ｐ３における電圧降下が０Ｖであるとしても、出力端子
の電位は１．２Ｖまでしか上がらない。これでは、ＬＶ
ＤＳインターフェースの規格値である１．３５Ｖよりも
低い値となってしまう。
【００１２】また、拡散抵抗の抵抗値や、Ｐチャネルト
ランジスタＱＰ３とＮチャネルトランジスタＱＮ３との
間の特性のバラツキや、温度変化により、出力端子にお
ける電位がシフトしてしまうという問題があった。
【００１３】そこで、上記の点に鑑み、本発明の第１の
目的は、低い電源電圧の下で使用しても出力波形がクリ
ップし難い差動信号出力回路を提供することである。ま
た、本発明の第２の目的は、出力端子における電位が安
定した差動信号出力回路を提供することである。
【００１４】
【課題を解決するための手段】以上の課題を解決するた
め、本発明の第１の観点に係る差動信号出力回路は、入
力信号に基いて差動信号を出力する差動信号出力回路で
あって、直列接続された第1のＰチャネルトランジスタ
と第１のＮチャネルトランジスタとを含みゲートに印加
される信号に基いて差動信号を構成する第１の出力信号
をドレインから出力する第１の出力段と、直列接続され
た第２のＰチャネルトランジスタと第２のＮチャネルト
ランジスタとを含みゲートに印加される信号に基いて差
動信号を構成する第２の出力信号をドレインから出力す
る第２の出力段と、入力信号に基いて第１の出力段のゲ
ートと第２の出力段のゲートに互いに逆相の２つの信号
をそれぞれ供給する入力手段と、第１及び第２の出力段
に所定の電流を供給する電流供給手段とを具備する。
【００１５】ここで、電流供給手段が、第１の出力段と
第２の出力段との第１の接続点に電流を供給する第１の
手段と、第１の出力段と第２の出力段との第２の接続点
を所定の電位に保持する第２の手段とを含むようにして
も良い。その場合には、第１の手段が、高電位側の電源
電位から第１及び第２のＰチャネルトランジスタのソー
スに電流を流す第３のＰチャネルトランジスタを含み、
第２の手段が、第１及び第２のＮチャネルトランジスタ
のソースから低電位側の電源電位に電流を流す第３のＮ
チャネルトランジスタと、第１及び第２のＮチャネルト
ランジスタのソースを所定の電位に保持するように第３
のＮチャネルトランジスタの出力電流を制御する制御回
路とを含むように構成することができる。
【００１６】あるいは、電流供給手段が、第１及び第２
の出力段に電流を供給する第３のトランジスタと、第３
のトランジスタとカレントミラーを構成する第４のトラ
ンジスタと、第４のトランジスタに直列に接続された素
子群と、該素子群の所定の位置の電位に基づいて第３の
トランジスタの出力電流を制御する制御回路とを含むよ
うにしても良い。ここで、電流供給手段が、第１の出力
段の出力電位と第２の出力段の出力電位との平均値が所
定の電位となるように第１及び第２の出力段に電流を供
給することが望ましい。
【００１７】本発明の第１の観点によれば、ハイレベル
の信号を出力する場合に、Ｐチャネルの出力トランジス
タにおける電圧降下が小さいので、低い電源電圧で使用
しても大きな振幅を有する出力信号を取り出すことがで
きる。
【００１８】本発明の第２の観点に係る差動信号出力回
路は、入力信号に基いて差動信号を出力する差動信号出
力回路であって、直列接続された第１のトランジスタと
第２のトランジスタとを含み差動信号を構成する第１の
出力信号をドレインから出力する第１の出力段と、直列
接続された第３のトランジスタと第４のトランジスタと
を含み差動信号を構成する第２の出力信号をドレインか
ら出力する第２の出力段と、入力信号に基いて第１及び
第４のトランジスタのゲートと第２及び第３のトランジ
スタのゲートとに互いに逆相の２つの信号をそれぞれ供
給する入力手段と、第１及び第２の出力段に電流を供給
する第５のトランジスタと、第５のトランジスタとカレ
ントミラーを構成する第６のトランジスタと、第６のト
ランジスタに直列に接続された素子群と、該素子群の所
定の位置の電位に基づいて第５のトランジスタの出力電
流を制御する制御回路とを具備する。
【００１９】ここで、電流供給手段が、第１の出力段の
出力電位と第２の出力段の出力電位との平均値が所定の
電位となるように第１及び第２の出力段に電流を供給す
ることが望ましい。
【００２０】本発明の第２の観点によれば、カレントミ
ラーに接続される素子群の所定の位置の電位に基づいて
出力トランジスタのドレイン電流を制御することによ
り、出力端子における電位を安定させることができる。
【００２１】
【発明の実施の形態】以下、図面に基いて本発明の実施
の形態について説明する。尚、同一の構成要素には同一
の参照番号を付して、説明を省略する。図１は、本発明
の第１の実施形態に係る差動信号出力回路（ドライバブ
ロック）の構成を示す回路図である。この差動信号出力
回路は、図５に示すようなＬＶＤＳインターフェースに
おいて使用される。ここで、差動信号出力回路は、例え
ばＣＭＯＳレベルで供給された入力信号に基いて、往路
伝送線３と復路伝送線４とを介して出力電流ＩOを出力
する。レシーバブロックは、差動信号出力回路の出力電
流ＩOにより終端抵抗ＲTの両端に発生する電位差を差動
増幅し、例えばＣＭＯＳレベルの信号に変換する。
【００２２】図１に示すように、入力端子に印加された
入力信号は、インバータ回路１１によって反転される。
インバータ回路１１の出力は、一方では、インバータ回
路１２によって反転されて出力トランジスタＱＰ１とＱ
Ｎ１のゲートに供給され、他方では、バッファ回路１３
を介して非反転のまま出力トランジスタＱＰ２とＱＮ２
のゲートに供給される。バッファ回路１３は、Ｐチャネ
ルトランジスタＱＰ４とＮチャネルトランジスタＱＮ４
とを含み、インバータ回路１２の遅延時間に相当する遅
延を補償するものである。
【００２３】本実施形態においては、出力トランジスタ
として、ＰチャネルトランジスタとＮチャネルトランジ
スタとを直列に接続して使用する。Ｐチャネルの出力ト
ランジスタＱＰ１のドレインと、Ｎチャネルの出力トラ
ンジスタＱＮ１のドレインとが、出力端子Ｂに接続され
ている。同様に、Ｐチャネルの出力トランジスタＱＰ２
のドレインと、Ｎチャネルの出力トランジスタＱＮ２の
ドレインとが、出力端子Ａに接続されている。
【００２４】出力トランジスタＱＰ１のソースと出力ト
ランジスタＱＰ２のソースとは、第１の接続点において
互いに接続されている。ＰチャネルトランジスタＱＰ３
は、バイアス電圧に従って、高電位側の電源電位ＶDDか
ら第１の接続点に電流を供給する。また、出力トランジ
スタＱＮ１のソースと出力トランジスタＱＮ２のソース
とは、第２の接続点において互いに接続されている。第
２の接続点と低電位側の電源電位ＶSS（ここでは接地電
位）との間には、拡散抵抗Ｒ１が接続されている。
【００２５】このように構成された差動信号出力回路の
動作について説明する。第１の出力段は、入力信号と逆
相の出力電流ＩOを出力端子Ｂに供給し、第２の出力段
は、入力信号と同相の出力電流ＩOを出力端子Ａに供給
する。出力電流ＩOの値が３ｍＡであって、レシーバブ
ロックの終端抵抗ＲTの値が１００Ωである場合には、
出力端子Ａと出力端子Ｂとの間に発生する電位差は３０
０ｍＶとなる。ＰチャネルトランジスタＱＰ１〜ＱＰ３
がオン状態のときに、これらのソース・ドレイン間の電
圧降下は非常に小さい。従って、電源電圧（ＶDD−
ＶSS）の値が２．５Ｖであったとしても、出力端子Ａ、
Ｂの電位は、最大で２．５Ｖ近くまで上がることができ
る。このように、本発明によれば、電源電圧の値が非常
に小さくなっても、ＬＶＤＳインターフェースにおいて
必要な１．０５Ｖ〜１．３５Ｖの電圧範囲を確保するこ
とができる。
【００２６】次に、本発明の第２の実施形態について説
明する。図２は、本発明の第２の実施形態に係る差動信
号出力回路の構成を示す回路図である。図２に示すよう
に、本実施形態においては、第１の実施形態（図１）に
おける抵抗Ｒ１を、ＮチャネルトランジスタＱＮ３と、
オペアンプ等で構成されたコンパレータ２１とに置き換
えたものである。トランジスタＱＮ３は、出力トランジ
スタＱＮ１及びＱＮ２のソースから低電位側の電源電位
ＶSS（ここでは接地電位）へ向けてドレイン電流を流
す。コンパレータ２１の非反転入力には、出力トランジ
スタＱＮ１とＱＮ２のソースが接続され、コンパレータ
２１の反転入力には、基準電位ＶREF１が接続されてい
る。コンパレータ２１の出力電位は、トランジスタＱＮ
３のゲートに供給される。
【００２７】このような構成により、コンパレータ２１
は、出力トランジスタＱＮ１とＱＮ２のソースを基準電
位ＶREF１に保持するように動作する。第１の実施形態
におけるように拡散抵抗Ｒ１（図１）を使用すると、拡
散抵抗Ｒ１のバラツキが大きいため、出力端子Ａ、Ｂの
電位も大きくバラついてしまうが、本実施形態によれ
ば、出力トランジスタＱＮ１とＱＮ２のソースを基準電
位ＶREF１に保持するため、出力端子Ａ、Ｂの電位のバ
ラツキを低減することができる。従って、半導体装置の
製造プロセスの変動の影響を受け難い差動信号出力回路
を提供することができる。
【００２８】次に、本発明の第３の実施形態について説
明する。図３は、本発明の第３の実施形態に係る差動信
号出力回路の構成を示す回路図である。本実施形態は、
トランジスタＱＰ３のゲートにバイアス電圧を供給する
バイアス電圧供給回路に特徴を有している。
【００２９】図３に示すように、Ｐチャネルトランジス
タＱＰ３２は、トランジスタＱＰ３とカレントミラーを
構成している。トランジスタＱＰ３２には、Ｐチャネル
トランジスタＱＰ３１と、抵抗Ｒ３１及びＲ３２と、Ｎ
チャネルトランジスタＱＮ３１及びＱＮ３２とが直列に
接続されている。これらの素子は、例えば、第１の出力
段におけるＰチャネルトランジスタＱＰ１と、レシーバ
ブロックの終端抵抗Ｒ T（本実施形態においては１００
Ω＝５０Ω×２とする）と、第２の出力段におけるＮチ
ャネルトランジスタＱＮ２と、Ｎチャネルトランジスタ
ＱＮ３とに対応して設けられたものである。抵抗Ｒ３１
及びＲ３２の抵抗値は、レシーバブロックの終端抵抗Ｒ
Tの抵抗値に合わせて、それぞれ５０Ωとする。ここ
で、抵抗Ｒ３１及びＲ３２の接続点の電位は、出力端子
Ａ、Ｂに発生する電位の平均値に対応する。
【００３０】抵抗Ｒ３１及びＲ３２の接続点の電位は、
オペアンプ等で構成されたコンパレータ３１の非反転入
力に供給される。コンパレータ３１の反転入力には、基
準電位ＶREF２が供給される。本実施形態においては、
基準電位ＶREF２を、ＬＶＤＳ信号の中心電位である
１．２Ｖに設定している。コンパレータ３１の出力電位
は、カレントミラーを構成するトランジスタＱＰ３及び
ＱＰ３２のゲートに供給される。コンパレータ３１は、
抵抗Ｒ３１及びＲ３２の接続点の電位が、基準電位Ｖ
REF２（ここでは１．２Ｖ）と等しくなるように、カレ
ントミラーを構成するトランジスタＱＰ３及びＱＰ３２
のゲート電位を制御する。これにより、温度変化にかか
わらず、出力端子Ａ、Ｂに発生する電圧の平均値が１．
２Ｖとなるように制御される。
【００３１】このようなバイアス電圧供給回路は、出力
トランジスタをＮチャネルトランジスタ又はＰチャネル
トランジスタのみで構成する差動信号出力回路において
も適用できる。図４に、出力トランジスタをＮチャネル
トランジスタのみで構成する差動信号出力回路に適用し
た例を示す。
【００３２】図４に示すように、入力端子に印加された
入力信号は、インバータ回路４１によって反転される。
インバータ回路４１の出力は、一方では、バッファ回路
４２を経てインバータ回路４３によって反転されて出力
トランジスタＱＮ４１とＱＮ４４のゲートに供給され、
他方では、インバータ回路４４と４５を介して非反転の
まま出力トランジスタＱＮ４２とＱＮ４３のゲートに供
給される。バッファ回路４２は、Ｐチャネルトランジス
タＱＰ４とＮチャネルトランジスタＱＮ４とを含み、イ
ンバータ回路４４の遅延時間に相当する遅延を補償する
ものである。
【００３３】出力トランジスタＱＮ４１とＱＮ４２を含
む第１の出力段と、出力トランジスタＱＮ４３とＱＮ４
４を含む第２の出力段には、ＰチャネルトランジスタＱ
Ｐ３とＮチャネルトランジスタＱＮ３により所定の電流
が供給される。
【００３４】ＰチャネルトランジスタＱＰ３２は、トラ
ンジスタＱＰ３とカレントミラーを構成している。トラ
ンジスタＱＰ３２には、ＮチャネルトランジスタＱＮ３
３と、抵抗Ｒ３１及びＲ３２と、Ｎチャネルトランジス
タＱＮ３１及びＱＮ３２とが直列に接続されている。こ
れらの素子は、例えば、第１の出力段におけるＮチャネ
ルトランジスタＱＮ４１と、レシーバブロックの終端抵
抗ＲT（本実施形態においては１００Ω＝５０Ω×２と
する）と、第２の出力段におけるＮチャネルトランジス
タＱＮ４４と、ＮチャネルトランジスタＱＮ３とに対応
して設けられたものである。抵抗Ｒ３１及びＲ３２の抵
抗値は、レシーバブロックの終端抵抗Ｒ Tの抵抗値に合
わせて、それぞれ５０Ωとする。ここで、抵抗Ｒ３１及
びＲ３２の接続点の電位は、出力端子Ａ、Ｂに発生する
電位の平均値に対応する。
【００３５】抵抗Ｒ３１及びＲ３２の接続点の電位は、
オペアンプ等で構成されたコンパレータ３１の非反転入
力に供給される。コンパレータ３１の反転入力には、基
準電位ＶREF２が供給される。この例においては、基準
電位ＶREF２を、ＬＶＤＳ信号の中心電位である１．２
Ｖに設定している。コンパレータ３１の出力電位は、カ
レントミラーを構成するトランジスタＱＰ３及びＱＰ３
２のゲートに供給される。コンパレータ３１は、抵抗Ｒ
３１及びＲ３２の接続点の電位が、基準電位ＶRE F２
（ここでは１．２Ｖ）と等しくなるように、カレントミ
ラーを構成するトランジスタＱＰ３及びＱＰ３２のゲー
ト電位を制御する。これにより、温度変化にかかわら
ず、出力端子Ａ、Ｂに発生する電圧の平均値が１．２Ｖ
となるように制御される。
【００３６】
【発明の効果】以上述べた様に、本発明によれば、低い
電源電圧の下で使用しても出力波形がクリップし難い差
動信号出力回路を提供することができる。あるいは、出
力端子における電位が安定した差動信号出力回路を提供
することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る差動信号出力回
路の構成を示す回路図である。
【図２】本発明の第２の実施形態に係る差動信号出力回
路の構成を示す回路図である。
【図３】本発明の第３の実施形態に係る差動信号出力回
路の構成を示す回路図である。
【図４】本発明の第３の実施形態に係る差動信号出力回
路の変形例の構成を示す回路図である。
【図５】特開平９−２１４３１４号公報に掲載されてい
るＬＶＤＳインターフェースの概要を示す図である。
【図６】特開平９−２１４３１４号公報に掲載されてい
るドライバブロック（差動信号出力回路）の構成を示す
回路図である。
【符号の説明】
１ ドライバブロック（差動信号出力回路） ２ レシーバブロック ３ 往路伝送線 ４ 復路伝送線 １１、１２ インバータ回路 １３ バッファ回路 ２１、３１ コンパレータ ４１、４３〜４５ インバータ回路 ４２ バッファ回路 ５１ ドライバチップ ５２ レシーバチップ ＱＰ１〜ＱＰ３２ Ｐチャネルトランジスタ ＱＮ１〜ＱＮ４４ Ｎチャネルトランジスタ Ｒ１、Ｒ３１、Ｒ３２ 抵抗 ＶREF１、ＶREF２ 基準電位
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA04 AA16 AA26 BB18 BB21 BB38 CC02 CC09 CC10 DD13 DD29 EE11 FF08 GG06 5J066 AA01 AA12 CA22 FA08 HA10 HA17 HA19 HA25 KA03 KA04 KA06 KA17 MA22 ND01 ND12 ND22 ND23 PD02 SA00 TA01

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 入力信号に基いて差動信号を出力する差
    動信号出力回路であって、 直列接続された第1のＰチャネルトランジスタと第１の
    Ｎチャネルトランジスタとを含み、ゲートに印加される
    信号に基いて、前記差動信号を構成する第１の出力信号
    をドレインから出力する前記第１の出力段と、 直列接続された第２のＰチャネルトランジスタと第２の
    Ｎチャネルトランジスタとを含み、ゲートに印加される
    信号に基いて、前記差動信号を構成する第２の出力信号
    をドレインから出力する前記第２の出力段と、 前記入力信号に基いて、前記第１の出力段のゲートと前
    記第２の出力段のゲートに、互いに逆相の２つの信号を
    それぞれ供給する入力手段と、 前記第１及び第２の出力段に所定の電流を供給する電流
    供給手段と、を具備する差動信号出力回路。
  2. 【請求項２】 前記電流供給手段が、 前記第１の出力段と前記第２の出力段との第１の接続点
    に電流を供給する第１の手段と、 前記第１の出力段と前記第２の出力段との第２の接続点
    を所定の電位に保持する第２の手段と、を含むことを特
    徴とする請求項１記載の差動信号出力回路。
  3. 【請求項３】 前記第１の手段が、高電位側の電源電位
    から前記第１及び第２のＰチャネルトランジスタのソー
    スに電流を流す第３のＰチャネルトランジスタを含み、 前記第２の手段が、前記第１及び第２のＮチャネルトラ
    ンジスタのソースから低電位側の電源電位に電流を流す
    第３のＮチャネルトランジスタと、前記第１及び第２の
    Ｎチャネルトランジスタのソースを所定の電位に保持す
    るように前記第３のＮチャネルトランジスタの出力電流
    を制御する制御回路とを含むことを特徴とする請求項２
    記載の差動信号出力回路。
  4. 【請求項４】 前記電流供給手段が、 前記第１及び第２の出力段に電流を供給する第３のトラ
    ンジスタと、 前記第３のトランジスタとカレントミラーを構成する第
    ４のトランジスタと、 前記第４のトランジスタに直列に接続された素子群と、 前記素子群の所定の位置の電位に基づいて、前記第３の
    トランジスタの出力電流を制御する制御回路と、を含む
    ことを特徴とする請求項１記載の差動信号出力回路。
  5. 【請求項５】 前記電流供給手段が、前記第１の出力段
    の出力電位と前記第２の出力段の出力電位との平均値が
    所定の電位となるように、前記第１及び第２の出力段に
    電流を供給することを特徴とする請求項４記載の差動信
    号出力回路。
  6. 【請求項６】 入力信号に基いて差動信号を出力する差
    動信号出力回路であって、 直列接続された第１のトランジスタと第２のトランジス
    タとを含み、前記差動信号を構成する第１の出力信号を
    ドレインから出力する前記第１の出力段と、 直列接続された第３のトランジスタと第４のトランジス
    タとを含み、前記差動信号を構成する第２の出力信号を
    ドレインから出力する前記第２の出力段と、 前記入力信号に基いて、前記第１及び第４のトランジス
    タのゲートと前記第２及び第３のトランジスタのゲート
    とに、互いに逆相の２つの信号をそれぞれ供給する入力
    手段と、 前記第１及び第２の出力段に電流を供給する第５のトラ
    ンジスタと、 前記第５のトランジスタとカレントミラーを構成する第
    ６のトランジスタと、 前記第６のトランジスタに直列に接続された素子群と、 前記素子群の所定の位置の電位に基づいて、前記第５の
    トランジスタの出力電流を制御する制御回路と、を具備
    する差動信号出力回路。
  7. 【請求項７】 前記電流供給手段が、前記第１の出力段
    の出力電位と前記第２の出力段の出力電位との平均値が
    所定の電位となるように、前記第１及び第２の出力段に
    電流を供給することを特徴とする請求項６記載の差動信
    号出力回路。
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