JP4573413B2 - 差動出力回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は差動出力回路に係り、特に高速、低電圧、低ノイズ伝送を特徴とするＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ、以下、ＬＶＤＳと示す。）等の差動出力回路に関するものである。
【０００２】
【従来の技術】
図７は、従来の差動出力回路である。図７を参照して、この差動出力回路は、一方がＧＮＤに接続される抵抗Ｒ１´と、ソースが抵抗Ｒ１｀の他方に接続されるＮチャネルＭＯＳトランジスタＭ３｀，Ｍ４｀を設ける。
【０００３】
また、データ入力端子からのデータＶＩを反転するインバータ回路５｀と、ゲートがインバータ回路５｀の出力側に接続され、ソースがＮチャネルＭＯＳトランジスタＭ４｀のドレインに接続されるＮチャネルＭＯＳトランジスタＭ１｀と、ゲートがデータ入力端子に接続され、ソースがＮチャネルＭＯＳトランジスタＭ３｀のドレインに接続されるＮチャネルＭＯＳトランジスタＭ２｀とを設ける。
【０００４】
また、ＮチャネルＭＯＳトランジスタＭ３｀のゲートにもインバータ回路５｀の出力側が接続され、ＮチャネルＭＯＳトランジスタＭ４｀のゲートにもデータ入力端子が接続される。
【０００５】
また、ＮチャネルＭＯＳトランジスタＭ３｀のドレインには出力端子ＶＯ＋が接続され、ＮチャネルＭＯＳトランジスタＭ４｀のドレインには出力端子ＶＯ−が接続される。
【０００６】
また、ＮチャネルＭＯＳトランジスタＭ１｀，Ｍ２｀のドレインには電源電位Ｖｃｃが接続される。
【０００７】
さらに出力端子ＶＯ＋，ＶＯ−の間には外部負荷抵抗ＲＴが接続されるような構成になっている。
【０００８】
【発明が解決しようとする課題】
上記のような従来の差動出力回路は、定電流源Ｉ１｀がＮチャネルＭＯＳトランジスタＭ１｀，Ｍ３｀あるいはＮチャネルＭＯＳトランジスタＭ２｀，Ｍ４｀のどちらかのペアトランジスタをオンすることで、常に一定電流を外部負荷抵抗ＲＴに駆動している。
【０００９】
また、図８は従来のＬＶＤＳの出力波形図である。図８を参照して、出力振幅のオフセットレベルＶＯＳ（以下、ＶＯＳと示す。）は定電流源Ｉ１｀及び抵抗Ｒ１｀との積により決定される。しかし、この従来の差動出力回路を用いる半導体において定電流源Ｉ１｀あるいは抵抗Ｒ１｀のばらつきにより、精度を良好にＶＯＳを制御することが困難となる問題があった。
【００１０】
【課題を解決するための手段】
この発明に係る差動出力回路は、高速、低電圧、低ノイズ伝送を図るためのＬＶＤＳを用いる差動出力回路において、温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路を設ける。
【００１１】
また、一方がＧＮＤに接続される第１の抵抗と、ソースが第１の抵抗の他方に接続される第１の第２導電型ＭＯＳトランジスタと、ソースが電源電位に接続され、ドレインが第１の第２導電型ＭＯＳトランジスタのドレインに接続される第１の第１導電型ＭＯＳトランジスタと、基準電圧回路の出力側が正の入力端子に接続され、負の入力端子が第１の第２導電型ＭＯＳトランジスタのソースに接続され、出力側が第１の第２導電型ＭＯＳトランジスタのゲートに接続されるアンプ回路とからなる定電流回路部を設ける。
【００１２】
また、ソースが電源電位に接続され、ゲートが第１の第１導電型ＭＯＳトランジスタのゲートに接続される第２の第１導電型ＭＯＳトランジスタと、ソースが第２の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第１導電型ＭＯＳトランジスタ及び第４の第１導電型とからなるミラー回路部を設ける。
【００１３】
また、データ入力端子からのデータを反転するインバータ回路と、ゲートがインバータ回路の出力側に接続され、ドレインが第３の第１導電型ＭＯＳトランジスタのドレインに接続される第２の第２導電型ＭＯＳトランジスタと、ゲートがデータ入力端子に接続され、ドレインが第４の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第２導電型ＭＯＳトランジスタとからなるデータ転送スイッチ回路部を設ける。
【００１４】
さらに、第３の第１導電型ＭＯＳトランジスタのゲートにデータ入力端子が接続され、第４の第１導電型ＭＯＳトランジスタのゲートにもインバータ回路の出力側が接続され、第３の第１導電型ＭＯＳトランジスタのドレインには負の出力端子が接続され、第４の第１導電型ＭＯＳトランジスタのドレインには正の出力端子が接続され、一方がＧＮＤに接続され、他方が第２の第２導電型ＭＯＳトランジスタ及び第３の第２導電型ＭＯＳトランジスタのソースに接続される第２の抵抗からなるオフセットレベル調整回路部とを備えるものである。
【００１５】
また、この発明のある局面における差動出力回路において、基準電圧回路は、出力端子が第１の抵抗及び第２の抵抗の一方に接続され、負の入力端子が第２の抵抗の他方に接続され、第３の抵抗及び第１の寄生容量とが接続され、正の入力端子が第１の抵抗の他方に接続され、第４の抵抗及び第２の寄生容量とが接続されるアンプ回路を設ける。
【００１６】
また、第３の抵抗及び第１の寄生容量と、第４の抵抗及び第２の寄生容量とからなるノイズ低減回路を設け、一方が第２の抵抗の他方に接続される第５の抵抗と、第５の抵抗の他方にシリアルに接続される第１のバイポーラトランジスタとからなる第１の電流駆動回路部を設ける。
【００１７】
さらに、第１の抵抗の他方にシリアルに接続される第２のバイポーラトランジスタからなる第２の電流駆動回路部とを備えるものである。
【００１８】
また、この発明の他の局面における差動出力回路において、基準電圧回路は、一方がＧＮＤに接続される第１の抵抗と、一方が第１の抵抗の他方にシリアルに接続され、他方が電源電位に接続される第２の抵抗とからなる基準電圧回路部を備えるものである。
【００１９】
また、この発明の他の局面における差動出力回路において、ミラー回路部は、第１の第１導電型ＭＯＳトランジスタ及び第２の第１導電型ＭＯＳトランジスタとのトランジスタサイズ比を１対１／ｎに設定するものである。但し、ｎは正の整数である。
【００２０】
また、高速、低電圧、低ノイズ伝送を図るためのＬＶＤＳを用いる差動出力回路において、温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路を設ける。
【００２１】
また、ソースがＧＮＤに接続される第１の第２導電型ＭＯＳトランジスタと、ソースが第１の第２導電型ＭＯＳトランジスタのドレインに接続される第２の第２導電型ＭＯＳトランジスタと、ソースが電源電位に接続され、ドレイン及びゲートが第２の第２導電型ＭＯＳトランジスタのドレインに接続される第１の第１導電型ＭＯＳトランジスタと、基準電圧回路２の出力側が正の入力端子に接続され、負の入力端子が第２の第２導電型ＭＯＳトランジスタのソースに接続され、出力側が第２の第２導電型ＭＯＳトランジスタのゲートに接続されるアンプ回路とからなる定電流回路部を設ける。
【００２２】
また、ソースが電源電位に接続され、ゲートが第１の第１導電型ＭＯＳトランジスタのゲートに接続される第２の第１導電型ＭＯＳトランジスタと、ソースが第２の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第１導電型ＭＯＳトランジスタ及び第４の第１導電型とからなるミラー回路部を設ける。
【００２３】
また、データ入力端子からのデータを反転するインバータ回路と、ゲートがインバータ回路の出力側に接続され、ドレインが第３の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第２導電型ＭＯＳトランジスタと、ゲートがデータ入力端子に接続され、ドレインが第４の第１導電型ＭＯＳトランジスタのドレインに接続される第４の第２導電型ＭＯＳトランジスタとからなるデータ転送スイッチ回路部を設ける。
【００２４】
また、第３の第１導電型ＭＯＳトランジスタのゲートにデータ入力端子が接続され、第４の第１導電型ＭＯＳトランジスタのゲートにもインバータ回路の出力側が接続され、第３の第１導電型ＭＯＳトランジスタのドレインには負の出力端子が接続され、第４の第１導電型ＭＯＳトランジスタのドレインには正の出力端子が接続され、ソースがＧＮＤに接続され、ドレインが第３の第２導電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯＳトランジスタのソースに接続される第５の第２導電型ＭＯＳトランジスタからなるオフセットレベル調整回路部を設ける。
【００２５】
さらに、一方がＧＮＤに接続される抵抗と、ソースが電源電位に接続され、ゲート及びドレインが抵抗の他方に接続される第５の第１導電型ＭＯＳトランジスタとがシリアルに接続されてなる抵抗バイアス電圧発生回路部とを備えるものである。
【００２６】
また、高速、低電圧、低ノイズ伝送を図るためのＬＶＤＳを用いる差動出力回路において、温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路を設ける。
【００２７】
また、ソースがＧＮＤに接続される第１の第２導電型ＭＯＳトランジスタと、ドレインが第１の第２導電型ＭＯＳトランジスタのドレインに接続される第１の第１ＭＯＳトランジスタと、一方が電源電位に接続され、他方が第１の第１導電型ＭＯＳトランジスタのソースに接続される第１の抵抗と、基準電圧回路の出力が負の入力端子に接続され、正の入力端子が第１の第１導電型ＭＯＳトランジスタのソースに接続され、出力側が第１の第１導電型ＭＯＳトランジスタのゲートに接続されるアンプ回路とからなる定電流回路部を設ける。
【００２８】
また、第１の第２導電型ＭＯＳトランジスタのゲートも第１の第１導電型ＭＯＳトランジスタのドレインに接続され、ソースがＧＮＤに接続され、ゲートが第１の第２導電型ＭＯＳトランジスタのゲートに接続される第２の第２導電型ＭＯＳトランジスタと、ソースが第２の第２導電型ＭＯＳトランジスタのドレインに接続される第３の第２導電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯＳトランジスタとからなるミラー回路部を設ける。
【００２９】
また、データ入力端子からのデータを反転するインバータ回路と、ゲートがインバータ回路の出力側に接続され、ドレインが第４の第２導電型ＭＯＳトランジスタのドレインに接続される第２の第１導電型ＭＯＳトランジスタと、ゲートがデータ入力端子に接続され、ドレインが第３の第２導電型ＭＯＳトランジスタのドレインに接続される第３の第１導電型ＭＯＳトランジスタとからなるデータ転送スイッチ回路部を設ける。
【００３０】
さらに、第４の第２導電型ＭＯＳトランジスタのゲートにもデータ入力端子が接続され、第３の第２導電型ＭＯＳトランジスタのゲートにもインバータ回路の出力側が接続され、第３の第２導電型ＭＯＳトランジスタのドレインには負の出力端子が接続され、第４の第２導電型ＭＯＳトランジスタのドレインには正の出力端子が接続され、一方が電源電位に接続され、他方が第２の第１導電型ＭＯＳトランジスタ及び第３の第１導電型ＭＯＳトランジスタのソースに接続される第２の抵抗からなるオフセットレベル調整回路部とを備えるものである。
【００３１】
また、この発明の他の局面における差動出力回路において、基準電圧回路は、出力端子が第１の抵抗及び第２の抵抗の一方に接続され、負の入力端子が第２の抵抗の他方に接続され、第３の抵抗及び第１の寄生容量とが接続され、正の入力端子が第１の抵抗の他方に接続され、第４の抵抗及び第２の寄生容量とが接続されるアンプ回路を設ける。
【００３２】
また、第３の抵抗及び第１の寄生容量と、第４の抵抗及び第２の寄生容量とからなるノイズ低減回路を設け、一方が第２の抵抗の他方に接続される第５の抵抗と、第５の抵抗の他方にシリアルに接続される第１のバイポーラトランジスタとからなる第１の電流駆動回路部を設ける。
【００３３】
さらに、第１の抵抗の他方にシリアルに接続される第２のバイポーラトランジスタからなる第２の電流駆動回路部とを備えるものである。
【００３４】
また、この発明の他の局面における差動出力回路において、基準電圧回路は、一方がＧＮＤに接続される第１の抵抗と、一方が第１の抵抗の他方にシリアルに接続され、他方が電源電位に接続される第２の抵抗とからなる基準電圧回路部を備えるものである。
【００３５】
また、この発明の他の局面における差動出力回路において、ミラー回路部は、第１の第１導電型ＭＯＳトランジスタ及び第２の第１導電型ＭＯＳトランジスタとのトランジスタサイズ比を１対１／ｎに設定するものである。但し、ｎは正の整数である。
【００３６】
さらにこの発明の他の局面における差動出力回路において、第１の抵抗及び第２の抵抗を線形領域にバイアスされた第５及び第６の第２導電型ＭＯＳトランジスタに置き換え、第５及び第６の第２導電型ＭＯＳトランジスタのゲート電圧を供給し、一方がＧＮＤに接続される第３の抵抗と、ソースが電源電位に接続され、ゲート及びドレインが第３の抵抗の他方に接続される第４の第１導電型ＭＯＳトランジスタとがシリアルに接続されてなる抵抗バイアス電圧発生回路部を備えるものである。
【００３７】
【発明の実施の形態】
実施の形態１．
以下、この発明について説明する。図１は実施の形態１による差動出力回路図である。図１を参照して、この差動出力回路１は温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路２を設ける。
【００３８】
また、一方がＧＮＤに接続される抵抗Ｒ１と、ソースが抵抗Ｒ１の他方に接続されるＮチャネルＭＯＳトランジスタＭ１と、ソースが電源電位Ｖｃｃに接続され、ドレインがＮチャネルＭＯＳトランジスタＭ１のドレインに接続されるＰチャネルＭＯＳトランジスタＭ２と、基準電圧回路２の出力側が＋入力端子に接続され、−入力端子がＮチャネルＭＯＳトランジスタＭ１のソースに接続され、出力側がＮチャネルＭＯＳトランジスタＭ１のゲートに接続されるアンプ回路３とからなる定電流回路部を設ける。
【００３９】
また、ソースが電源電位Ｖｃｃに接続され、ゲートがＰチャネルＭＯＳトランジスタＭ２のゲートに接続されるＰチャネルＭＯＳトランジスタＭ３と、ソースがＰチャネルＭＯＳトランジスタＭ３のドレインに接続されるＰチャネルＭＯＳトランジスタＭ４，Ｍ５とからなるミラー回路部を設ける。
【００４０】
また、データ入力端子からのデータＶＩを反転するインバータ回路５と、ゲートがデータ入力端子に接続され、ドレインがＰチャネルＭＯＳトランジスタＭ４のドレインに接続されるＮチャネルＭＯＳトランジスタＭ６と、ゲートがインバータ回路５の出力側に接続され、ドレインがＰチャネルＭＯＳトランジスタＭ５のドレインに接続されるＮチャネルＭＯＳトランジスタＭ７とからなるデータ転送スイッチ回路部を設ける。
【００４１】
また、ＰチャネルＭＯＳトランジスタＭ４のゲートにもデータ入力端子が接続され、ＰチャネルＭＯＳトランジスタＭ５のゲートにもインバータ回路５の出力側が接続される。
【００４２】
また、ＰチャネルＭＯＳトランジスタＭ４のドレインには出力端子ＶＯ−が接続され、ＰチャネルＭＯＳトランジスタＭ５のドレインには出力端子ＶＯ＋が接続される。
【００４３】
また、一方がＧＮＤに接続され、他方がＮチャネルＭＯＳトランジスタＭ６，Ｍ７のソースに接続される抵抗Ｒ２からなるオフセットレベル調整回路部等で構成される。
【００４４】
次にこの差動出力回路１の動作について説明する。まず、基準電圧回路２の出力Ｖｚを用いる。ＮチャネルＭＯＳトランジスタＭ１のドレイン電流Ｉ１はアンプ回路３の負帰還の原理により、
Ｉ１＝Ｖｚ／Ｒ１
で与えられる。
【００４５】
次にＩ１をミラー回路部によってＩ２に移す。ここでＩ１＝Ｉ２になるようにＰチャネルＭＯＳトランジスタＭ２，Ｍ３のトランジスタサイズを等しく設計する。
【００４６】
従って、差動出力回路１における出力振幅のオフセットレベルＶＯＳは、
ＶＯＳ＝Ｉ１×Ｒ２＝Ｉ２×Ｒ２＝（Ｖｚ／Ｒ１）×Ｒ２
で与えられる。
【００４７】
即ち、ＶＯＳの精度はＶｚ、Ｒ１、Ｒ２のばらつきで決定される。半導体で製造される抵抗については、温度、電圧、製造プロセスの３種類のパラメータに対して、ある程度のばらつき（ΔＶｚ、ΔＲ１、ΔＲ２）が存在する。
【００４８】
また、Ｒ１とＲ２に関しては同材質にし、かつマッチングが取れるレイアウト設計をすることにより容易に、ΔＲ１＝ΔＲ２とすることが可能である。
【００４９】
即ち、Ｖｚ、Ｒ１、Ｒ２のばらつきΔＶｚ、ΔＲ１、ΔＲ２が発生するとΔＶＯＳは、
ΔＶＯＳ＝（ΔＶｚ／ΔＲ１）×ΔＲ２＝ΔＶｚ
で与えられる。
【００５０】
従って、Ｖｚのばらつきを温度、電圧、製造プロセスの３種類のばらつきに対して、精度良くコントロールすることができれば、はぼΔＶＯＳを０にすることが可能となる。
【００５１】
実施の形態２．
図２は実施の形態２による差動出力回路の基準電圧回路図である。図２を参照して、この基準電圧回路３０は出力端子が抵抗Ｒ３１，Ｒ３２の一方に接続され、−入力端子が抵抗Ｒ３２の他方に接続され、抵抗ＲＡ３と寄生容量Ｃ１３とが接続され、＋入力端子が抵抗Ｒ３１の他方に接続され、抵抗ＲＢ３と寄生容量Ｃ２３とが接続されるアンプ回路３３を設ける。
【００５２】
また、抵抗ＲＡ３と寄生容量Ｃ１３、抵抗ＲＢ３と寄生容量Ｃ２３とでノイズ低減回路を構成する。
【００５３】
また、一方が抵抗Ｒ３２の他方に接続される抵抗Ｒ３３と、抵抗Ｒ３３の他方にシリアルに接続されるバイポーラトランジスタＭＡ３とからなる第１の電流駆動回路部を設ける。
【００５４】
また、抵抗Ｒ３１の他方にシリアルに接続されるバイポーラトランジスタＭＢ３からなる第２の電流駆動回路部等で構成される。
【００５５】
差動出力回路に電源ノイズが発生した場合、閉ループ回路を構成しているためノイズが伝搬してしまうが、抵抗ＲＡ３，ＲＢ３と寄生容量Ｃ１３，Ｃ２３によりフィルタが構成され、電位変動を抑えて、同時に閉ループ回路におけるＶｚのノイズを低減することができる。
【００５６】
この実施の形態２による差動出力回路の基準電圧回路を適用することで、電源ノイズによるＶｚの変動を小さくし、Ｖｚの精度を向上することで、ＶＯＳの変動を小さくコントロールすることが可能となる。
【００５７】
実施の形態３．
図３は実施の形態３による差動出力回路図である。図３を参照して、この差動出力回路５０は一方がＧＮＤに接続される抵抗Ｒ５３と、一方が抵抗Ｒ５３の他方にシリアルに接続され、他方が電源電位Ｖｃｃに接続される抵抗Ｒ５４とからなる基準電圧回路部を設ける。
【００５８】
また、一方がＧＮＤに接続される抵抗Ｒ５１と、ソースが抵抗Ｒ５１の他方に接続されるＮチャネルＭＯＳトランジスタＭ５１と、ソースが電源電位Ｖｃｃに接続され、ドレイン及びゲートがＮチャネルＭＯＳトランジスタＭ５１のドレインに接続されるＰチャネルＭＯＳトランジスタＭ５２と、＋入力端子が抵抗Ｒ５３及び抵抗Ｒ５４のシリアルな接続点に接続され、−入力端子がＮチャネルＭＯＳトランジスタＭ５１のソースに接続され、出力側がＮチャネルＭＯＳトランジスタＭ５１のゲートに接続されるアンプ回路５３とからなる定電流回路部を設ける。
【００５９】
また、ソースが電源電位Ｖｃｃに接続され、ゲートがＰチャネルＭＯＳトランジスタＭ５２のゲートに接続されるＰチャネルＭＯＳトランジスタＭ５３と、ソースがＰチャネルＭＯＳトランジスタＭ５３のドレインに接続されるＰチャネルＭＯＳトランジスタＭ５４，Ｍ５５とからなるミラー回路部を設ける。
【００６０】
また、データ入力端子からのデータＶＩを反転するインバータ回路５５と、ゲートがデータ入力端子に接続され、ドレインがＰチャネルＭＯＳトランジスタＭ５４のドレインに接続されるＮチャネルＭＯＳトランジスタＭ５６と、ゲートがインバータ回路５５の出力側に接続され、ドレインがＰチャネルＭＯＳトランジスタＭ５５のドレインに接続されるＮチャネルＭＯＳトランジスタＭ５７とからなるデータ転送スイッチ回路部を設ける。
【００６１】
また、ＰチャネルＭＯＳトランジスタＭ５４のゲートにもデータ入力端子が接続され、ＰチャネルＭＯＳトランジスタＭ５５のゲートにもインバータ回路５５の出力側が接続される。
【００６２】
また、ＰチャネルＭＯＳトランジスタＭ５４のドレインには出力端子ＶＯ−が接続され、ＰチャネルＭＯＳトランジスタＭ５５のドレインには出力端子ＶＯ＋が接続される。
【００６３】
また、一方がＧＮＤに接続され、他方がＮチャネルＭＯＳトランジスタＭ５６，Ｍ５７のソースに接続され抵抗Ｒ５２からなるオフセットレベル調整回路部等で構成される。
【００６４】
この差動出力回路５０は電源電位Ｖｃｃに対して、抵抗の比による分圧電圧を得る回路であり、温度、製造プロセスのばらつきが発生しても抵抗Ｒ５３，５４ともほぼ等しいため、分圧電圧Ｖｚは一定となる。
【００６５】
また、温度、製造プロセスの２種類のばらつきに対してＶｚを精度良くコントロールすることができる。
【００６６】
従って、この実施の形態３によると、実施の形態２に比べ、チップサイズを小さくすることが可能である。
【００６７】
実施の形態４．
図４は実施の形態４による差動出力回路図である。図４を参照して、この差動出力回路７０は温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路７２を設ける。
【００６８】
また、一方がＧＮＤに接続される抵抗Ｒ７１と、ソースが抵抗Ｒ７１の他方に接続されるＮチャネルＭＯＳトランジスタＭ７１と、ソースが電源電位Ｖｃｃに接続され、ドレイン及びゲートがＮチャネルＭＯＳトランジスタＭ７１のドレインに接続されるＰチャネルＭＯＳトランジスタＭ７２と、基準電圧回路７２の出力が＋入力端子に接続され、−入力端子がＮチャネルＭＯＳトランジスタＭ７１のソースに接続され、出力側がＮチャネルＭＯＳトランジスタＭ７１のゲートに接続されるアンプ回路７３とからなる定電流回路部を設ける。
【００６９】
また、ソースが電源電位Ｖｃｃに接続され、ゲートがＰチャネルＭＯＳトランジスタＭ７２のゲートに接続されるＰチャネルＭＯＳトランジスタＭ７３と、ソースがＰチャネルＭＯＳトランジスタＭ７３のドレインに接続されるＰチャネルＭＯＳトランジスタＭ７４，Ｍ７５とからなるミラー回路部を設ける。
【００７０】
また、ＰチャネルＭＯＳトランジスタＭ７２とＭ７３のトランジスタサイズ比をＭ３：Ｍ２＝１：１／ｎに設定している。
【００７１】
また、データ入力端子からのデータＶＩを反転するインバータ回路７５と、ゲートがデータ入力端子に接続され、ドレインがＰチャネルＭＯＳトランジスタＭ７４のドレインに接続されるＮチャネルＭＯＳトランジスタＭ７６と、ゲートがインバータ回路７５の出力側に接続され、ドレインがＰチャネルＭＯＳトランジスタＭ７５のドレインに接続されるＮチャネルＭＯＳトランジスタＭ７７とからなるデータ転送スイッチ回路部を設ける。
【００７２】
また、ＰチャネルＭＯＳトランジスタＭ７４のゲートにもデータ入力端子が接続され、ＰチャネルＭＯＳトランジスタＭ７５のゲートにもインバータ回路７５の出力側が接続される。
【００７３】
また、ＰチャネルＭＯＳトランジスタＭ７４のドレインには出力端子ＶＯ−が接続され、ＰチャネルＭＯＳトランジスタＭ７５のドレインには出力端子ＶＯ＋が接続される。
【００７４】
また、一方がＧＮＤに接続され、他方がＮチャネルＭＯＳトランジスタＭ７６，Ｍ７７のソースに接続され抵抗Ｒ７２からなるオフセットレベル調整回路部等で構成される。
【００７５】
即ち、ドレイン電流Ｉ１，Ｉ２はＰチャネルＭＯＳトランジスタＭ７２，Ｍ７３のトランジスタサイズに比例する。Ｉ２＝Ｉ１×Ｍ７３／Ｍ７２で表される。
【００７６】
例えば、Ｉ２にαｍＡの駆動電流を要する場合のＰチャネルＭＯＳトランジスタＭ７３のトランジスタサイズをＷ３とすると、ＰチャネルＭＯＳトランジスタＭ７２のトランジスタサイズはＷ３の１／ｎにすれば、Ｉ１も１／ｎになるためＩ２の駆動電流を一定のまま定電流回路部のチップサイズを１／ｎだけ小さくすることが可能となる。
【００７７】
この実施の形態４によると、定電流回路部のドレイン電流比に差異を持たせることで、定電流回路部のチップサイズを小さくすることが可能となる。
【００７８】
実施の形態５．
図５は実施の形態５による差動出力回路図である。図５を参照して、この差動出力回路８０は温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路８２を設ける。
【００７９】
また、ソースがＧＮＤに接続されるＮチャネルＭＯＳトランジスタＭ８８と、ソースがＮチャネルＭＯＳトランジスタＭ８８のドレインに接続されるＮチャネルＭＯＳトランジスタＭ８１と、ソースが電源電位Ｖｃｃに接続され、ドレイン及びゲートがＮチャネルＭＯＳトランジスタＭ８１のドレインに接続されるＰチャネルＭＯＳトランジスタＭ８２と、基準電圧回路８２の出力が＋入力端子に接続され、−入力端子がＮチャネルＭＯＳトランジスタＭ８１のソースに接続され、出力側がＮチャネルＭＯＳトランジスタＭ８１のゲートに接続されるアンプ回路８３とからなる定電流回路部を設ける。
【００８０】
また、ソースが電源電位Ｖｃｃに接続され、ゲートがＰチャネルＭＯＳトランジスタＭ８２のゲートに接続されるＰチャネルＭＯＳトランジスタＭ８３と、ソースがＰチャネルＭＯＳトランジスタＭ８３のドレインに接続されるＰチャネルＭＯＳトランジスタＭ８４，Ｍ８５とからなるミラー回路部を設ける。
【００８１】
また、データ入力端子からのデータＶＩを反転するインバータ回路８５と、ゲートがデータ入力端子に接続され、ドレインがＰチャネルＭＯＳトランジスタＭ８４のドレインに接続されるＮチャネルＭＯＳトランジスタＭ８６と、ゲートがインバータ回路８５の出力側に接続され、ドレインがＰチャネルＭＯＳトランジスタＭ８５のドレインに接続されるＮチャネルＭＯＳトランジスタＭ８７とからなるデータ転送スイッチ回路部を設ける。
【００８２】
また、ＰチャネルＭＯＳトランジスタＭ８４のゲートにもデータ入力端子が接続され、ＰチャネルＭＯＳトランジスタＭ８５のゲートにもインバータ回路８５の出力側が接続される。
【００８３】
また、ＰチャネルＭＯＳトランジスタＭ８４のドレインには出力端子ＶＯ−が接続され、ＰチャネルＭＯＳトランジスタＭ８５のドレインには出力端子ＶＯ＋が接続される。
【００８４】
また、ソースがＧＮＤに接続され、ドレインがＮチャネルＭＯＳトランジスタＭ８６，Ｍ８７のソースに接続されるＮチャネルＭＯＳトランジスタＭ８９からなるオフセットレベル調整回路部を設ける。
【００８５】
また、一方がＧＮＤに接続される抵抗Ｒ８３と、ソースが電源電位Ｖｃｃに接続され、ゲート及びドレインが抵抗Ｒ８３の他方に接続されるＰチャネルＭＯＳトランジスタＭ９０とがシリアルに接続されてなる抵抗バイアス電圧発生回路部を設ける。
【００８６】
また、線形領域にバイアスされたＮチャネルＭＯＳトランジスタＭ８８，Ｍ８９のゲート電圧ＶＡは抵抗バイアス電圧発生回路部から与えられるように構成する。
【００８７】
半導体で抵抗を構成するにはＭＯＳトランジスタのオン抵抗を利用することができるので、ＮチャネルＭＯＳトランジスタＭ８８，Ｍ８９のオン抵抗を用いる。
【００８８】
即ち、ＭＯＳトランジスタのオン抵抗ｒｄｓは下式で与えられる。
【００８９】
（１）式より、
ｒｄｓ＝１／β（Ｖｇｓ−Ｖｔｈ−Ｖｄｓ）
となる。
【００９０】
従って、ＭＯＳトランジスタのオン抵抗ｒｄｓはＶＯＳのばらつきに影響を与えないため、製造上のばらつきが発生してもＶＯＳの精度に影響しない。
【００９１】
この実施の形態５によると、バイアスの抵抗の構成を工夫することで、さらにチップサイズを小さくすることが可能となる。
【００９２】
実施の形態６．
図６は実施の形態６による差動出力回路図である。図６を参照して、この差動出力回路１００は温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路１０２を設ける。
【００９３】
また、ソースがＧＮＤに接続されるＮチャネルＭＯＳトランジスタＭ１０２と、ドレインがＮチャネルＭＯＳトランジスタＭ１０２のドレインに接続されるＰチャネルＭＯＳトランジスタＭ１０１と、一方が電源電位Ｖｃｃに接続され、他方がＰチャネルＭＯＳトランジスタＭ１０１のソースに接続される抵抗１０１と、基準電圧回路１０２の出力が−入力端子に接続され、＋入力端子がＰチャネルＭＯＳトランジスタＭ１０１のソースに接続され、出力側がＰチャネルＭＯＳトランジスタＭ１０１のゲートに接続されるアンプ回路１０３とからなる定電流回路部を設ける。
【００９４】
また、ＮチャネルＭＯＳトランジスタＭ１０２のゲートもＰチャネルＭＯＳトランジスタＭ１０１のドレインに接続されている。
【００９５】
また、ソースがＧＮＤに接続され、ゲートがＮチャネルＭＯＳトランジスタＭ１０２のゲートに接続されるＮチャネルＭＯＳトランジスタＭ１０３と、ソースがＮチャネルＭＯＳトランジスタＭ１０３のドレインに接続されるＮチャネルＭＯＳトランジスタＭ１０６，Ｍ１０７とからなるミラー回路部を設ける。
【００９６】
また、データ入力端子からのデータＶＩを反転するインバータ回路１０５と、ゲートがインバータ回路１０５の出力側に接続され、ドレインがＮチャネルＭＯＳトランジスタＭ１０７のドレインに接続されるＰチャネルＭＯＳトランジスタＭ１０５と、ゲートがデータ入力端子に接続され、ドレインがＮチャネルＭＯＳトランジスタＭ１０６のドレインに接続されるＰチャネルＭＯＳトランジスタＭ１０４とからなるデータ転送スイッチ回路部を設ける。
【００９７】
また、ＮチャネルＭＯＳトランジスタＭ１０７のゲートにインバータ回路１０５の出力側が接続され、ＮチャネルＭＯＳトランジスタＭ１０６のゲートにデータ入力端子が接続される。
【００９８】
また、ＮチャネルＭＯＳトランジスタＭ１０６のドレインには出力端子ＶＯ−が接続され、ＮチャネルＭＯＳトランジスタＭ１０７のドレインには出力端子ＶＯ＋が接続される。
【００９９】
また、一方が電源電位Ｖｃｃに接続され、他方がＰチャネルＭＯＳトランジスタＭ１０４，Ｍ１０５のソースに接続される抵抗Ｒ１０２からなるオフセットレベル調整回路部等で構成される。
【０１００】
次にこの差動出力回路１００の動作について説明する。まず、基準電圧回路１０２の出力Ｖｚを用いる。ＰチャネルＭＯＳトランジスタＭ１０１のドレイン電流Ｉ１０１はアンプ回路１０３の負帰還の原理により、
Ｉ１０１＝Ｖｚ／Ｒ１０１
で与えられる。
【０１０１】
次にＩ１０１をミラー回路部によってＩ１０２に移す。ここでＩ１０１＝Ｉ１０２になるようにＮチャネルＭＯＳトランジスタＭ１０２，Ｍ１０３のトランジスタサイズを等しく設計する。
【０１０２】
従って、差動出力回路１００における出力振幅のオフセットレベルＶＯＳは、ＶＯＳ＝Ｉ１０１×Ｒ１０２＝Ｉ１０２×Ｒ１０２＝（Ｖｚ／Ｒ１０１）×Ｒ１０２
で与えられる。
【０１０３】
即ち、ＶＯＳの精度はＶｚ、Ｒ１０１、Ｒ１０２のばらつきで決定される。半導体で製造される抵抗については、温度、電圧、製造プロセスの３種類のパラメータに対して、ある程度のばらつき（ΔＶｚ、ΔＲ１０１、ΔＲ１０２）が存在する。
【０１０４】
また、Ｒ１０１とＲ１０２に関しては同材質にし、かつマッチングが取れるレイアウト設計をすることにより容易に、ΔＲ１０１＝ΔＲ１０２とすることが可能である。
【０１０５】
即ち、Ｖｚ、Ｒ１０１、Ｒ１０２のばらつきΔＶｚ、ΔＲ１０１、ΔＲ１０２が発生するとΔＶＯＳは、
ΔＶＯＳ＝（ΔＶｚ／ΔＲ１０１）×ΔＲ１０２＝ΔＶｚ
で与えられる。
【０１０６】
従って、Ｖｚのばらつきを温度、電圧、製造プロセスの３種類のばらつきに対して、精度良くコントロールすることができれば、はぼΔＶＯＳを０にすることが可能となる。
【０１０７】
従って、この実施の形態６によると、実施の形態１に比べ、さらに良好な精度でＶＯＳを制御することができる。
【０１０８】
実施の形態７．
また、実施の形態６の差動出力回路１００に実施の形態２で用いる基準電圧回路３０を適用しても実施の形態６と同様の効果を得ることができる。
【０１０９】
実施の形態８．
また、実施の形態６の差動出力回路１００に実施の形態３で用いる基準電圧回路部を適用しても実施の形態３と同様の効果を得ることができる。
【０１１０】
実施の形態９．
また、実施の形態６の差動出力回路１００に実施の形態４で用いる基準電圧回路７２を適用しても実施の形態４と同様の効果を得ることができる。
【０１１１】
実施の形態１０．
また、実施の形態６の差動出力回路１００に実施の形態５で用いるＭＯＳトランジスタのオン抵抗を適用しても実施の形態５と同様の効果を得ることができる。
【０１１２】
即ち、一方がＧＮＤに接続される抵抗と、ソースが電源電位Ｖｃｃに接続され、ゲート及びドレインが抵抗の他方に接続されるＰチャネルＭＯＳトランジスタとがシリアルに接続されてなる抵抗バイアス電圧発生回路部を設ける。
【０１１３】
また、抵抗Ｒ１０１，Ｒ１０２を線形領域にバイアスされたＮチャネルＭＯＳトランジスタＭ１０８，Ｍ１０９に置き換え、これらのゲート電圧ＶＡは抵抗バイアス電圧発生回路部から与えられるように構成する（図示せず）。
【０１１４】
【発明の効果】
この発明に係る差動出力回路は、高速、低電圧、低ノイズ伝送を図るためのＬＶＤＳを用いる差動出力回路において、温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路を設ける。
【０１１５】
また、一方がＧＮＤに接続される第１の抵抗と、ソースが第１の抵抗の他方に接続される第１の第２導電型ＭＯＳトランジスタと、ソースが電源電位に接続され、ドレインが第１の第２導電型ＭＯＳトランジスタのドレインに接続される第１の第１導電型ＭＯＳトランジスタと、基準電圧回路の出力側が正の入力端子に接続され、負の入力端子が第１の第２導電型ＭＯＳトランジスタのソースに接続され、出力側が第１の第２導電型ＭＯＳトランジスタのゲートに接続されるアンプ回路とからなる定電流回路部を設ける。
【０１１６】
また、ソースが電源電位に接続され、ゲートが第１の第１導電型ＭＯＳトランジスタのゲートに接続される第２の第１導電型ＭＯＳトランジスタと、ソースが第２の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第１導電型ＭＯＳトランジスタ及び第４の第１導電型とからなるミラー回路部を設ける。
【０１１７】
また、データ入力端子からのデータを反転するインバータ回路と、ゲートがインバータ回路の出力側に接続され、ドレインが第３の第１導電型ＭＯＳトランジスタのドレインに接続される第２の第２導電型ＭＯＳトランジスタと、ゲートがデータ入力端子に接続され、ドレインが第４の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第２導電型ＭＯＳトランジスタとからなるデータ転送スイッチ回路部を設ける。
【０１１８】
さらに、第３の第１導電型ＭＯＳトランジスタのゲートにデータ入力端子が接続され、第４の第１導電型ＭＯＳトランジスタのゲートにもインバータ回路の出力側が接続され、第３の第１導電型ＭＯＳトランジスタのドレインには負の出力端子が接続され、第４の第１導電型ＭＯＳトランジスタのドレインには正の出力端子が接続され、一方がＧＮＤに接続され、他方が第２の第２導電型ＭＯＳトランジスタ及び第３の第２導電型ＭＯＳトランジスタのソースに接続される第２の抵抗からなるオフセットレベル調整回路部とを備えることにより、分圧電圧Ｖｚのばらつきを温度、電圧、製造プロセスの３種類のばらつきに対して、精度良くコントロールすることができ、はぼΔＶＯＳを０にすることが可能となる。
【０１１９】
また、この発明のある局面における差動出力回路において、基準電圧回路は、出力端子が第１の抵抗及び第２の抵抗の一方に接続され、負の入力端子が第２の抵抗の他方に接続され、第３の抵抗及び第１の寄生容量とが接続され、正の入力端子が第１の抵抗の他方に接続され、第４の抵抗及び第２の寄生容量とが接続されるアンプ回路を設ける。
【０１２０】
また、第３の抵抗及び第１の寄生容量と、第４の抵抗及び第２の寄生容量とからなるノイズ低減回路を設け、一方が第２の抵抗の他方に接続される第５の抵抗と、第５の抵抗の他方にシリアルに接続される第１のバイポーラトランジスタとからなる第１の電流駆動回路部を設ける。
【０１２１】
さらに、第１の抵抗の他方にシリアルに接続される第２のバイポーラトランジスタからなる第２の電流駆動回路部とを備えることにより、電源ノイズによるＶｚの変動を小さくし、Ｖｚの精度を向上することで、ＶＯＳの変動を小さくコントロールすることが可能となる。
【０１２２】
また、この発明の他の局面における差動出力回路において、基準電圧回路は、一方がＧＮＤに接続される第１の抵抗と、一方が第１の抵抗の他方にシリアルに接続され、他方が電源電位に接続される第２の抵抗とからなる基準電圧回路部を備えることにより、チップサイズを小さくすることが可能である。
【０１２３】
また、この発明の他の局面における差動出力回路において、ミラー回路部は、第１の第１導電型ＭＯＳトランジスタ及び第２の第１導電型ＭＯＳトランジスタとのトランジスタサイズ比を１対１／ｎ（但し、ｎは正の整数である。）に設定することにより、定電流回路部のドレイン電流比に差異を持たせることで、定電流回路部のチップサイズを小さくすることが可能となる。
【０１２４】
また、高速、低電圧、低ノイズ伝送を図るためのＬＶＤＳを用いる差動出力回路において、温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路を設ける。
【０１２５】
また、ソースがＧＮＤに接続される第１の第２導電型ＭＯＳトランジスタと、ソースが第１の第２導電型ＭＯＳトランジスタのドレインに接続される第２の第２導電型ＭＯＳトランジスタと、ソースが電源電位に接続され、ドレイン及びゲートが第２の第２導電型ＭＯＳトランジスタのドレインに接続される第１の第１導電型ＭＯＳトランジスタと、基準電圧回路２の出力側が正の入力端子に接続され、負の入力端子が第２の第２導電型ＭＯＳトランジスタのソースに接続され、出力側が第２の第２導電型ＭＯＳトランジスタのゲートに接続されるアンプ回路とからなる定電流回路部を設ける。
【０１２６】
また、ソースが電源電位に接続され、ゲートが第１の第１導電型ＭＯＳトランジスタのゲートに接続される第２の第１導電型ＭＯＳトランジスタと、ソースが第２の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第１導電型ＭＯＳトランジスタ及び第４の第１導電型とからなるミラー回路部を設ける。
【０１２７】
また、データ入力端子からのデータを反転するインバータ回路と、ゲートがインバータ回路の出力側に接続され、ドレインが第３の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第２導電型ＭＯＳトランジスタと、ゲートがデータ入力端子に接続され、ドレインが第４の第１導電型ＭＯＳトランジスタのドレインに接続される第４の第２導電型ＭＯＳトランジスタとからなるデータ転送スイッチ回路部を設ける。
【０１２８】
また、第３の第１導電型ＭＯＳトランジスタのゲートにデータ入力端子が接続され、第４の第１導電型ＭＯＳトランジスタのゲートにもインバータ回路の出力側が接続され、第３の第１導電型ＭＯＳトランジスタのドレインには負の出力端子が接続され、第４の第１導電型ＭＯＳトランジスタのドレインには正の出力端子が接続され、ソースがＧＮＤに接続され、ドレインが第３の第２導電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯＳトランジスタのソースに接続される第５の第２導電型ＭＯＳトランジスタからなるオフセットレベル調整回路部を設ける。
【０１２９】
さらに、一方がＧＮＤに接続される抵抗と、ソースが電源電位に接続され、ゲート及びドレインが抵抗の他方に接続される第５の第１導電型ＭＯＳトランジスタとがシリアルに接続されてなる抵抗バイアス電圧発生回路部とを備えることにより、バイアスの抵抗の構成を工夫することで、さらにチップサイズを小さくすることが可能となる。
【０１３０】
また、高速、低電圧、低ノイズ伝送を図るためのＬＶＤＳを用いる差動出力回路において、温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路を設ける。
【０１３１】
また、ソースがＧＮＤに接続される第１の第２導電型ＭＯＳトランジスタと、ドレインが第１の第２導電型ＭＯＳトランジスタのドレインに接続される第１の第１ＭＯＳトランジスタと、一方が電源電位に接続され、他方が第１の第１導電型ＭＯＳトランジスタのソースに接続される第１の抵抗と、基準電圧回路の出力が負の入力端子に接続され、正の入力端子が第１の第１導電型ＭＯＳトランジスタのソースに接続され、出力側が第１の第１導電型ＭＯＳトランジスタのゲートに接続されるアンプ回路とからなる定電流回路部を設ける。
【０１３２】
また、第１の第２導電型ＭＯＳトランジスタのゲートも第１の第１導電型ＭＯＳトランジスタのドレインに接続され、ソースがＧＮＤに接続され、ゲートが第１の第２導電型ＭＯＳトランジスタのゲートに接続される第２の第２導電型ＭＯＳトランジスタと、ソースが第２の第２導電型ＭＯＳトランジスタのドレインに接続される第３の第２導電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯＳトランジスタとからなるミラー回路部を設ける。
【０１３３】
また、データ入力端子からのデータを反転するインバータ回路と、ゲートがインバータ回路の出力側に接続され、ドレインが第４の第２導電型ＭＯＳトランジスタのドレインに接続される第２の第１導電型ＭＯＳトランジスタと、ゲートがデータ入力端子に接続され、ドレインが第３の第２導電型ＭＯＳトランジスタのドレインに接続される第３の第１導電型ＭＯＳトランジスタとからなるデータ転送スイッチ回路部を設ける。
【０１３４】
さらに、第４の第２導電型ＭＯＳトランジスタのゲートにもデータ入力端子が接続され、第３の第２導電型ＭＯＳトランジスタのゲートにもインバータ回路の出力側が接続され、第３の第２導電型ＭＯＳトランジスタのドレインには負の出力端子が接続され、第４の第２導電型ＭＯＳトランジスタのドレインには正の出力端子が接続され、一方が電源電位に接続され、他方が第２の第１導電型ＭＯＳトランジスタ及び第３の第１導電型ＭＯＳトランジスタのソースに接続される第２の抵抗からなるオフセットレベル調整回路部とを備えることにより、さらに良好な精度でＶＯＳを制御することができる。
【０１３５】
また、この発明の他の局面における差動出力回路において、基準電圧回路は、出力端子が第１の抵抗及び第２の抵抗の一方に接続され、負の入力端子が第２の抵抗の他方に接続され、第３の抵抗及び第１の寄生容量とが接続され、正の入力端子が第１の抵抗の他方に接続され、第４の抵抗及び第２の寄生容量とが接続されるアンプ回路を設ける。
【０１３６】
また、第３の抵抗及び第１の寄生容量と、第４の抵抗及び第２の寄生容量とからなるノイズ低減回路を設け、一方が第２の抵抗の他方に接続される第５の抵抗と、第５の抵抗の他方にシリアルに接続される第１のバイポーラトランジスタとからなる第１の電流駆動回路部を設ける。
【０１３７】
さらに、第１の抵抗の他方にシリアルに接続される第２のバイポーラトランジスタからなる第２の電流駆動回路部とを備えることにより、電源ノイズによるＶｚの変動を小さくし、Ｖｚの精度を向上することで、ＶＯＳの変動を小さくコントロールすることが可能となる。
【０１３８】
また、この発明の他の局面における差動出力回路において、基準電圧回路は、一方がＧＮＤに接続される第１の抵抗と、一方が第１の抵抗の他方にシリアルに接続され、他方が電源電位に接続される第２の抵抗とからなる基準電圧回路部を備えることにより、さらにチップサイズを小さくすることが可能である。
【０１３９】
また、この発明の他の局面における差動出力回路において、ミラー回路部は、第１の第１導電型ＭＯＳトランジスタ及び第２の第１導電型ＭＯＳトランジスタとのトランジスタサイズ比を１対１／ｎ（但し、ｎは正の整数である。）に設定することにより、定電流回路部のチップサイズを小さくすることが可能となる。
【０１４０】
さらにこの発明の他の局面における差動出力回路において、第１の抵抗及び第２の抵抗を線形領域にバイアスされた第５及び第６の第２導電型ＭＯＳトランジスタに置き換え、第５及び第６の第２導電型ＭＯＳトランジスタのゲート電圧を供給し、一方がＧＮＤに接続される第３の抵抗と、ソースが電源電位に接続され、ゲート及びドレインが第３の抵抗の他方に接続される第４の第１導電型ＭＯＳトランジスタとがシリアルに接続されてなる抵抗バイアス電圧発生回路部を備えることにより、バイアスの抵抗の構成を工夫することで、さらにチップサイズを小さくすることが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による差動出力回路図である。
【図２】この発明の実施の形態２による差動出力回路の基準電圧回路図である。
【図３】この発明の実施の形態３による差動出力回路図である。
【図４】この発明の実施の形態４による差動出力回路図である。
【図５】この発明の実施の形態５による差動出力回路図である。
【図６】この発明の実施の形態６による差動出力回路図である。
【図７】従来の差動出力回路図である。
【図８】従来のＬＶＤＳの出力波形図である。
【符号の説明】
２ 基準電圧回路 ３ アンプ回路
５ インバータ回路 ３３ アンプ回路
５３ アンプ回路 ５５ インバータ回路
７３ アンプ回路 ７５ インバータ回路
８３ アンプ回路 ８５ インバータ回路
１０３ アンプ回路 １０５ インバータ回路
Ｍ１ ＮチャネルＭＯＳトランジスタ
Ｍ２ ＰチャネルＭＯＳトランジスタ
Ｍ３ ＰチャネルＭＯＳトランジスタ
Ｍ４ ＰチャネルＭＯＳトランジスタ
Ｍ５ ＰチャネルＭＯＳトランジスタ
Ｍ６ ＮチャネルＭＯＳトランジスタ
Ｍ７ ＮチャネルＭＯＳトランジスタ
Ｍ５１ ＮチャネルＭＯＳトランジスタ
Ｍ５２ ＰチャネルＭＯＳトランジスタ
Ｍ５３ ＰチャネルＭＯＳトランジスタ
Ｍ５４ ＰチャネルＭＯＳトランジスタ
Ｍ５５ ＰチャネルＭＯＳトランジスタ
Ｍ５６ ＮチャネルＭＯＳトランジスタ
Ｍ５７ ＮチャネルＭＯＳトランジスタ
Ｍ７１ ＮチャネルＭＯＳトランジスタ
Ｍ７２ ＰチャネルＭＯＳトランジスタ
Ｍ７３ ＰチャネルＭＯＳトランジスタ
Ｍ７４ ＰチャネルＭＯＳトランジスタ
Ｍ７５ ＰチャネルＭＯＳトランジスタ
Ｍ７６ ＮチャネルＭＯＳトランジスタ
Ｍ７７ ＮチャネルＭＯＳトランジスタ
Ｍ８１ ＮチャネルＭＯＳトランジスタ
Ｍ８２ ＰチャネルＭＯＳトランジスタ
Ｍ８３ ＰチャネルＭＯＳトランジスタ
Ｍ８４ ＰチャネルＭＯＳトランジスタ
Ｍ８５ ＰチャネルＭＯＳトランジスタ
Ｍ８６ ＮチャネルＭＯＳトランジスタ
Ｍ８７ ＮチャネルＭＯＳトランジスタ
Ｍ８８ ＮチャネルＭＯＳトランジスタ
Ｍ８９ ＮチャネルＭＯＳトランジスタ
Ｍ１０１ ＰチャネルＭＯＳトランジスタ
Ｍ１０２ ＮチャネルＭＯＳトランジスタ
Ｍ１０３ ＮチャネルＭＯＳトランジスタ
Ｍ１０４ ＰチャネルＭＯＳトランジスタ
Ｍ１０５ ＰチャネルＭＯＳトランジスタ
Ｍ１０６ ＮチャネルＭＯＳトランジスタ
Ｍ１０７ ＮチャネルＭＯＳトランジスタ
Ｒ１ 抵抗 Ｒ２ 抵抗
Ｒ３１ 抵抗 Ｒ３２ 抵抗
Ｒ３３ 抵抗
ＲＡ３ 抵抗 ＲＢ３ 抵抗
Ｒ５１ 抵抗 Ｒ５２ 抵抗
Ｒ５３ 抵抗 Ｒ５４ 抵抗
Ｒ７１ 抵抗 Ｒ７２ 抵抗
Ｒ８３ 抵抗
Ｒ１０１ 抵抗 Ｒ１０２ 抵抗
ＭＡ３ バイポーラトランジスタ
ＭＢ３ バイポーラトランジスタ
【発明の属する技術分野】
この発明は差動出力回路に係り、特に高速、低電圧、低ノイズ伝送を特徴とするＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ、以下、ＬＶＤＳと示す。）等の差動出力回路に関するものである。
【０００２】
【従来の技術】
図７は、従来の差動出力回路である。図７を参照して、この差動出力回路は、一方がＧＮＤに接続される抵抗Ｒ１´と、ソースが抵抗Ｒ１｀の他方に接続されるＮチャネルＭＯＳトランジスタＭ３｀，Ｍ４｀を設ける。
【０００３】
また、データ入力端子からのデータＶＩを反転するインバータ回路５｀と、ゲートがインバータ回路５｀の出力側に接続され、ソースがＮチャネルＭＯＳトランジスタＭ４｀のドレインに接続されるＮチャネルＭＯＳトランジスタＭ１｀と、ゲートがデータ入力端子に接続され、ソースがＮチャネルＭＯＳトランジスタＭ３｀のドレインに接続されるＮチャネルＭＯＳトランジスタＭ２｀とを設ける。
【０００４】
また、ＮチャネルＭＯＳトランジスタＭ３｀のゲートにもインバータ回路５｀の出力側が接続され、ＮチャネルＭＯＳトランジスタＭ４｀のゲートにもデータ入力端子が接続される。
【０００５】
また、ＮチャネルＭＯＳトランジスタＭ３｀のドレインには出力端子ＶＯ＋が接続され、ＮチャネルＭＯＳトランジスタＭ４｀のドレインには出力端子ＶＯ−が接続される。
【０００６】
また、ＮチャネルＭＯＳトランジスタＭ１｀，Ｍ２｀のドレインには電源電位Ｖｃｃが接続される。
【０００７】
さらに出力端子ＶＯ＋，ＶＯ−の間には外部負荷抵抗ＲＴが接続されるような構成になっている。
【０００８】
【発明が解決しようとする課題】
上記のような従来の差動出力回路は、定電流源Ｉ１｀がＮチャネルＭＯＳトランジスタＭ１｀，Ｍ３｀あるいはＮチャネルＭＯＳトランジスタＭ２｀，Ｍ４｀のどちらかのペアトランジスタをオンすることで、常に一定電流を外部負荷抵抗ＲＴに駆動している。
【０００９】
また、図８は従来のＬＶＤＳの出力波形図である。図８を参照して、出力振幅のオフセットレベルＶＯＳ（以下、ＶＯＳと示す。）は定電流源Ｉ１｀及び抵抗Ｒ１｀との積により決定される。しかし、この従来の差動出力回路を用いる半導体において定電流源Ｉ１｀あるいは抵抗Ｒ１｀のばらつきにより、精度を良好にＶＯＳを制御することが困難となる問題があった。
【００１０】
【課題を解決するための手段】
この発明に係る差動出力回路は、高速、低電圧、低ノイズ伝送を図るためのＬＶＤＳを用いる差動出力回路において、温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路を設ける。
【００１１】
また、一方がＧＮＤに接続される第１の抵抗と、ソースが第１の抵抗の他方に接続される第１の第２導電型ＭＯＳトランジスタと、ソースが電源電位に接続され、ドレインが第１の第２導電型ＭＯＳトランジスタのドレインに接続される第１の第１導電型ＭＯＳトランジスタと、基準電圧回路の出力側が正の入力端子に接続され、負の入力端子が第１の第２導電型ＭＯＳトランジスタのソースに接続され、出力側が第１の第２導電型ＭＯＳトランジスタのゲートに接続されるアンプ回路とからなる定電流回路部を設ける。
【００１２】
また、ソースが電源電位に接続され、ゲートが第１の第１導電型ＭＯＳトランジスタのゲートに接続される第２の第１導電型ＭＯＳトランジスタと、ソースが第２の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第１導電型ＭＯＳトランジスタ及び第４の第１導電型とからなるミラー回路部を設ける。
【００１３】
また、データ入力端子からのデータを反転するインバータ回路と、ゲートがインバータ回路の出力側に接続され、ドレインが第３の第１導電型ＭＯＳトランジスタのドレインに接続される第２の第２導電型ＭＯＳトランジスタと、ゲートがデータ入力端子に接続され、ドレインが第４の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第２導電型ＭＯＳトランジスタとからなるデータ転送スイッチ回路部を設ける。
【００１４】
さらに、第３の第１導電型ＭＯＳトランジスタのゲートにデータ入力端子が接続され、第４の第１導電型ＭＯＳトランジスタのゲートにもインバータ回路の出力側が接続され、第３の第１導電型ＭＯＳトランジスタのドレインには負の出力端子が接続され、第４の第１導電型ＭＯＳトランジスタのドレインには正の出力端子が接続され、一方がＧＮＤに接続され、他方が第２の第２導電型ＭＯＳトランジスタ及び第３の第２導電型ＭＯＳトランジスタのソースに接続される第２の抵抗からなるオフセットレベル調整回路部とを備えるものである。
【００１５】
また、この発明のある局面における差動出力回路において、基準電圧回路は、出力端子が第１の抵抗及び第２の抵抗の一方に接続され、負の入力端子が第２の抵抗の他方に接続され、第３の抵抗及び第１の寄生容量とが接続され、正の入力端子が第１の抵抗の他方に接続され、第４の抵抗及び第２の寄生容量とが接続されるアンプ回路を設ける。
【００１６】
また、第３の抵抗及び第１の寄生容量と、第４の抵抗及び第２の寄生容量とからなるノイズ低減回路を設け、一方が第２の抵抗の他方に接続される第５の抵抗と、第５の抵抗の他方にシリアルに接続される第１のバイポーラトランジスタとからなる第１の電流駆動回路部を設ける。
【００１７】
さらに、第１の抵抗の他方にシリアルに接続される第２のバイポーラトランジスタからなる第２の電流駆動回路部とを備えるものである。
【００１８】
また、この発明の他の局面における差動出力回路において、基準電圧回路は、一方がＧＮＤに接続される第１の抵抗と、一方が第１の抵抗の他方にシリアルに接続され、他方が電源電位に接続される第２の抵抗とからなる基準電圧回路部を備えるものである。
【００１９】
また、この発明の他の局面における差動出力回路において、ミラー回路部は、第１の第１導電型ＭＯＳトランジスタ及び第２の第１導電型ＭＯＳトランジスタとのトランジスタサイズ比を１対１／ｎに設定するものである。但し、ｎは正の整数である。
【００２０】
また、高速、低電圧、低ノイズ伝送を図るためのＬＶＤＳを用いる差動出力回路において、温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路を設ける。
【００２１】
また、ソースがＧＮＤに接続される第１の第２導電型ＭＯＳトランジスタと、ソースが第１の第２導電型ＭＯＳトランジスタのドレインに接続される第２の第２導電型ＭＯＳトランジスタと、ソースが電源電位に接続され、ドレイン及びゲートが第２の第２導電型ＭＯＳトランジスタのドレインに接続される第１の第１導電型ＭＯＳトランジスタと、基準電圧回路２の出力側が正の入力端子に接続され、負の入力端子が第２の第２導電型ＭＯＳトランジスタのソースに接続され、出力側が第２の第２導電型ＭＯＳトランジスタのゲートに接続されるアンプ回路とからなる定電流回路部を設ける。
【００２２】
また、ソースが電源電位に接続され、ゲートが第１の第１導電型ＭＯＳトランジスタのゲートに接続される第２の第１導電型ＭＯＳトランジスタと、ソースが第２の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第１導電型ＭＯＳトランジスタ及び第４の第１導電型とからなるミラー回路部を設ける。
【００２３】
また、データ入力端子からのデータを反転するインバータ回路と、ゲートがインバータ回路の出力側に接続され、ドレインが第３の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第２導電型ＭＯＳトランジスタと、ゲートがデータ入力端子に接続され、ドレインが第４の第１導電型ＭＯＳトランジスタのドレインに接続される第４の第２導電型ＭＯＳトランジスタとからなるデータ転送スイッチ回路部を設ける。
【００２４】
また、第３の第１導電型ＭＯＳトランジスタのゲートにデータ入力端子が接続され、第４の第１導電型ＭＯＳトランジスタのゲートにもインバータ回路の出力側が接続され、第３の第１導電型ＭＯＳトランジスタのドレインには負の出力端子が接続され、第４の第１導電型ＭＯＳトランジスタのドレインには正の出力端子が接続され、ソースがＧＮＤに接続され、ドレインが第３の第２導電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯＳトランジスタのソースに接続される第５の第２導電型ＭＯＳトランジスタからなるオフセットレベル調整回路部を設ける。
【００２５】
さらに、一方がＧＮＤに接続される抵抗と、ソースが電源電位に接続され、ゲート及びドレインが抵抗の他方に接続される第５の第１導電型ＭＯＳトランジスタとがシリアルに接続されてなる抵抗バイアス電圧発生回路部とを備えるものである。
【００２６】
また、高速、低電圧、低ノイズ伝送を図るためのＬＶＤＳを用いる差動出力回路において、温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路を設ける。
【００２７】
また、ソースがＧＮＤに接続される第１の第２導電型ＭＯＳトランジスタと、ドレインが第１の第２導電型ＭＯＳトランジスタのドレインに接続される第１の第１ＭＯＳトランジスタと、一方が電源電位に接続され、他方が第１の第１導電型ＭＯＳトランジスタのソースに接続される第１の抵抗と、基準電圧回路の出力が負の入力端子に接続され、正の入力端子が第１の第１導電型ＭＯＳトランジスタのソースに接続され、出力側が第１の第１導電型ＭＯＳトランジスタのゲートに接続されるアンプ回路とからなる定電流回路部を設ける。
【００２８】
また、第１の第２導電型ＭＯＳトランジスタのゲートも第１の第１導電型ＭＯＳトランジスタのドレインに接続され、ソースがＧＮＤに接続され、ゲートが第１の第２導電型ＭＯＳトランジスタのゲートに接続される第２の第２導電型ＭＯＳトランジスタと、ソースが第２の第２導電型ＭＯＳトランジスタのドレインに接続される第３の第２導電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯＳトランジスタとからなるミラー回路部を設ける。
【００２９】
また、データ入力端子からのデータを反転するインバータ回路と、ゲートがインバータ回路の出力側に接続され、ドレインが第４の第２導電型ＭＯＳトランジスタのドレインに接続される第２の第１導電型ＭＯＳトランジスタと、ゲートがデータ入力端子に接続され、ドレインが第３の第２導電型ＭＯＳトランジスタのドレインに接続される第３の第１導電型ＭＯＳトランジスタとからなるデータ転送スイッチ回路部を設ける。
【００３０】
さらに、第４の第２導電型ＭＯＳトランジスタのゲートにもデータ入力端子が接続され、第３の第２導電型ＭＯＳトランジスタのゲートにもインバータ回路の出力側が接続され、第３の第２導電型ＭＯＳトランジスタのドレインには負の出力端子が接続され、第４の第２導電型ＭＯＳトランジスタのドレインには正の出力端子が接続され、一方が電源電位に接続され、他方が第２の第１導電型ＭＯＳトランジスタ及び第３の第１導電型ＭＯＳトランジスタのソースに接続される第２の抵抗からなるオフセットレベル調整回路部とを備えるものである。
【００３１】
また、この発明の他の局面における差動出力回路において、基準電圧回路は、出力端子が第１の抵抗及び第２の抵抗の一方に接続され、負の入力端子が第２の抵抗の他方に接続され、第３の抵抗及び第１の寄生容量とが接続され、正の入力端子が第１の抵抗の他方に接続され、第４の抵抗及び第２の寄生容量とが接続されるアンプ回路を設ける。
【００３２】
また、第３の抵抗及び第１の寄生容量と、第４の抵抗及び第２の寄生容量とからなるノイズ低減回路を設け、一方が第２の抵抗の他方に接続される第５の抵抗と、第５の抵抗の他方にシリアルに接続される第１のバイポーラトランジスタとからなる第１の電流駆動回路部を設ける。
【００３３】
さらに、第１の抵抗の他方にシリアルに接続される第２のバイポーラトランジスタからなる第２の電流駆動回路部とを備えるものである。
【００３４】
また、この発明の他の局面における差動出力回路において、基準電圧回路は、一方がＧＮＤに接続される第１の抵抗と、一方が第１の抵抗の他方にシリアルに接続され、他方が電源電位に接続される第２の抵抗とからなる基準電圧回路部を備えるものである。
【００３５】
また、この発明の他の局面における差動出力回路において、ミラー回路部は、第１の第１導電型ＭＯＳトランジスタ及び第２の第１導電型ＭＯＳトランジスタとのトランジスタサイズ比を１対１／ｎに設定するものである。但し、ｎは正の整数である。
【００３６】
さらにこの発明の他の局面における差動出力回路において、第１の抵抗及び第２の抵抗を線形領域にバイアスされた第５及び第６の第２導電型ＭＯＳトランジスタに置き換え、第５及び第６の第２導電型ＭＯＳトランジスタのゲート電圧を供給し、一方がＧＮＤに接続される第３の抵抗と、ソースが電源電位に接続され、ゲート及びドレインが第３の抵抗の他方に接続される第４の第１導電型ＭＯＳトランジスタとがシリアルに接続されてなる抵抗バイアス電圧発生回路部を備えるものである。
【００３７】
【発明の実施の形態】
実施の形態１．
以下、この発明について説明する。図１は実施の形態１による差動出力回路図である。図１を参照して、この差動出力回路１は温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路２を設ける。
【００３８】
また、一方がＧＮＤに接続される抵抗Ｒ１と、ソースが抵抗Ｒ１の他方に接続されるＮチャネルＭＯＳトランジスタＭ１と、ソースが電源電位Ｖｃｃに接続され、ドレインがＮチャネルＭＯＳトランジスタＭ１のドレインに接続されるＰチャネルＭＯＳトランジスタＭ２と、基準電圧回路２の出力側が＋入力端子に接続され、−入力端子がＮチャネルＭＯＳトランジスタＭ１のソースに接続され、出力側がＮチャネルＭＯＳトランジスタＭ１のゲートに接続されるアンプ回路３とからなる定電流回路部を設ける。
【００３９】
また、ソースが電源電位Ｖｃｃに接続され、ゲートがＰチャネルＭＯＳトランジスタＭ２のゲートに接続されるＰチャネルＭＯＳトランジスタＭ３と、ソースがＰチャネルＭＯＳトランジスタＭ３のドレインに接続されるＰチャネルＭＯＳトランジスタＭ４，Ｍ５とからなるミラー回路部を設ける。
【００４０】
また、データ入力端子からのデータＶＩを反転するインバータ回路５と、ゲートがデータ入力端子に接続され、ドレインがＰチャネルＭＯＳトランジスタＭ４のドレインに接続されるＮチャネルＭＯＳトランジスタＭ６と、ゲートがインバータ回路５の出力側に接続され、ドレインがＰチャネルＭＯＳトランジスタＭ５のドレインに接続されるＮチャネルＭＯＳトランジスタＭ７とからなるデータ転送スイッチ回路部を設ける。
【００４１】
また、ＰチャネルＭＯＳトランジスタＭ４のゲートにもデータ入力端子が接続され、ＰチャネルＭＯＳトランジスタＭ５のゲートにもインバータ回路５の出力側が接続される。
【００４２】
また、ＰチャネルＭＯＳトランジスタＭ４のドレインには出力端子ＶＯ−が接続され、ＰチャネルＭＯＳトランジスタＭ５のドレインには出力端子ＶＯ＋が接続される。
【００４３】
また、一方がＧＮＤに接続され、他方がＮチャネルＭＯＳトランジスタＭ６，Ｍ７のソースに接続される抵抗Ｒ２からなるオフセットレベル調整回路部等で構成される。
【００４４】
次にこの差動出力回路１の動作について説明する。まず、基準電圧回路２の出力Ｖｚを用いる。ＮチャネルＭＯＳトランジスタＭ１のドレイン電流Ｉ１はアンプ回路３の負帰還の原理により、
Ｉ１＝Ｖｚ／Ｒ１
で与えられる。
【００４５】
次にＩ１をミラー回路部によってＩ２に移す。ここでＩ１＝Ｉ２になるようにＰチャネルＭＯＳトランジスタＭ２，Ｍ３のトランジスタサイズを等しく設計する。
【００４６】
従って、差動出力回路１における出力振幅のオフセットレベルＶＯＳは、
ＶＯＳ＝Ｉ１×Ｒ２＝Ｉ２×Ｒ２＝（Ｖｚ／Ｒ１）×Ｒ２
で与えられる。
【００４７】
即ち、ＶＯＳの精度はＶｚ、Ｒ１、Ｒ２のばらつきで決定される。半導体で製造される抵抗については、温度、電圧、製造プロセスの３種類のパラメータに対して、ある程度のばらつき（ΔＶｚ、ΔＲ１、ΔＲ２）が存在する。
【００４８】
また、Ｒ１とＲ２に関しては同材質にし、かつマッチングが取れるレイアウト設計をすることにより容易に、ΔＲ１＝ΔＲ２とすることが可能である。
【００４９】
即ち、Ｖｚ、Ｒ１、Ｒ２のばらつきΔＶｚ、ΔＲ１、ΔＲ２が発生するとΔＶＯＳは、
ΔＶＯＳ＝（ΔＶｚ／ΔＲ１）×ΔＲ２＝ΔＶｚ
で与えられる。
【００５０】
従って、Ｖｚのばらつきを温度、電圧、製造プロセスの３種類のばらつきに対して、精度良くコントロールすることができれば、はぼΔＶＯＳを０にすることが可能となる。
【００５１】
実施の形態２．
図２は実施の形態２による差動出力回路の基準電圧回路図である。図２を参照して、この基準電圧回路３０は出力端子が抵抗Ｒ３１，Ｒ３２の一方に接続され、−入力端子が抵抗Ｒ３２の他方に接続され、抵抗ＲＡ３と寄生容量Ｃ１３とが接続され、＋入力端子が抵抗Ｒ３１の他方に接続され、抵抗ＲＢ３と寄生容量Ｃ２３とが接続されるアンプ回路３３を設ける。
【００５２】
また、抵抗ＲＡ３と寄生容量Ｃ１３、抵抗ＲＢ３と寄生容量Ｃ２３とでノイズ低減回路を構成する。
【００５３】
また、一方が抵抗Ｒ３２の他方に接続される抵抗Ｒ３３と、抵抗Ｒ３３の他方にシリアルに接続されるバイポーラトランジスタＭＡ３とからなる第１の電流駆動回路部を設ける。
【００５４】
また、抵抗Ｒ３１の他方にシリアルに接続されるバイポーラトランジスタＭＢ３からなる第２の電流駆動回路部等で構成される。
【００５５】
差動出力回路に電源ノイズが発生した場合、閉ループ回路を構成しているためノイズが伝搬してしまうが、抵抗ＲＡ３，ＲＢ３と寄生容量Ｃ１３，Ｃ２３によりフィルタが構成され、電位変動を抑えて、同時に閉ループ回路におけるＶｚのノイズを低減することができる。
【００５６】
この実施の形態２による差動出力回路の基準電圧回路を適用することで、電源ノイズによるＶｚの変動を小さくし、Ｖｚの精度を向上することで、ＶＯＳの変動を小さくコントロールすることが可能となる。
【００５７】
実施の形態３．
図３は実施の形態３による差動出力回路図である。図３を参照して、この差動出力回路５０は一方がＧＮＤに接続される抵抗Ｒ５３と、一方が抵抗Ｒ５３の他方にシリアルに接続され、他方が電源電位Ｖｃｃに接続される抵抗Ｒ５４とからなる基準電圧回路部を設ける。
【００５８】
また、一方がＧＮＤに接続される抵抗Ｒ５１と、ソースが抵抗Ｒ５１の他方に接続されるＮチャネルＭＯＳトランジスタＭ５１と、ソースが電源電位Ｖｃｃに接続され、ドレイン及びゲートがＮチャネルＭＯＳトランジスタＭ５１のドレインに接続されるＰチャネルＭＯＳトランジスタＭ５２と、＋入力端子が抵抗Ｒ５３及び抵抗Ｒ５４のシリアルな接続点に接続され、−入力端子がＮチャネルＭＯＳトランジスタＭ５１のソースに接続され、出力側がＮチャネルＭＯＳトランジスタＭ５１のゲートに接続されるアンプ回路５３とからなる定電流回路部を設ける。
【００５９】
また、ソースが電源電位Ｖｃｃに接続され、ゲートがＰチャネルＭＯＳトランジスタＭ５２のゲートに接続されるＰチャネルＭＯＳトランジスタＭ５３と、ソースがＰチャネルＭＯＳトランジスタＭ５３のドレインに接続されるＰチャネルＭＯＳトランジスタＭ５４，Ｍ５５とからなるミラー回路部を設ける。
【００６０】
また、データ入力端子からのデータＶＩを反転するインバータ回路５５と、ゲートがデータ入力端子に接続され、ドレインがＰチャネルＭＯＳトランジスタＭ５４のドレインに接続されるＮチャネルＭＯＳトランジスタＭ５６と、ゲートがインバータ回路５５の出力側に接続され、ドレインがＰチャネルＭＯＳトランジスタＭ５５のドレインに接続されるＮチャネルＭＯＳトランジスタＭ５７とからなるデータ転送スイッチ回路部を設ける。
【００６１】
また、ＰチャネルＭＯＳトランジスタＭ５４のゲートにもデータ入力端子が接続され、ＰチャネルＭＯＳトランジスタＭ５５のゲートにもインバータ回路５５の出力側が接続される。
【００６２】
また、ＰチャネルＭＯＳトランジスタＭ５４のドレインには出力端子ＶＯ−が接続され、ＰチャネルＭＯＳトランジスタＭ５５のドレインには出力端子ＶＯ＋が接続される。
【００６３】
また、一方がＧＮＤに接続され、他方がＮチャネルＭＯＳトランジスタＭ５６，Ｍ５７のソースに接続され抵抗Ｒ５２からなるオフセットレベル調整回路部等で構成される。
【００６４】
この差動出力回路５０は電源電位Ｖｃｃに対して、抵抗の比による分圧電圧を得る回路であり、温度、製造プロセスのばらつきが発生しても抵抗Ｒ５３，５４ともほぼ等しいため、分圧電圧Ｖｚは一定となる。
【００６５】
また、温度、製造プロセスの２種類のばらつきに対してＶｚを精度良くコントロールすることができる。
【００６６】
従って、この実施の形態３によると、実施の形態２に比べ、チップサイズを小さくすることが可能である。
【００６７】
実施の形態４．
図４は実施の形態４による差動出力回路図である。図４を参照して、この差動出力回路７０は温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路７２を設ける。
【００６８】
また、一方がＧＮＤに接続される抵抗Ｒ７１と、ソースが抵抗Ｒ７１の他方に接続されるＮチャネルＭＯＳトランジスタＭ７１と、ソースが電源電位Ｖｃｃに接続され、ドレイン及びゲートがＮチャネルＭＯＳトランジスタＭ７１のドレインに接続されるＰチャネルＭＯＳトランジスタＭ７２と、基準電圧回路７２の出力が＋入力端子に接続され、−入力端子がＮチャネルＭＯＳトランジスタＭ７１のソースに接続され、出力側がＮチャネルＭＯＳトランジスタＭ７１のゲートに接続されるアンプ回路７３とからなる定電流回路部を設ける。
【００６９】
また、ソースが電源電位Ｖｃｃに接続され、ゲートがＰチャネルＭＯＳトランジスタＭ７２のゲートに接続されるＰチャネルＭＯＳトランジスタＭ７３と、ソースがＰチャネルＭＯＳトランジスタＭ７３のドレインに接続されるＰチャネルＭＯＳトランジスタＭ７４，Ｍ７５とからなるミラー回路部を設ける。
【００７０】
また、ＰチャネルＭＯＳトランジスタＭ７２とＭ７３のトランジスタサイズ比をＭ３：Ｍ２＝１：１／ｎに設定している。
【００７１】
また、データ入力端子からのデータＶＩを反転するインバータ回路７５と、ゲートがデータ入力端子に接続され、ドレインがＰチャネルＭＯＳトランジスタＭ７４のドレインに接続されるＮチャネルＭＯＳトランジスタＭ７６と、ゲートがインバータ回路７５の出力側に接続され、ドレインがＰチャネルＭＯＳトランジスタＭ７５のドレインに接続されるＮチャネルＭＯＳトランジスタＭ７７とからなるデータ転送スイッチ回路部を設ける。
【００７２】
また、ＰチャネルＭＯＳトランジスタＭ７４のゲートにもデータ入力端子が接続され、ＰチャネルＭＯＳトランジスタＭ７５のゲートにもインバータ回路７５の出力側が接続される。
【００７３】
また、ＰチャネルＭＯＳトランジスタＭ７４のドレインには出力端子ＶＯ−が接続され、ＰチャネルＭＯＳトランジスタＭ７５のドレインには出力端子ＶＯ＋が接続される。
【００７４】
また、一方がＧＮＤに接続され、他方がＮチャネルＭＯＳトランジスタＭ７６，Ｍ７７のソースに接続され抵抗Ｒ７２からなるオフセットレベル調整回路部等で構成される。
【００７５】
即ち、ドレイン電流Ｉ１，Ｉ２はＰチャネルＭＯＳトランジスタＭ７２，Ｍ７３のトランジスタサイズに比例する。Ｉ２＝Ｉ１×Ｍ７３／Ｍ７２で表される。
【００７６】
例えば、Ｉ２にαｍＡの駆動電流を要する場合のＰチャネルＭＯＳトランジスタＭ７３のトランジスタサイズをＷ３とすると、ＰチャネルＭＯＳトランジスタＭ７２のトランジスタサイズはＷ３の１／ｎにすれば、Ｉ１も１／ｎになるためＩ２の駆動電流を一定のまま定電流回路部のチップサイズを１／ｎだけ小さくすることが可能となる。
【００７７】
この実施の形態４によると、定電流回路部のドレイン電流比に差異を持たせることで、定電流回路部のチップサイズを小さくすることが可能となる。
【００７８】
実施の形態５．
図５は実施の形態５による差動出力回路図である。図５を参照して、この差動出力回路８０は温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路８２を設ける。
【００７９】
また、ソースがＧＮＤに接続されるＮチャネルＭＯＳトランジスタＭ８８と、ソースがＮチャネルＭＯＳトランジスタＭ８８のドレインに接続されるＮチャネルＭＯＳトランジスタＭ８１と、ソースが電源電位Ｖｃｃに接続され、ドレイン及びゲートがＮチャネルＭＯＳトランジスタＭ８１のドレインに接続されるＰチャネルＭＯＳトランジスタＭ８２と、基準電圧回路８２の出力が＋入力端子に接続され、−入力端子がＮチャネルＭＯＳトランジスタＭ８１のソースに接続され、出力側がＮチャネルＭＯＳトランジスタＭ８１のゲートに接続されるアンプ回路８３とからなる定電流回路部を設ける。
【００８０】
また、ソースが電源電位Ｖｃｃに接続され、ゲートがＰチャネルＭＯＳトランジスタＭ８２のゲートに接続されるＰチャネルＭＯＳトランジスタＭ８３と、ソースがＰチャネルＭＯＳトランジスタＭ８３のドレインに接続されるＰチャネルＭＯＳトランジスタＭ８４，Ｍ８５とからなるミラー回路部を設ける。
【００８１】
また、データ入力端子からのデータＶＩを反転するインバータ回路８５と、ゲートがデータ入力端子に接続され、ドレインがＰチャネルＭＯＳトランジスタＭ８４のドレインに接続されるＮチャネルＭＯＳトランジスタＭ８６と、ゲートがインバータ回路８５の出力側に接続され、ドレインがＰチャネルＭＯＳトランジスタＭ８５のドレインに接続されるＮチャネルＭＯＳトランジスタＭ８７とからなるデータ転送スイッチ回路部を設ける。
【００８２】
また、ＰチャネルＭＯＳトランジスタＭ８４のゲートにもデータ入力端子が接続され、ＰチャネルＭＯＳトランジスタＭ８５のゲートにもインバータ回路８５の出力側が接続される。
【００８３】
また、ＰチャネルＭＯＳトランジスタＭ８４のドレインには出力端子ＶＯ−が接続され、ＰチャネルＭＯＳトランジスタＭ８５のドレインには出力端子ＶＯ＋が接続される。
【００８４】
また、ソースがＧＮＤに接続され、ドレインがＮチャネルＭＯＳトランジスタＭ８６，Ｍ８７のソースに接続されるＮチャネルＭＯＳトランジスタＭ８９からなるオフセットレベル調整回路部を設ける。
【００８５】
また、一方がＧＮＤに接続される抵抗Ｒ８３と、ソースが電源電位Ｖｃｃに接続され、ゲート及びドレインが抵抗Ｒ８３の他方に接続されるＰチャネルＭＯＳトランジスタＭ９０とがシリアルに接続されてなる抵抗バイアス電圧発生回路部を設ける。
【００８６】
また、線形領域にバイアスされたＮチャネルＭＯＳトランジスタＭ８８，Ｍ８９のゲート電圧ＶＡは抵抗バイアス電圧発生回路部から与えられるように構成する。
【００８７】
半導体で抵抗を構成するにはＭＯＳトランジスタのオン抵抗を利用することができるので、ＮチャネルＭＯＳトランジスタＭ８８，Ｍ８９のオン抵抗を用いる。
【００８８】
即ち、ＭＯＳトランジスタのオン抵抗ｒｄｓは下式で与えられる。
（１）式より、
ｒｄｓ＝１／β（Ｖｇｓ−Ｖｔｈ−Ｖｄｓ）
となる。
【００９０】
従って、ＭＯＳトランジスタのオン抵抗ｒｄｓはＶＯＳのばらつきに影響を与えないため、製造上のばらつきが発生してもＶＯＳの精度に影響しない。
【００９１】
この実施の形態５によると、バイアスの抵抗の構成を工夫することで、さらにチップサイズを小さくすることが可能となる。
【００９２】
実施の形態６．
図６は実施の形態６による差動出力回路図である。図６を参照して、この差動出力回路１００は温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路１０２を設ける。
【００９３】
また、ソースがＧＮＤに接続されるＮチャネルＭＯＳトランジスタＭ１０２と、ドレインがＮチャネルＭＯＳトランジスタＭ１０２のドレインに接続されるＰチャネルＭＯＳトランジスタＭ１０１と、一方が電源電位Ｖｃｃに接続され、他方がＰチャネルＭＯＳトランジスタＭ１０１のソースに接続される抵抗１０１と、基準電圧回路１０２の出力が−入力端子に接続され、＋入力端子がＰチャネルＭＯＳトランジスタＭ１０１のソースに接続され、出力側がＰチャネルＭＯＳトランジスタＭ１０１のゲートに接続されるアンプ回路１０３とからなる定電流回路部を設ける。
【００９４】
また、ＮチャネルＭＯＳトランジスタＭ１０２のゲートもＰチャネルＭＯＳトランジスタＭ１０１のドレインに接続されている。
【００９５】
また、ソースがＧＮＤに接続され、ゲートがＮチャネルＭＯＳトランジスタＭ１０２のゲートに接続されるＮチャネルＭＯＳトランジスタＭ１０３と、ソースがＮチャネルＭＯＳトランジスタＭ１０３のドレインに接続されるＮチャネルＭＯＳトランジスタＭ１０６，Ｍ１０７とからなるミラー回路部を設ける。
【００９６】
また、データ入力端子からのデータＶＩを反転するインバータ回路１０５と、ゲートがインバータ回路１０５の出力側に接続され、ドレインがＮチャネルＭＯＳトランジスタＭ１０７のドレインに接続されるＰチャネルＭＯＳトランジスタＭ１０５と、ゲートがデータ入力端子に接続され、ドレインがＮチャネルＭＯＳトランジスタＭ１０６のドレインに接続されるＰチャネルＭＯＳトランジスタＭ１０４とからなるデータ転送スイッチ回路部を設ける。
【００９７】
また、ＮチャネルＭＯＳトランジスタＭ１０７のゲートにインバータ回路１０５の出力側が接続され、ＮチャネルＭＯＳトランジスタＭ１０６のゲートにデータ入力端子が接続される。
【００９８】
また、ＮチャネルＭＯＳトランジスタＭ１０６のドレインには出力端子ＶＯ−が接続され、ＮチャネルＭＯＳトランジスタＭ１０７のドレインには出力端子ＶＯ＋が接続される。
【００９９】
また、一方が電源電位Ｖｃｃに接続され、他方がＰチャネルＭＯＳトランジスタＭ１０４，Ｍ１０５のソースに接続される抵抗Ｒ１０２からなるオフセットレベル調整回路部等で構成される。
【０１００】
次にこの差動出力回路１００の動作について説明する。まず、基準電圧回路１０２の出力Ｖｚを用いる。ＰチャネルＭＯＳトランジスタＭ１０１のドレイン電流Ｉ１０１はアンプ回路１０３の負帰還の原理により、
Ｉ１０１＝Ｖｚ／Ｒ１０１
で与えられる。
【０１０１】
次にＩ１０１をミラー回路部によってＩ１０２に移す。ここでＩ１０１＝Ｉ１０２になるようにＮチャネルＭＯＳトランジスタＭ１０２，Ｍ１０３のトランジスタサイズを等しく設計する。
【０１０２】
従って、差動出力回路１００における出力振幅のオフセットレベルＶＯＳは、ＶＯＳ＝Ｉ１０１×Ｒ１０２＝Ｉ１０２×Ｒ１０２＝（Ｖｚ／Ｒ１０１）×Ｒ１０２
で与えられる。
【０１０３】
即ち、ＶＯＳの精度はＶｚ、Ｒ１０１、Ｒ１０２のばらつきで決定される。半導体で製造される抵抗については、温度、電圧、製造プロセスの３種類のパラメータに対して、ある程度のばらつき（ΔＶｚ、ΔＲ１０１、ΔＲ１０２）が存在する。
【０１０４】
また、Ｒ１０１とＲ１０２に関しては同材質にし、かつマッチングが取れるレイアウト設計をすることにより容易に、ΔＲ１０１＝ΔＲ１０２とすることが可能である。
【０１０５】
即ち、Ｖｚ、Ｒ１０１、Ｒ１０２のばらつきΔＶｚ、ΔＲ１０１、ΔＲ１０２が発生するとΔＶＯＳは、
ΔＶＯＳ＝（ΔＶｚ／ΔＲ１０１）×ΔＲ１０２＝ΔＶｚ
で与えられる。
【０１０６】
従って、Ｖｚのばらつきを温度、電圧、製造プロセスの３種類のばらつきに対して、精度良くコントロールすることができれば、はぼΔＶＯＳを０にすることが可能となる。
【０１０７】
従って、この実施の形態６によると、実施の形態１に比べ、さらに良好な精度でＶＯＳを制御することができる。
【０１０８】
実施の形態７．
また、実施の形態６の差動出力回路１００に実施の形態２で用いる基準電圧回路３０を適用しても実施の形態６と同様の効果を得ることができる。
【０１０９】
実施の形態８．
また、実施の形態６の差動出力回路１００に実施の形態３で用いる基準電圧回路部を適用しても実施の形態３と同様の効果を得ることができる。
【０１１０】
実施の形態９．
また、実施の形態６の差動出力回路１００に実施の形態４で用いる基準電圧回路７２を適用しても実施の形態４と同様の効果を得ることができる。
【０１１１】
実施の形態１０．
また、実施の形態６の差動出力回路１００に実施の形態５で用いるＭＯＳトランジスタのオン抵抗を適用しても実施の形態５と同様の効果を得ることができる。
【０１１２】
即ち、一方がＧＮＤに接続される抵抗と、ソースが電源電位Ｖｃｃに接続され、ゲート及びドレインが抵抗の他方に接続されるＰチャネルＭＯＳトランジスタとがシリアルに接続されてなる抵抗バイアス電圧発生回路部を設ける。
【０１１３】
また、抵抗Ｒ１０１，Ｒ１０２を線形領域にバイアスされたＮチャネルＭＯＳトランジスタＭ１０８，Ｍ１０９に置き換え、これらのゲート電圧ＶＡは抵抗バイアス電圧発生回路部から与えられるように構成する（図示せず）。
【０１１４】
【発明の効果】
この発明に係る差動出力回路は、高速、低電圧、低ノイズ伝送を図るためのＬＶＤＳを用いる差動出力回路において、温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路を設ける。
【０１１５】
また、一方がＧＮＤに接続される第１の抵抗と、ソースが第１の抵抗の他方に接続される第１の第２導電型ＭＯＳトランジスタと、ソースが電源電位に接続され、ドレインが第１の第２導電型ＭＯＳトランジスタのドレインに接続される第１の第１導電型ＭＯＳトランジスタと、基準電圧回路の出力側が正の入力端子に接続され、負の入力端子が第１の第２導電型ＭＯＳトランジスタのソースに接続され、出力側が第１の第２導電型ＭＯＳトランジスタのゲートに接続されるアンプ回路とからなる定電流回路部を設ける。
【０１１６】
また、ソースが電源電位に接続され、ゲートが第１の第１導電型ＭＯＳトランジスタのゲートに接続される第２の第１導電型ＭＯＳトランジスタと、ソースが第２の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第１導電型ＭＯＳトランジスタ及び第４の第１導電型とからなるミラー回路部を設ける。
【０１１７】
また、データ入力端子からのデータを反転するインバータ回路と、ゲートがインバータ回路の出力側に接続され、ドレインが第３の第１導電型ＭＯＳトランジスタのドレインに接続される第２の第２導電型ＭＯＳトランジスタと、ゲートがデータ入力端子に接続され、ドレインが第４の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第２導電型ＭＯＳトランジスタとからなるデータ転送スイッチ回路部を設ける。
【０１１８】
さらに、第３の第１導電型ＭＯＳトランジスタのゲートにデータ入力端子が接続され、第４の第１導電型ＭＯＳトランジスタのゲートにもインバータ回路の出力側が接続され、第３の第１導電型ＭＯＳトランジスタのドレインには負の出力端子が接続され、第４の第１導電型ＭＯＳトランジスタのドレインには正の出力端子が接続され、一方がＧＮＤに接続され、他方が第２の第２導電型ＭＯＳトランジスタ及び第３の第２導電型ＭＯＳトランジスタのソースに接続される第２の抵抗からなるオフセットレベル調整回路部とを備えることにより、分圧電圧Ｖｚのばらつきを温度、電圧、製造プロセスの３種類のばらつきに対して、精度良くコントロールすることができ、はぼΔＶＯＳを０にすることが可能となる。
【０１１９】
また、この発明のある局面における差動出力回路において、基準電圧回路は、出力端子が第１の抵抗及び第２の抵抗の一方に接続され、負の入力端子が第２の抵抗の他方に接続され、第３の抵抗及び第１の寄生容量とが接続され、正の入力端子が第１の抵抗の他方に接続され、第４の抵抗及び第２の寄生容量とが接続されるアンプ回路を設ける。
【０１２０】
また、第３の抵抗及び第１の寄生容量と、第４の抵抗及び第２の寄生容量とからなるノイズ低減回路を設け、一方が第２の抵抗の他方に接続される第５の抵抗と、第５の抵抗の他方にシリアルに接続される第１のバイポーラトランジスタとからなる第１の電流駆動回路部を設ける。
【０１２１】
さらに、第１の抵抗の他方にシリアルに接続される第２のバイポーラトランジスタからなる第２の電流駆動回路部とを備えることにより、電源ノイズによるＶｚの変動を小さくし、Ｖｚの精度を向上することで、ＶＯＳの変動を小さくコントロールすることが可能となる。
【０１２２】
また、この発明の他の局面における差動出力回路において、基準電圧回路は、一方がＧＮＤに接続される第１の抵抗と、一方が第１の抵抗の他方にシリアルに接続され、他方が電源電位に接続される第２の抵抗とからなる基準電圧回路部を備えることにより、チップサイズを小さくすることが可能である。
【０１２３】
また、この発明の他の局面における差動出力回路において、ミラー回路部は、第１の第１導電型ＭＯＳトランジスタ及び第２の第１導電型ＭＯＳトランジスタとのトランジスタサイズ比を１対１／ｎ（但し、ｎは正の整数である。）に設定することにより、定電流回路部のドレイン電流比に差異を持たせることで、定電流回路部のチップサイズを小さくすることが可能となる。
【０１２４】
また、高速、低電圧、低ノイズ伝送を図るためのＬＶＤＳを用いる差動出力回路において、温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路を設ける。
【０１２５】
また、ソースがＧＮＤに接続される第１の第２導電型ＭＯＳトランジスタと、ソースが第１の第２導電型ＭＯＳトランジスタのドレインに接続される第２の第２導電型ＭＯＳトランジスタと、ソースが電源電位に接続され、ドレイン及びゲートが第２の第２導電型ＭＯＳトランジスタのドレインに接続される第１の第１導電型ＭＯＳトランジスタと、基準電圧回路２の出力側が正の入力端子に接続され、負の入力端子が第２の第２導電型ＭＯＳトランジスタのソースに接続され、出力側が第２の第２導電型ＭＯＳトランジスタのゲートに接続されるアンプ回路とからなる定電流回路部を設ける。
【０１２６】
また、ソースが電源電位に接続され、ゲートが第１の第１導電型ＭＯＳトランジスタのゲートに接続される第２の第１導電型ＭＯＳトランジスタと、ソースが第２の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第１導電型ＭＯＳトランジスタ及び第４の第１導電型とからなるミラー回路部を設ける。
【０１２７】
また、データ入力端子からのデータを反転するインバータ回路と、ゲートがインバータ回路の出力側に接続され、ドレインが第３の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第２導電型ＭＯＳトランジスタと、ゲートがデータ入力端子に接続され、ドレインが第４の第１導電型ＭＯＳトランジスタのドレインに接続される第４の第２導電型ＭＯＳトランジスタとからなるデータ転送スイッチ回路部を設ける。
【０１２８】
また、第３の第１導電型ＭＯＳトランジスタのゲートにデータ入力端子が接続され、第４の第１導電型ＭＯＳトランジスタのゲートにもインバータ回路の出力側が接続され、第３の第１導電型ＭＯＳトランジスタのドレインには負の出力端子が接続され、第４の第１導電型ＭＯＳトランジスタのドレインには正の出力端子が接続され、ソースがＧＮＤに接続され、ドレインが第３の第２導電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯＳトランジスタのソースに接続される第５の第２導電型ＭＯＳトランジスタからなるオフセットレベル調整回路部を設ける。
【０１２９】
さらに、一方がＧＮＤに接続される抵抗と、ソースが電源電位に接続され、ゲート及びドレインが抵抗の他方に接続される第５の第１導電型ＭＯＳトランジスタとがシリアルに接続されてなる抵抗バイアス電圧発生回路部とを備えることにより、バイアスの抵抗の構成を工夫することで、さらにチップサイズを小さくすることが可能となる。
【０１３０】
また、高速、低電圧、低ノイズ伝送を図るためのＬＶＤＳを用いる差動出力回路において、温度、電源電圧、半導体製造プロセスのばらつきに対して一定の電圧を出力する基準電圧回路を設ける。
【０１３１】
また、ソースがＧＮＤに接続される第１の第２導電型ＭＯＳトランジスタと、ドレインが第１の第２導電型ＭＯＳトランジスタのドレインに接続される第１の第１ＭＯＳトランジスタと、一方が電源電位に接続され、他方が第１の第１導電型ＭＯＳトランジスタのソースに接続される第１の抵抗と、基準電圧回路の出力が負の入力端子に接続され、正の入力端子が第１の第１導電型ＭＯＳトランジスタのソースに接続され、出力側が第１の第１導電型ＭＯＳトランジスタのゲートに接続されるアンプ回路とからなる定電流回路部を設ける。
【０１３２】
また、第１の第２導電型ＭＯＳトランジスタのゲートも第１の第１導電型ＭＯＳトランジスタのドレインに接続され、ソースがＧＮＤに接続され、ゲートが第１の第２導電型ＭＯＳトランジスタのゲートに接続される第２の第２導電型ＭＯＳトランジスタと、ソースが第２の第２導電型ＭＯＳトランジスタのドレインに接続される第３の第２導電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯＳトランジスタとからなるミラー回路部を設ける。
【０１３３】
また、データ入力端子からのデータを反転するインバータ回路と、ゲートがインバータ回路の出力側に接続され、ドレインが第４の第２導電型ＭＯＳトランジスタのドレインに接続される第２の第１導電型ＭＯＳトランジスタと、ゲートがデータ入力端子に接続され、ドレインが第３の第２導電型ＭＯＳトランジスタのドレインに接続される第３の第１導電型ＭＯＳトランジスタとからなるデータ転送スイッチ回路部を設ける。
【０１３４】
さらに、第４の第２導電型ＭＯＳトランジスタのゲートにもデータ入力端子が接続され、第３の第２導電型ＭＯＳトランジスタのゲートにもインバータ回路の出力側が接続され、第３の第２導電型ＭＯＳトランジスタのドレインには負の出力端子が接続され、第４の第２導電型ＭＯＳトランジスタのドレインには正の出力端子が接続され、一方が電源電位に接続され、他方が第２の第１導電型ＭＯＳトランジスタ及び第３の第１導電型ＭＯＳトランジスタのソースに接続される第２の抵抗からなるオフセットレベル調整回路部とを備えることにより、さらに良好な精度でＶＯＳを制御することができる。
【０１３５】
また、この発明の他の局面における差動出力回路において、基準電圧回路は、出力端子が第１の抵抗及び第２の抵抗の一方に接続され、負の入力端子が第２の抵抗の他方に接続され、第３の抵抗及び第１の寄生容量とが接続され、正の入力端子が第１の抵抗の他方に接続され、第４の抵抗及び第２の寄生容量とが接続されるアンプ回路を設ける。
【０１３６】
また、第３の抵抗及び第１の寄生容量と、第４の抵抗及び第２の寄生容量とからなるノイズ低減回路を設け、一方が第２の抵抗の他方に接続される第５の抵抗と、第５の抵抗の他方にシリアルに接続される第１のバイポーラトランジスタとからなる第１の電流駆動回路部を設ける。
【０１３７】
さらに、第１の抵抗の他方にシリアルに接続される第２のバイポーラトランジスタからなる第２の電流駆動回路部とを備えることにより、電源ノイズによるＶｚの変動を小さくし、Ｖｚの精度を向上することで、ＶＯＳの変動を小さくコントロールすることが可能となる。
【０１３８】
また、この発明の他の局面における差動出力回路において、基準電圧回路は、一方がＧＮＤに接続される第１の抵抗と、一方が第１の抵抗の他方にシリアルに接続され、他方が電源電位に接続される第２の抵抗とからなる基準電圧回路部を備えることにより、さらにチップサイズを小さくすることが可能である。
【０１３９】
また、この発明の他の局面における差動出力回路において、ミラー回路部は、第１の第１導電型ＭＯＳトランジスタ及び第２の第１導電型ＭＯＳトランジスタとのトランジスタサイズ比を１対１／ｎ（但し、ｎは正の整数である。）に設定することにより、定電流回路部のチップサイズを小さくすることが可能となる。
【０１４０】
さらにこの発明の他の局面における差動出力回路において、第１の抵抗及び第２の抵抗を線形領域にバイアスされた第５及び第６の第２導電型ＭＯＳトランジスタに置き換え、第５及び第６の第２導電型ＭＯＳトランジスタのゲート電圧を供給し、一方がＧＮＤに接続される第３の抵抗と、ソースが電源電位に接続され、ゲート及びドレインが第３の抵抗の他方に接続される第４の第１導電型ＭＯＳトランジスタとがシリアルに接続されてなる抵抗バイアス電圧発生回路部を備えることにより、バイアスの抵抗の構成を工夫することで、さらにチップサイズを小さくすることが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による差動出力回路図である。
【図２】この発明の実施の形態２による差動出力回路の基準電圧回路図である。
【図３】この発明の実施の形態３による差動出力回路図である。
【図４】この発明の実施の形態４による差動出力回路図である。
【図５】この発明の実施の形態５による差動出力回路図である。
【図６】この発明の実施の形態６による差動出力回路図である。
【図７】従来の差動出力回路図である。
【図８】従来のＬＶＤＳの出力波形図である。
【符号の説明】
２ 基準電圧回路 ３ アンプ回路
５ インバータ回路 ３３ アンプ回路
５３ アンプ回路 ５５ インバータ回路
７３ アンプ回路 ７５ インバータ回路
８３ アンプ回路 ８５ インバータ回路
１０３ アンプ回路 １０５ インバータ回路
Ｍ１ ＮチャネルＭＯＳトランジスタ
Ｍ２ ＰチャネルＭＯＳトランジスタ
Ｍ３ ＰチャネルＭＯＳトランジスタ
Ｍ４ ＰチャネルＭＯＳトランジスタ
Ｍ５ ＰチャネルＭＯＳトランジスタ
Ｍ６ ＮチャネルＭＯＳトランジスタ
Ｍ７ ＮチャネルＭＯＳトランジスタ
Ｍ５１ ＮチャネルＭＯＳトランジスタ
Ｍ５２ ＰチャネルＭＯＳトランジスタ
Ｍ５３ ＰチャネルＭＯＳトランジスタ
Ｍ５４ ＰチャネルＭＯＳトランジスタ
Ｍ５５ ＰチャネルＭＯＳトランジスタ
Ｍ５６ ＮチャネルＭＯＳトランジスタ
Ｍ５７ ＮチャネルＭＯＳトランジスタ
Ｍ７１ ＮチャネルＭＯＳトランジスタ
Ｍ７２ ＰチャネルＭＯＳトランジスタ
Ｍ７３ ＰチャネルＭＯＳトランジスタ
Ｍ７４ ＰチャネルＭＯＳトランジスタ
Ｍ７５ ＰチャネルＭＯＳトランジスタ
Ｍ７６ ＮチャネルＭＯＳトランジスタ
Ｍ７７ ＮチャネルＭＯＳトランジスタ
Ｍ８１ ＮチャネルＭＯＳトランジスタ
Ｍ８２ ＰチャネルＭＯＳトランジスタ
Ｍ８３ ＰチャネルＭＯＳトランジスタ
Ｍ８４ ＰチャネルＭＯＳトランジスタ
Ｍ８５ ＰチャネルＭＯＳトランジスタ
Ｍ８６ ＮチャネルＭＯＳトランジスタ
Ｍ８７ ＮチャネルＭＯＳトランジスタ
Ｍ８８ ＮチャネルＭＯＳトランジスタ
Ｍ８９ ＮチャネルＭＯＳトランジスタ
Ｍ１０１ ＰチャネルＭＯＳトランジスタ
Ｍ１０２ ＮチャネルＭＯＳトランジスタ
Ｍ１０３ ＮチャネルＭＯＳトランジスタ
Ｍ１０４ ＰチャネルＭＯＳトランジスタ
Ｍ１０５ ＰチャネルＭＯＳトランジスタ
Ｍ１０６ ＮチャネルＭＯＳトランジスタ
Ｍ１０７ ＮチャネルＭＯＳトランジスタ
Ｒ１ 抵抗 Ｒ２ 抵抗
Ｒ３１ 抵抗 Ｒ３２ 抵抗
Ｒ３３ 抵抗
ＲＡ３ 抵抗 ＲＢ３ 抵抗
Ｒ５１ 抵抗 Ｒ５２ 抵抗
Ｒ５３ 抵抗 Ｒ５４ 抵抗
Ｒ７１ 抵抗 Ｒ７２ 抵抗
Ｒ８３ 抵抗
Ｒ１０１ 抵抗 Ｒ１０２ 抵抗
ＭＡ３ バイポーラトランジスタ
ＭＢ３ バイポーラトランジスタ
Claims (6)
- 高速、低電圧、低ノイズ伝送を図るためのＬＶＤＳを用いる差動出力回路において、
一定の電圧を出力する基準電圧回路と、
一方がＧＮＤに接続される第１の抵抗と、
ソースが前記第１の抵抗の他方に接続される第１の第２導電型ＭＯＳトランジスタと、
ソースが電源電位に接続され、ドレインが前記第１の第２導電型ＭＯＳトランジスタのドレインに接続される第１の第１導電型ＭＯＳトランジスタと、
前記基準電圧回路の出力側が正の入力端子に接続され、負の入力端子が前記第１の第２導電型ＭＯＳトランジスタのソースに接続され、出力側が前記第１の第２導電型ＭＯＳトランジスタのゲートに接続されるアンプ回路とからなる定電流回路部を設け、
ソースが前記電源電位に接続され、ゲートが前記第１の第１導電型ＭＯＳトランジスタのドレインおよびゲートに接続される第２の第１導電型ＭＯＳトランジスタと、
ソースが前記第２の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第１導電型ＭＯＳトランジスタ及び第４の第１導電型ＭＯＳトランジスタとからなるミラー回路部を設け、
データ入力端子からのデータを反転するインバータ回路と、
ゲートが前記データ入力端子に接続され、ドレインが前記第３の第１導電型ＭＯＳトランジスタのドレインに接続される第２の第２導電型ＭＯＳトランジスタと、
ゲートが前記インバータ回路の出力側に接続され、ドレインが前記第４の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第２導電型ＭＯＳトランジスタとからなるデータ転送スイッチ回路部を設け、
前記第３の第１導電型ＭＯＳトランジスタのゲートにデータ入力端子が接続され、前記第４の第１導電型ＭＯＳトランジスタのゲートにも前記インバータ回路の出力側が接続され、
前記第３の第１導電型ＭＯＳトランジスタのドレインには負の出力端子が接続され、前記第４の第１導電型ＭＯＳトランジスタのドレインには正の出力端子が接続され、
一方が前記ＧＮＤに接続され、他方が前記第２の第２導電型ＭＯＳトランジスタ及び前記第３の第２導電型ＭＯＳトランジスタのソースに接続される第２の抵抗からなるオフセットレベル調整回路部とを備え、
前記基準電圧回路は、
出力端子が第１の抵抗及び第２の抵抗の一方に接続され、負の入力端子が前記第２の抵抗の他方に接続され、第３の抵抗及び第１の寄生容量とが接続され、正の入力端子が前記第１の抵抗の他方に接続され、第４の抵抗及び第２の寄生容量とが接続されるアンプ回路と、
前記第３の抵抗及び前記第１の寄生容量と、
前記第４の抵抗及び前記第２の寄生容量とからなるノイズ低減回路を設け、
一方が前記第２の抵抗の他方に接続される第５の抵抗と、
前記第５の抵抗の他方にシリアルに接続される第１のバイポーラトランジスタとからなる第１の電流駆動回路部を設け、
前記第１の抵抗の他方にシリアルに接続される第２のバイポーラトランジスタからなる第２の電流駆動回路部とを備えることを特徴とする差動出力回路。 - 請求項１記載の差動出力回路において、
ミラー回路部は、第１の第１導電型ＭＯＳトランジスタ及び第２の第１導電型ＭＯＳトランジスタとのトランジスタサイズ比を１対１／ｎに設定することを特徴とする差動出力回路。但し、ｎは正の整数である。 - 高速、低電圧、低ノイズ伝送を図るためのＬＶＤＳを用いる差動出力回路において、
一定の電圧を出力する基準電圧回路と、
ソースがＧＮＤに接続される第１の第２導電型ＭＯＳトランジスタと、
ソースが前記第１の第２導電型ＭＯＳトランジスタのドレインに接続される第２の第２導電型ＭＯＳトランジスタと、
ソースが電源電位に接続され、ドレイン及びゲートが前記第２の第２導電型ＭＯＳトランジスタのドレインに接続される第１の第１導電型ＭＯＳトランジスタと、
前記基準電圧回路の出力側が正の入力端子に接続され、負の入力端子が前記第２の第２導電型ＭＯＳトランジスタのソースに接続され、出力側が前記第２の第２導電型ＭＯＳトランジスタのゲートに接続されるアンプ回路とからなる定電流回路部を設け、
ソースが前記電源電位に接続され、ゲートが前記第１の第１導電型ＭＯＳトランジスタのドレインおよびゲートに接続される第２の第１導電型ＭＯＳトランジスタと、
ソースが前記第２の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第１導電型ＭＯＳトランジスタ及び第４の第１導電型ＭＯＳトランジスタとからなるミラー回路部を設け、
データ入力端子からのデータを反転するインバータ回路と、
ゲートが前記データ入力端子に接続され、ドレインが前記第３の第１導電型ＭＯＳトランジスタのドレインに接続される第３の第２導電型ＭＯＳトランジスタと、
ゲートが前記インバータ回路の出力側に接続され、ドレインが前記第４の第１導電型ＭＯＳトランジスタのドレインに接続される第４の第２導電型ＭＯＳトランジスタとからなるデータ転送スイッチ回路部を設け、
前記第３の第１導電型ＭＯＳトランジスタのゲートに前記データ入力端子が接続され、前記第４の第１導電型ＭＯＳトランジスタのゲートにも前記インバータ回路の出力側が接続され、
前記第３の第１導電型ＭＯＳトランジスタのドレインには負の出力端子が接続され、前記第４の第１導電型ＭＯＳトランジスタのドレインには正の出力端子が接続され、
ソースが前記ＧＮＤに接続され、ドレインが前記第３の第２導電型ＭＯＳトランジスタ及び前記第４の第２導電型ＭＯＳトランジスタのソースに接続される第５の第２導電型ＭＯＳトランジスタからなるオフセットレベル調整回路部を設け、
一方が前記ＧＮＤに接続される抵抗と、
ソースが前記電源電位に接続され、ゲート及びドレインが前記抵抗の他方に接続される第５の第１導電型ＭＯＳトランジスタとがシリアルに接続されてなる抵抗バイアス電圧発生回路部とを備え、
前記基準電圧回路は、
出力端子が第１の抵抗及び第２の抵抗の一方に接続され、負の入力端子が前記第２の抵抗の他方に接続され、第３の抵抗及び第１の寄生容量とが接続され、正の入力端子が前記第１の抵抗の他方に接続され、第４の抵抗及び第２の寄生容量とが接続されるアンプ回路と、
前記第３の抵抗及び前記第１の寄生容量と、
前記第４の抵抗及び前記第２の寄生容量とからなるノイズ低減回路を設け、
一方が前記第２の抵抗の他方に接続される第５の抵抗と、
前記第５の抵抗の他方にシリアルに接続される第１のバイポーラトランジスタとからなる第１の電流駆動回路部を設け、
前記第１の抵抗の他方にシリアルに接続される第２のバイポーラトランジスタからなる第２の電流駆動回路部とを備えることを特徴とする差動出力回路。 - 高速、低電圧、低ノイズ伝送を図るためのＬＶＤＳを用いる差動出力回路において、
一定の電圧を出力する基準電圧回路と、
ソースがＧＮＤに接続される第１の第２導電型ＭＯＳトランジスタと、
ドレインが前記第１の第２導電型ＭＯＳトランジスタのドレインに接続される第１の第１導電型ＭＯＳトランジスタと、
一方が電源電位に接続され、他方が前記第１の第１導電型ＭＯＳトランジスタのソースに接続される第１の抵抗と、
前記基準電圧回路の出力が負の入力端子に接続され、正の入力端子が前記第１の第１導電型ＭＯＳトランジスタのソースに接続され、出力側が前記第１の第１導電型ＭＯＳトランジスタのゲートに接続されるアンプ回路とからなる定電流回路部を設け、
前記第１の第２導電型ＭＯＳトランジスタのゲートも前記第１の第１導電型ＭＯＳトランジスタのドレインに接続され、
ソースが前記ＧＮＤに接続され、ゲートが前記第１の第２導電型ＭＯＳトランジスタのドレインおよびゲートに接続される第２の第２導電型ＭＯＳトランジスタと、
ソースが前記第２の第２導電型ＭＯＳトランジスタのドレインに接続される第３の第２導電型ＭＯＳトランジスタ及び第４の第２導電型ＭＯＳトランジスタとからなるミラー回路部を設け、
データ入力端子からのデータを反転するインバータ回路と、
ゲートが前記データ入力端子に接続され、ドレインが前記第４の第２導電型ＭＯＳトランジスタのドレインに接続される第２の第１導電型ＭＯＳトランジスタと、
ゲートが前記インバータ回路の出力側に接続され、ドレインが前記第３の第２導電型ＭＯＳトランジスタのドレインに接続される第３の第１導電型ＭＯＳトランジスタとからなるデータ転送スイッチ回路部を設け、
前記第４の第２導電型ＭＯＳトランジスタのゲートにも前記データ入力端子が接続され、前記第３の第２導電型ＭＯＳトランジスタのゲートにも前記インバータ回路の出力側が接続され、
前記第３の第２導電型ＭＯＳトランジスタのドレインには負の出力端子が接続され、前記第４の第２導電型ＭＯＳトランジスタのドレインには正の出力端子が接続され、
一方が前記電源電位に接続され、他方が前記第２の第１導電型ＭＯＳトランジスタ及び前記第３の第１導電型ＭＯＳトランジスタのソースに接続される第２の抵抗からなるオフセットレベル調整回路部とを備え、
前記基準電圧回路は、出力端子が第１の抵抗及び第２の抵抗の一方に接続され、負の入力端子が前記第２の抵抗の他方に接続され、第３の抵抗及び第１の寄生容量とが接続され、正の入力端子が前記第１の抵抗の他方に接続され、第４の抵抗及び第２の寄生容量とが接続されるアンプ回路と、
前記第３の抵抗及び前記第１の寄生容量と、
前記第４の抵抗及び前記第２の寄生容量とからなるノイズ低減回路を設け、
一方が前記第２の抵抗の他方に接続される第５の抵抗と、
前記第５の抵抗の他方にシリアルに接続される第１のバイポーラトランジスタとからなる第１の電流駆動回路部を設け、
前記第１の抵抗の他方にシリアルに接続される第２のバイポーラトランジスタからなる第２の電流駆動回路部とを備えることを特徴とする差動出力回路。 - 請求項４記載の差動出力回路において、
ミラー回路部は、第１の第１導電型ＭＯＳトランジスタ及び第２の第１導電型ＭＯＳトランジスタとのトランジスタサイズ比を１対１／ｎに設定することを特徴とする差動出力回路。但し、ｎは正の整数である。 - 請求項４記載の差動出力回路において、
第１の抵抗及び第２の抵抗を線形領域にバイアスされた第５及び第６の第２導電型ＭＯＳトランジスタに置き換え、前記第５及び第６の第２導電型ＭＯＳトランジスタのゲート電圧を供給し、一方がＧＮＤに接続される第３の抵抗と、ソースが電源電位に接続され、ゲート及びドレインが前記第３の抵抗の他方に接続される第４の第１導電型ＭＯＳトランジスタとがシリアルに接続されてなる抵抗バイアス電圧発生回路部を備えることを特徴とする差動出力回路。
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