KR100699582B1 - 출력 버퍼회로 - Google Patents
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Abstract
본 발명은 출력 버퍼회로에 관한 것으로, 적은 수의 스위칭 소자와 저항으로 구성된 옵셋 보상회로를 통해 데이터 드라이버의 옵셋전압을 감지하고, 이를 다시 입력단에 궤환시켜 출력전압을 입력전압과 같아지게 함으로써, 상기 데이터 드라이버의 소형화 및 정확한 옵셋전압의 보상을 가능하게 하며, 옵셋전압을 보상하기 위한 시간이 요구되지 않으므로 고속의 데이터를 전송할 수 있는 이점이 있다.
본 발명에 의한 출력 버퍼회로는, 한쪽 단자에는 입력 전압이, 다른 쪽 단자에는 출력 전압이 인가되는 입력단; 상기 입력 전압과 출력 전압의 차가 0보다 크면 출력단에 흐르는 전류를 증가시키는 클래스 AB 출력단; 상기 클래스 AB 출력단을 바이어싱하는 플로팅 전류소스; 상기 입력단과 플로팅 전류소스 및 클래스 AB 출력단과 연결되어, 상기 입력단으로부터 공급되는 전류와 상기 플로팅 전류소스로부터 공급되는 내부 전류를 합하는 서밍회로; 및 상기 입력단에 연결되고, 복수개의 스위칭 소자 및 저항으로 구성되어 옵셋전압을 감지하여 보상하는 옵셋 보상회로;를 포함한다.
출력 버퍼회로, 옵셋 보상회로, 옵셋전압, 저항, 스위칭 소자
Description
도 1a는 종래 기술에 따라 모델링한 출력 버퍼를 나타낸 도면
도 1b는 종래 기술에 의해 발생되는 양극성의 옵셋전압을 나타낸 도면
도 1c는 종래 기술에 의해 발생되는 양극성의 옵셋전압을 나타낸 도면
도 2는 종래 기술에 의한 출력 버퍼회로의 회로도
도 3은 본 발명에 의한 출력 버퍼회로의 회로도
도 4a는 본 발명에 의한 양극성의 옵셋전압을 보상하는 출력 버퍼회로의 동작 타이밍을 나타낸 도면
도 4b는 본 발명에 의한 음극성의 옵셋전압을 보상하는 출력 버퍼회로의 동작 타이밍을 나타낸 도면
<도면의 주요 부호에 대한 설명>
300 : 출력 버퍼회로 301a~301f : 입력단
301a : 제 1 엔모스 트랜지스터 301b: 제 2 엔모스 트랜지스터 301c : 제 1 피모스 트랜지스터 301d: 제 2 피모스 트랜지스터 301e : 제 3 엔모스 트랜지스터 301f: 제 3 피모스 트랜지스터 302a~302d: 플로팅 전류소스 303a~303h: 서밍회로
303a: 제 4 피모스 트랜지스터 303b : 제 5 피모스 트랜지스터
303c: 제 4 엔모스 트랜지스터 303d : 제 5 엔모스 트랜지스터
304a, 304b:클래스 AB 출력단 305a~305h: 옵셋 보상회로
305a : 제 1 저항 305b: 제 2 저항
305c : 제 3 저항 305d: 제 4 저항
305e : 제 1 스위칭 소자 305f: 제 2 스위칭 소자 305g : 제 3 스위칭 소자 305h: 제 4 스위칭 소자
본 발명은 출력 버퍼회로에 관한 것으로, 적은 수의 스위칭 소자와 저항으로 구성된 옵셋 보상회로를 통해 데이터 드라이버의 옵셋전압을 감지하고, 이를 다시 입력단에 궤환시켜 출력전압을 입력전압과 같아지게 함으로써, 상기 데이터 드라이버의 소형화 및 정확한 옵셋전압의 보상을 가능하게 하며, 옵셋전압을 보상하기 위한 시간이 요구되지 않으므로 고속의 데이터를 전송할 수 있는 출력 버퍼회로에 관한 것이다.
SOM(Spatial Optical Modulator) 드라이버 IC의 출력해상도(resolution)는 현재 8비트 수준에 머물러 있지만, 향후 수 년 내에 10비트 이상으로 실용화 될 예정이다.
그러나, 10비트의 계조 전압을 표현하기 위해서는 출력 전압 범위가 4V 정도임을 고려할 때, 입력 및 출력전압의 오차, 즉, 옵셋전압이 ±1mV이하의 범위를 갖 는 계조간 전압을 출력할 수 있는 데이터 드라이버가 필요하게 된다. 이것은 현재의 8비트 데이터 드라이버의 옵셋전압이 ±3mV 내지 ±10mV 수준임을 감안해 볼 때, 상당히 높은 정밀도를 갖는 데이터 드라이버가 필요하다는 것을 알 수 있다. 그러나, 현재 8비트 수준의 데이터 드라이버를 사용한다면, 출력 해상도가 증가하면 할수록 옵셋전압의 영향을 받아, 정확한 영상신호를 전달할 수 없게 된다.
따라서, 데이터 드라이버의 옵셋전압을 줄이기 위해서 데이터 드라이버에 여러가지 옵셋 보상회로의 적용이 시도되고 있으며, 그러한 예로 오토제로(auto zeroing) 방식, 쵸퍼 안정화(chopper stabilization) 방식 그리고 핑퐁(ping-pong)방식이 있는데, 통상적으로 오토제로 방식을 가장 많이 사용하고 있다.
도 1a는 종래 기술에 따라 모델링한 출력 버퍼(100)를 나타내며, 도 1b 및 1c는 종래 기술에 의해 발생되는 옵셋전압을 나타낸 도면이다.
도 1a의 출력 버퍼(100) 입력단에 입력전압 신호를 인가하고, 출력단의 출력 노드(A)에서 시간에 따라 발생하는 옵셋전압은, 입력전압보다 출력전압이 커서 발생되는 양극성의 옵셋전압(도 1b)과 입력전압이 출력전압보다 커서 발생되는 음극성의 옵셋전압(도 1c)으로 나눌 수 있다. 이러한 옵셋전압 때문에 데이터 전송시간(t) 동안 정확한 영상신호를 전달할 수 없는 문제가 발생하게 된다. 상기 옵셋전압이 발생하는 원인에는 여러가지가 있을 수 있으나, 주원인으로는 반도체 회로 제작과정에서 발생되는 트랜지스터의 부정합을 들 수 있다. 즉, 반도체 회로 제작 과정 중에, 반도체 회로 입력단의 정신호와 부신호를 처리하는 신호 경로의 트랜지스터 의 크기가 다르게 제작됨으로써, 양극성 또는 음극성의 옵셋전압이 발생되는 것이다.
도 2는 종래 기술에 의한 출력 버퍼회로(200)의 회로도로서, 통상적으로 많이 사용되는 오토제로 방식의 옵셋 보상회로를 적용시킨 출력 버퍼회로(200)를 나타낸 것이다.
종래 기술에 의한 출력 버퍼회로(200)는, 도 2에서 도시한 바와 같이, 한 쪽 단자에는 입력전압이 인가되고, 다른 쪽 단자에는 출력전압이 인가되는 입력단(201a~201f), 클래스 AB 출력단(204a, 204b)을 바이어싱하는 플로팅 전류소스(202a~202d), 상기 입력단(201a~201f)과 플로팅 전류소스(202a~202d) 및 클래스 AB 출력단(204a, 204b)과 연결되어, 상기 입력단(201a~201f)으로부터 공급되는 전류와 상기 플로팅 전류소스(202a~202d)로부터 공급되는 내부 전류를 합하는 서밍회로(203a~203h), 상기 입력 전압과 출력 전압의 차가 0보다 크면 출력단에 흐르는 전류를 증가시켜 전압을 출력하는 클래스 AB 출력단(204a, 204b), 상기 입력단(201a~201f) 및 클래스 AB 출력단(204a, 204b)에 연결되고, 스위치 및 캐패시터로 구성되어 상기 옵셋전압을 보상하는 옵셋 보상회로로 구성된다.
상기 옵셋 보상회로는, 옵셋전압을 저장하는 캐패시터(Coff)와 옵셋전압 발생시에 상보적으로 턴 온되어 옵셋전압을 보상하는 스위치(SW1, SW2, SW3, SW4)로 구성된다.
상기 옵셋 보상회로에 의해 옵셋전압이 보상되는 동작은 두 단계로 이루어지 며, 도 2에 도시된 출력 버퍼회로(200)를 참고로 하여 상기 옵셋전압이 보상되는 동작을 설명하면 다음과 같다.
출력 버퍼회로(200) 자체의 옵셋전압을 Voff, 입력전압을 Vin이라고 한다면,먼저 첫번째 단계에서는, 제 1 스위치(SW1), 제 2 스위치(SW2)는 턴 온 되고, 제 3 스위치(SW3), 제 4 스위치(SW4)는 턴 오프 되어 출력 버퍼회로(200) 자체의 Voff는 캐패시터(Coff)에 저장된다. 즉, 제 1 스위치(SW1)와 제 2 스위치(SW2)는 턴 온 되었으므로 캐패시터(Coff)의 마이너스(-) 노드의 전압은 Vin이 되고, 캐패시터(Coff)의 플러스(+)노드의 전압은 Vin + Voff가 되어, 캐패시터(Coff) 양단에 인가되는 전압은 Voff가 된다.
이렇게 캐패시터(Coff)에 저장된 Voff는, 두번째 단계에서 제 3 스위치(SW3), 제 4 스위치(SW4)는 턴 온되고, 제 1 스위치(SW1), 제 2 스위치(SW2)는 턴 오프됨으로써 보상되게 된다. 즉, 제 3 스위치(SW3)와 제 4 스위치(SW4)가 턴 온 되면 캐패시터의 플러스(+) 노드의 전압은 Vin으로 변환되고, 전하량 보존의 법칙에 따라 캐패시터의 마이너스(-) 노드의 전압은 Vin - Voff가 되므로, 상기 출력 버퍼회로(200)의 입력단(201a~201f)에 인가되는 전압은 Vin - Voff가 된다. 따라서, 상기 출력 버퍼회로(200) 자체의 옵셋전압을 Voff라고 정의하였으므로, 결국, 옵셋전압 Voff는 보상되어 출력 전압은 입력전압 Vin과 동일하게 된다.
그러나, 상술한 바와 같은 종래의 출력 버퍼회로에 있어서는, 옵셋을 샘플링(sampling) 하는 시간, 즉, 옵셋을 보상하는 첫번째 단계에서 입출력 전압의 신호 경로를 차단하고, 두번째 단계에서 옵셋전압을 보상하기 위한 시간이 요구됨에 따라, 데이터 전송에 필요한 시간을 많이 확보할 수 없어 고속의 데이터 전송에 제약이 생기는 문제점이 있었다.
또한, 스위치를 사용하여 옵셋전압을 보상함에 따라, 스위칭 동작시 발생하는 전하주입현상으로 인해 실제의 옵셋전압과 차이가 있는 옵셋전압이 발생됨으로써, 옵셋전압의 완전한 보상이 이루어지지 않는 문제점이 있었다.
이와 아울러, 옵셋 보상회로를 구성하는 캐패시터 뿐만 아니라, 발생된 기생 캐패시터에도 옵셋전압이 저장될 수 있기 때문에, 이로 인한 오차를 방지하기 위해서는 일정값 이상의 캐패시턴스를 가진 캐패시터가 요구되므로, 이로 인해 출력 버퍼회로의 크기가 커지는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 적은 수의 스위칭 소자와 저항으로 구성된 옵셋 보상회로를 통해 데이터 드라이버의 옵셋전압을 감지하고, 이를 다시 입력단에 궤환시켜 출력전압을 입력전압과 같아지게 함으로써, 상기 데이터 드라이버의 소형화 및 정확한 옵셋전압의 보상을 가능하게 하며, 옵셋전압을 보상하기 위한 시간이 요구되지 않으므로 고속의 데이터를 전송할 수 있는 출력 버퍼회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 출력 버퍼회로는, 한쪽 단자에는 입력 전압이, 다른 쪽 단자에는 출력 전압이 인가되는 입력단; 상기 입력 전압과 출력 전압의 차가 0보다 크면 출력단에 흐르는 전류를 증가시키는 클래스 AB 출력단; 상기 클래스 AB 출력단을 바이어싱하는 플로팅 전류소스; 상기 입력단과 플로팅 전류소스 및 클래스 AB 출력단과 연결되어, 상기 입력단으로부터 공급되는 전류와 상기 플로팅 전류소스로부터 공급되는 내부 전류를 합하는 서밍회로; 및 상기 입력단에 연결되고, 복수개의 스위칭 소자 및 저항으로 구성되어 옵셋전압을 감지하여 보상하는 옵셋 보상회로;를 포함한다.
여기서, 상기 입력단은, 상기 입력전압이 게이트에 인가되는 제 1 엔모스 트랜지스터; 상기 입력전압이 게이트에 인가되는 제 1 피모스 트랜지스터; 상기 출력전압이 게이트에 인가되는 제 2 엔모스 트랜지스터; 상기 출력전압이 게이트에 인가되는 제 2 피모스 트랜지스터; 상기 제 1, 2 엔모스 트랜지스터를 바이어싱하는 제 3 엔모스 트랜지스터; 및 상기 제 1, 2 피모스 트랜지스터를 바이어싱하는 제 3 피모스 트랜지스터;를 포함한다.
또한, 상기 옵셋 보상회로는, 상기 입력단의 제 1 엔모스 트랜지스터와 연결되는 제 1 저항; 상기 입력단의 제 2 엔모스 트랜지스터와 연결되는 제 2 저항; 상기 입력단의 제 1 피모스 트랜지스터와 연결되는 제 3 저항; 상기 입력단의 제 2 피모스 트랜지스터와 연결되는 제 4 저항; 상기 제 1 저항에 접속되는 제 1 스위칭 소자; 상기 제 2 저항에 접속되는 제 2 스위칭 소자; 상기 제 3 저항에 접속되는 제 3 스위칭 소자; 및 상기 제 4 저항에 접속되는 제 4 스위칭 소자;를 포함한다.
그리고, 상기 입력전압이 인가되어 출력전압이 출력되는 경우에는, 상기 제 1, 2 스위칭 소자는 상기 제 1, 2 저항에 전원전압이 인가되도록 접속되고, 상기 제 3, 4 스위칭 소자는 상기 제 3, 4 저항에 접지전압이 인가되도록 접속되는 것을 특징으로 한다.
또한, 상기 발생된 옵셋전압을 보상하는 경우에는, 상기 제 1, 3 스위칭 소자는 상기 제 1, 3 저항에 출력전압이 인가되도록 접속되고, 상기 제 2, 4 스위칭 소자는 상기 제 2, 4 저항에 입력전압이 인가되도록 접속되는 것을 특징으로 한다.
이때, 상기 옵셋전압은, 양극성의 옵셋전압인 것을 특징으로 한다.
이때, 상기 제 1 엔모스 트랜지스터의 전류값은 상기 제 2 엔모스 트랜지스터의 전류값보다 작고, 상기 제 1 피모스 트랜지스터의 전류값은 제 2 피모스 트랜지스터의 전류값보다 큰 것을 특징으로 한다.
또한, 상기 제 1 저항의 전류값은 상기 제 2 저항의 전류값보다 크고, 상기 제 3 저항의 전류값은 상기 제 4 저항의 전류값보다 작은 것을 특징으로 한다.
또한, 상기 옵셋전압은, 음극성의 옵셋전압인 것을 특징으로 한다.
이때, 상기 제 1 엔모스 트랜지스터의 전류값은 상기 제 2 엔모스 트랜지스터의 전류값보다 크고, 상기 제 1 피모스 트랜지스터의 전류값은 제 2 피모스 트랜지스터의 전류값보다 작은 것을 특징으로 한다.
또한, 상기 제 1 저항의 전류값은 상기 제 2 저항의 전류값보다 작고, 상기 제 3 저항의 전류값은 상기 제 4 저항의 전류값보다 큰 것을 특징으로 한다.
그리고, 상기 제 1 엔모스 트랜지스터와 제 1 저항의 전류값을 합한 값은 상기 제 2 엔모스 트랜지스터와 제 2 저항의 전류값을 합한 값과 같고, 상기 제 1 피모스 트랜지스터와 제 3 저항의 전류값을 합한 값은 상기 제 2 피모스 트랜지스터 와 제 4 저항의 전류값을 합한 값과 같은 것을 특징으로 한다.
또한, 상기 제 1, 2 저항은 엔모스 트랜지스터이고, 상기 제 3, 4 저항은 피모스 트랜지스터인 것을 특징으로 한다.
그리고, 상기 제 1 내지 제 4 스위칭 소자는 트랜지스터인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 실시예에 대하여 보다 상세히 설명하기로 한다.
도 3은 본 발명에 의한 출력 버퍼회로(300)의 회로도이다.
본 발명에 의한 출력 버퍼회로(300)는, 도 3에서 도시한 바와 같이, 한 쪽 단자에는 입력전압이 인가되고, 다른 쪽 단자에는 출력전압이 인가되는 입력단(301a~301f), 클래스 AB 출력단(304a, 304b)을 바이어싱하는 플로팅 전류소스(302a~302d), 상기 입력단(301a~301f)과 플로팅 전류소스(302a~302d) 및 클래스 AB 출력단(304a, 304b)과 연결되어 상기 입력단(301a~301f)으로부터 공급되는 전류와 상기 플로팅 전류소스(302a~302d)로부터 공급되는 내부 전류를 합하는 서밍회로(303a~303h), 상기 입력 전압과 출력 전압의 차가 0보다 크면 출력단에 흐르는 전류를 증가시켜 전압을 출력하는 클래스 AB 출력단(304a, 304b), 복수개의 스위칭 소자 및 저항으로 구성되어 옵셋전압을 감지하여 보상하는 옵셋 보상회로(305a~305h)로 구성된다.
상기 입력단(301a~301f)은, 상기 입력 전압이 게이트에 인가되는 제 1 엔모스 트랜지스터(301a)와 제 1 피모스 트랜지스터(301c), 상기 출력 전압이 게이트에 인가되는 제 2 엔모스 트랜지스터(301b)와 제 2 피모스 트랜지스터(301d), 상기 제 1, 2 엔모스 트랜지스터(301a, 301b)를 바이어싱하는 제 3 엔모스 트랜지스터(301e), 및 상기 제 1, 2 피모스 트랜지스터(301c, 301d)를 바이어싱하는 제 3 피모스 트랜지스터(301f)로 구성된다. 도 3에서 도시한 바와 같이, 엔모스 트랜지스터와 피모스 트랜지스터를 이용하여 입력단(301a~301f)을 구성하기 때문에, 접지전압에서부터 전원전압(VDD)까지 모든 범위의 전압을 입출력 전압으로 확보할 수 있게 된다. 이와 같이 접지전압에서부터 전원전압(VDD)까지 모든 범위의 전압을 입출력 전압으로 확보할 수 있는 입력단을 레일 투 레일(rail to rail) 입력단이라고 하며, 따라서 본 발명에 의한 출력 버퍼로서, 상기 레일 투 레일 입력단을 구비한 폴디드 캐스코드 연산증폭기를 사용하는 것이 바람직하다.
상기 옵셋 보상회로(305a~305h)는, 상기 입력단(301a~301f)의 제 1 엔모스 트랜지스터(301a)와 연결되는 제 1 저항(305a), 상기 입력단(301a~301f)의 제 2 엔모스 트랜지스터(301b)와 연결되는 제 2 저항(305b), 상기 입력단(301a~301f)의 제 1 피모스 트랜지스터(301c)와 연결되는 제 3 저항(305c), 상기 입력단(301a~301f)의 제 2 피모스 트랜지스터(301d)와 연결되는 제 4 저항(305d), 상기 제 1 저항(305a)에 출력전압 또는 전원전압을 연결시키는 제 1 스위칭 소자(305e), 상기 제 2 저항(305b)에 입력전압 또는 전원전압을 연결시키는 제 2 스위칭 소자(305f), 상기 제 3 저항(305c)에 출력전압 또는 접지전압을 연결시키는 제 3 스위칭 소자 (305g), 및 상기 제 4 저항(305d)에 입력전압 또는 접지전압을 연결시키는 제 4 스위칭 소자(305h)로 구성된다.
이때, 상기 제 1, 2 저항(305a, 305b)은 엔모스 트랜지스터이고, 상기 제 3, 4 저항(305c, 305d)은 피모스 트랜지스터이며. 제 1 내지 제 4 스위칭 소자(305e~305h)는 트랜지스터로 이루어져 있다.
또한, 엔모스 트랜지스터로 구현되는 제 1, 2 저항 및 피모스 트랜지스터로 구현되는 제 3, 4 저항에서 각각의 저항값을 Rin, 엔모스 트랜지스터의 게이트와 소스간 전압을 VGS, 피모스 트랜지스터의 소스와 게이트 전압을 VSG, 엔모스 및 피모스 트랜지스터의 문턱전압을 VTH 이라 할때, 제 1 내지 제 4 저항의 저항값은 다음과 같다.
Rin = 1/β(VGS - VTH) (제 1, 2 저항값) ‥‥‥식(1)
Rin = 1/β(VSG - ｜VTH｜) (제 3, 4 저항값) ‥‥‥식(2)
이하, 도 3에서 도시한 출력 버퍼회로(300)를 이용하여 발생된 옵셋전압을 감지하고, 그 양만큼 부궤환을 시켜 옵셋전압을 보상시키는 바람직한 실시예에 대하여 보다 상세히 설명하기로 한다.
실시예
1
도 4a는 본 발명에 의한 양극성의 옵셋전압(+Voff)을 보상하는 출력 버퍼회 로의 동작 타이밍을 나타낸 도면이다
도 4a에서 도시한 바와 같이, 상기 본 발명에 의한 출력 버퍼회로의 동작 타이밍은, 크게 입력전압(Vin)이 인가되어 양극성의 옵셋전압(+Voff)이 포함된 출력전압(Vout)이 출력되는 제 1 구간과 트랜지스터의 부정합으로 인해 발생된 양극성의 옵셋전압(+Voff)이 보상되는 제 2 구간으로 나눌 수 있다.
먼저, 제 1 구간에서의 출력 버퍼회로 동작과정을 살펴보면 다음과 같다.
도 3 및 도 4a에서 도시한 바와 같이, 제 1 구간에서는 상기 옵셋 보상회로(305a~305h)의 제 1 내지 제 4 스위칭 소자(305e~305h) 모두, 입력전압(Vin)단자와 출력전압(Vout)단자로부터 상기 옵셋 보상회로(305a~305h)의 제 1 내지 제 4 저항(305a~305d)이 모두 격리되도록 전원전압(VDD) 및 접지전압에 접속된다.
즉, 상기 제 1, 2 스위칭 소자(305e, 305f)는 엔모스 트랜지스터로 구현되는 제 1, 2 저항(305a, 305b)에 전원전압(VDD)이 인가되도록 접속되고, 상기 제 3, 4 스위칭 소자(305g, 305h)는 피모스 트랜지스터로 구현되는 제 3, 4 저항(305c, 305d)에 접지전압이 인가되도록 접속된다. 이에 따라, 상기 옵셋 보상회로(305a~305h)의 제 1 내지 제 4 저항(305a~305d)의 VGS 또는 VSG 값이 최대가 되므로, 상기 도 3에서 언급한 식(1)과 식(2)에 의해 상기 제 1 내지 제 4 저항(305a~305d) 의 저항값은 최소가 되며, 상기의 저항값은 일정하게 유지된다. 따라서, 출력전압(Vout)은 일정한 기울기를 유지하면서 상승 또는 하강하게 된다.
다음, 양극성의 옵셋전압(+Voff)이 발생되는 경우에, 제 2 구간에서 양극성의 옵셋전압(+Voff)이 보상되는 과정을 살펴보면 다음과 같다.
입력단(301a~301f)의 엔모스 트랜지스터(301a, 301b, 301e)가 동작할 때, 양극성의 옵셋전압(+Voff)이 보상되는 경우를 먼저 살펴 보기로 한다.
양극성의 옵셋전압(+Voff)은 입력전압(Vin)보다 출력전압(Vout)이 큰 경우에 발생되므로, 제 1 엔모스 트랜지스터(301a)의 게이트 전압이, 상대적으로 제 2 엔모스 트랜지스터(301b)의 게이트 전압보다 작아지게 되며, 이에 따라, 상기 제 1 엔모스 트랜지스터(301a)의 전류값은 상기 제 2 엔모스 트랜지스터(301b)의 전류값보다 옵셋전압(+Voff)의 크기만큼 작아지게 된다.
이때, 상기 제 1 스위칭 소자(305e)는 상기 제 1 저항(305a)의 게이트에 출력전압(Vout)이 인가되도록 접속되고, 상기 제 2 스위칭 소자(305f)는 상기 제 2 저항(305b)의 게이트에 입력전압(Vin)이 인가되도록 접속되어 상기 제 1 저항(305a)의 게이트 전압이, 상대적으로 상기 제 2 저항(305b)의 게이트 전압보다 커지게 된다.
따라서, 상기 제 1 저항(305a)의 VGS 의 값이 상기 제 2 저항(305b)의 VGS 의 값보다 커지게 되며, 이에 따라, 도 3에서 언급한 식(1)에 의해 상기 제 1 저항(305a)의 저항값은 상기 제 2 저항(305b)의 저항값보다 작아지게 되므로, 상기 제 1 저항(305a)의 전류값은 상기 제 2 저항(305b)의 전류값보다 옵셋전압(+Voff)의 크기만큼 커지게 된다.
이에 따라, 서밍회로(303a~303h)의 제 4 피모스 트랜지스터(303a) 및 제 5 피모스 트랜지스터(303b)의 드레인에서, 상기 입력단(301a~301f)의 제 1 엔모스 트랜지스터(301a) 및 제 2 엔모스 트랜지스터(301b)의 드레인으로 동일한 크기의 전류가 흘러 들어가게 되므로, 출력전압(Vout)은 하강하게 되어 양극성의 옵셋전압(+Voff)은 0으로 수렴하게 된다.
또한, 입력단(301a~301f)의 피모스 트랜지스터(301c, 301d, 301f)가 동작할 때, 양극성의 옵셋전압(+Voff)이 보상되는 경우를 살펴 보기로 한다.
양극성의 옵셋전압(+Voff)이 발생하는 경우, 제 1 피모스 트랜지스터(301c)의 게이트 전압이, 상대적으로 제 2 피모스 트랜지스터(301d)의 게이트 전압보다 작아지게 되며, 이에 따라, 상기 제 1 피모스 트랜지스터(301c)의 전류값은 상기 제 2 피모스 트랜지스터(301d)의 전류값보다 옵셋전압(+Voff)의 크기만큼 커지게 된다.
이때, 상기 제 3 스위칭 소자(305g)는 상기 제 3 저항(305c)의 게이트에 출력전압(Vout)이 인가되도록 접속되고, 상기 제 4 스위칭 소자(305h)는 상기 제 4 저항(305d)의 게이트에 입력전압(Vin)이 인가되도록 접속되어 상기 제 3 저항(305c)의 게이트 전압이, 상대적으로 상기 제 4 저항(305d)의 게이트 전압보다 커지게 된다.
따라서, 상기 제 3 저항(305c)의 VSG의 값이 상기 제 4 저항(305d)의 VSG의 값보다 작아지게 되며, 이에 따라, 도 3에서 언급한 식(2)에 의해 상기 제 3 저항(305c)의 저항값은 상기 제 4 저항(305d)의 저항값보다 커지게 되므로, 상기 제 3 저항(305c)의 전류값은 상기 제 4 저항(305d)의 전류값보다 옵셋전압(+Voff)의 크기만큼 작아지게 된다.
이에 따라, 서밍회로(303a~303h)의 제 4 엔모스 트랜지스터(303c) 및 제 5 엔모스 트랜지스터(303d)의 드레인에서, 상기 입력단(301a~301f)의 제 1 피모스 트랜지스터(301c) 및 제 2 피모스 트랜지스터(301d)의 드레인으로 동일한 크기의 전류가 흘러 들어가게 되므로, 출력전압(Vout)은 하강하게 되어 양극성의 옵셋전압(+Voff)은 0으로 수렴하게 된다.
실시예
2
도 4b는 본 발명에 의한 음극성의 옵셋전압(-Voff)을 보상하는 출력 버퍼회로의 동작 타이밍을 나타낸 도면이다
도 4b에서 도시한 바와 같이, 상기 본 발명에 의한 출력 버퍼회로의 동작 타이밍은, 실시예 1과 마찬가지로, 크게 입력전압(Vin)이 인가되어 음극성의 옵셋전압(-Voff)이 포함된 출력전압(Vout)이 출력되는 제 1 구간과 트랜지스터의 부정합으로 인해 발생된 음극성의 옵셋전압(-Voff)이 보상되는 제 2 구간으로 나눌 수 있다.
먼저, 제 1 구간에서의 출력 버퍼회로 동작과정을 살펴보면 다음과 같다.
도 3 및 도 4b에서 도시한 바와 같이, 제 1 구간에서는 상기 옵셋 보상회로 (305a~305h)의 제 1 내지 제 4 스위칭 소자(305e~305h) 모두, 실시예 1 과 마찬가지로, 입력전압(Vin)단자와 출력전압(Vout)단자로부터 상기 옵셋 보상회로(305a~305h)의 제 1 내지 제 4 저항(305a~305d)이 모두 격리되도록 전원전압(VDD) 및 접지전압에 접속된다.
즉, 상기 제 1, 2 스위칭 소자(305e, 305f)는 엔모스 트랜지스터로 구현되는 제 1, 2 저항(305a, 305b)에 전원전압(VDD)이 인가되도록 접속되고, 상기 제 3, 4 스위칭 소자(305g, 305h)는 피모스 트랜지스터로 구현되는 제 3, 4 저항(305c, 305d)에 접지전압이 인가되도록 접속된다. 이에 따라, 상기 옵셋 보상회로(305a~305h)의 제 1 내지 제 4 저항(305a~305d)의 VGS 또는 VSG 값이 최대가 되므로, 상기 도 3에서 언급한 식(1)과 식(2)에 의해 상기 제 1 내지 제 4 저항(305a~305d) 의 저항값은 최소가 되며, 상기의 저항값은 일정하게 유지된다. 따라서, 출력전압(Vout)은 일정한 기울기를 유지하면서 상승 또는 하강하게 된다.
다음, 음극성의 옵셋전압(-Voff)이 발생되는 경우에, 제 2 구간에서 음극성의 옵셋전압(-Voff)이 보상되는 과정을 살펴보면 다음과 같다.
입력단(301a~301f)의 엔모스 트랜지스터(301a, 301b, 301e)가 동작할 때, 음극성의 옵셋전압(-Voff)이 보상되는 경우를 먼저 살펴 보기로 한다.
음극성의 옵셋전압(-Voff)은 입력전압(Vin)이 출력전압(Vout)보다 큰 경우에 발생되므로, 제 1 엔모스 트랜지스터(301a)의 게이트 전압이, 상대적으로 제 2 엔 모스 트랜지스터(301b)의 게이트 전압보다 커지게 되며, 이에 따라, 상기 제 1 엔모스 트랜지스터(301a)의 전류값은 상기 제 2 엔모스 트랜지스터(301b)의 전류값보다 옵셋전압(-Voff)의 크기만큼 커지게 된다.
이때, 상기 제 1 스위칭 소자(305e)는 상기 제 1 저항(305a)의 게이트에 출력전압(Vout)이 인가되도록 접속되고, 상기 제 2 스위칭 소자(305f)는 상기 제 2 저항(305b)의 게이트에 입력전압(Vin)이 인가되도록 접속되어 상기 제 1 저항(305a)의 게이트 전압이, 상대적으로 상기 제 2 저항(305b)의 게이트 전압보다 작아지게 된다.
따라서, 상기 제 1 저항(305a)의 VGS 의 값이 상기 제 2 저항(305b)의 VGS 의 값보다 작아지게 되며, 이에 따라, 도 3에서 언급한 식(1)에 의해 상기 제 1 저항(305a)의 저항값은 상기 제 2 저항(305b)의 저항값보다 커지게 되므로, 상기 제 1 저항(305a)의 전류값은 상기 제 2 저항(305b)의 전류값보다 옵셋전압(-Voff)의 크기만큼 작아지게 된다.
이에 따라, 서밍회로(303a~303h)의 제 4 피모스 트랜지스터(303a) 및 제 5 피모스 트랜지스터(303b)의 드레인에서, 상기 입력단(301a~301f)의 제 1 엔모스 트랜지스터(301a) 및 제 2 엔모스 트랜지스터(301b)의 드레인으로 동일한 크기의 전류가 흘러 들어가게 되므로, 출력전압(Vout)은 상승하게 되어 음극성의 옵셋전압(-Voff)은 0으로 수렴하게 된다.
또한, 입력단(301a~301f)의 피모스 트랜지스터(301c, 301d, 301f)가 동작할 때, 음극성의 옵셋전압(-Voff)이 보상되는 경우를 살펴 보기로 한다.
음극성의 옵셋전압(-Voff)이 발생하는 경우, 제 1 피모스 트랜지스터(301c)의 게이트 전압이, 상대적으로 제 2 피모스 트랜지스터(301d)의 게이트 전압보다 커지게 되며, 이에 따라, 상기 제 1 피모스 트랜지스터(301c)의 전류값은 상기 제 2 피모스 트랜지스터(301d)의 전류값보다 옵셋전압(-Voff)의 크기만큼 작아지게 된다.
이때, 상기 제 3 스위칭 소자(305g)는 상기 제 3 저항(305c)의 게이트에 출력전압(Vout)이 인가되도록 접속되고, 상기 제 4 스위칭 소자(305h)는 상기 제 4 저항(305d)의 게이트에 입력전압(Vin)이 인가되도록 접속되어 상기 제 3 저항(305c)의 게이트 전압이, 상대적으로 상기 제 4 저항(305d)의 게이트 전압보다 작아지게 된다.
따라서, 상기 제 3 저항(305c)의 VSG의 값이 상기 제 4 저항(305d)의 VSG의 값보다 커지게 되며, 이에 따라, 도 3에서 언급한 식(2)에 의해 상기 제 3 저항(305c)의 저항값은 상기 제 4 저항(305d)의 저항값보다 작아지게 되므로, 상기 제 3 저항(305c)의 전류값은 상기 제 4 저항(305d)의 전류값보다 옵셋전압(-Voff)의 크기만큼 커지게 된다.
이에 따라, 서밍회로(303a~303h)의 제 4 엔모스 트랜지스터(303c) 및 제 5 엔모스 트랜지스터(303d)의 드레인에서, 상기 입력단(301a~301f)의 제 1 피모스 트 랜지스터(301c) 및 제 2 피모스 트랜지스터(301d)의 드레인으로 동일한 크기의 전류가 흘러 들어가게 되므로, 출력전압(Vout)은 상승하게 되어 음극성의 옵셋전압(-(-Voff)은 0으로 수렴하게 된다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형, 및 변경이 가능할 것이며, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
상술한 바와 같이, 본 발명에 따른 출력 버퍼회로에 의하면, 적은 수의 스위칭 소자와 저항으로 구성된 옵셋 보상회로를 통해 데이터 드라이버의 옵셋전압을 감지하고, 이를 다시 입력단에 궤환시켜 출력전압을 입력전압과 같아지게 함으로써, 옵셋전압을 보상하기 위한 시간이 요구되지 않으며, 이에 따라 데이터 전송에 필요한 시간을 많이 확보할 수 있게 되어 고속의 데이터 전송이 가능하다는 효과가 있다.
또한, 옵셋 보상회로의 연속적인 동작으로 옵셋전압이 보상됨에 따라, 전하주입현상으로 인해 생기는 오차는 더이상 발생되지 않으며, 이에 따라, 옵셋전압의 완전한 보상이 이루어지는 효과가 있다.
이와 아울러, 출력 버퍼회로의 큰 면적을 차지하는 캐패시터 대신에, 트랜지 스터로 구현되는 적은 수의 스위칭 소자와 저항을 사용함에 따라, 출력 버퍼회로의 크기를 소형화 할 수 있으며 이에 따라 재료비를 절감할 수 있는 효과가 있다.
Claims (14)
- 한쪽 단자에는 입력 전압이, 다른 쪽 단자에는 출력 전압이 인가되는 입력단;상기 입력 전압과 출력 전압의 차가 0보다 크면 출력단에 흐르는 전류를 증가시키는 클래스 AB 출력단;상기 클래스 AB 출력단을 바이어싱하는 플로팅 전류소스;상기 입력단과 플로팅 전류소스 및 클래스 AB 출력단과 연결되어, 상기 입력단으로부터 공급되는 전류와 상기 플로팅 전류소스로부터 공급되는 내부 전류를 합하는 서밍회로; 및상기 입력단에 연결되고, 복수개의 스위칭 소자 및 저항으로 구성되어 옵셋전압을 감지하여 보상하는 옵셋 보상회로;를 포함하는 출력 버퍼회로.
- 제 1항에 있어서, 상기 입력단은,상기 입력전압이 게이트에 인가되는 제 1 엔모스 트랜지스터;상기 입력전압이 게이트에 인가되는 제 1 피모스 트랜지스터;상기 출력전압이 게이트에 인가되는 제 2 엔모스 트랜지스터;상기 출력전압이 게이트에 인가되는 제 2 피모스 트랜지스터;상기 제 1, 2 엔모스 트랜지스터를 바이어싱하는 제 3 엔모스 트랜지스터; 및상기 제 1, 2 피모스 트랜지스터를 바이어싱하는 제 3 피모스 트랜지스터;를 포함하는 출력 버퍼회로.
- 제 2항에 있어서, 상기 옵셋 보상회로는,상기 입력단의 제 1 엔모스 트랜지스터와 연결되는 제 1 저항;상기 입력단의 제 2 엔모스 트랜지스터와 연결되는 제 2 저항;상기 입력단의 제 1 피모스 트랜지스터와 연결되는 제 3 저항;상기 입력단의 제 2 피모스 트랜지스터와 연결되는 제 4 저항;상기 제 1 저항에 접속되는 제 1 스위칭 소자;상기 제 2 저항에 접속되는 제 2 스위칭 소자;상기 제 3 저항에 접속되는 제 3 스위칭 소자; 및상기 제 4 저항에 접속되는 제 4 스위칭 소자;를 포함하는 출력 버퍼회로.
- 제 3항에 있어서,상기 입력전압이 인가되어 출력전압이 출력되는 경우에는, 상기 제 1, 2 스위칭 소자는 상기 제 1, 2 저항에 전원전압이 인가되도록 접속되고, 상기 제 3, 4 스위칭 소자는 상기 제 3, 4 저항에 접지전압이 인가되도록 접속되는 것을 특징으로 하는 출력 버퍼회로.
- 제 3항에 있어서,상기 발생된 옵셋전압을 보상하는 경우에는, 상기 제 1, 3 스위칭 소자는 상기 제 1, 3 저항에 출력전압이 인가되도록 접속되고, 상기 제 2, 4 스위칭 소자는 상기 제 2, 4 저항에 입력전압이 인가되도록 접속되는 것을 특징으로 하는 출력 버퍼회로.
- 제 5항에 있어서,상기 옵셋전압은, 양극성의 옵셋전압인 것을 특징으로 하는 출력 버퍼회로.
- 제 6항에 있어서,상기 제 1 엔모스 트랜지스터의 전류값은 상기 제 2 엔모스 트랜지스터의 전류값보다 작고, 상기 제 1 피모스 트랜지스터의 전류값은 제 2 피모스 트랜지스터의 전류값보다 큰 것을 특징으로 하는 출력 버퍼회로.
- 제 7항에 있어서,상기 제 1 저항의 전류값은 상기 제 2 저항의 전류값보다 크고, 상기 제 3 저항의 전류값은 상기 제 4 저항의 전류값보다 작은 것을 특징으로 하는 출력 버퍼회로.
- 제 5항에 있어서,상기 옵셋전압은, 음극성의 옵셋전압인 것을 특징으로 하는 출력 버퍼회로.
- 제 9항에 있어서,상기 제 1 엔모스 트랜지스터의 전류값은 상기 제 2 엔모스 트랜지스터의 전류값보다 크고, 상기 제 1 피모스 트랜지스터의 전류값은 제 2 피모스 트랜지스터의 전류값보다 작은 것을 특징으로 하는 출력 버퍼회로.
- 제 10항에 있어서,상기 제 1 저항의 전류값은 상기 제 2 저항의 전류값보다 작고, 상기 제 3 저항의 전류값은 상기 제 4 저항의 전류값보다 큰 것을 특징으로 하는 출력 버퍼회로.
- 제 8항 또는 제 11항에 있어서,상기 제 1 엔모스 트랜지스터와 제 1 저항의 전류값을 합한 값은 상기 제 2 엔모스 트랜지스터와 제 2 저항의 전류값을 합한 값과 같고, 상기 제 1 피모스 트랜지스터와 제 3 저항의 전류값을 합한 값은 상기 제 2 피모스 트랜지스터와 제 4 저항의 전류값을 합한 값과 같은 것을 특징으로 하는 출력 버퍼회로.
- 제 12항에 있어서,상기 제 1, 2 저항은 엔모스 트랜지스터이고, 상기 제 3, 4 저항은 피모스 트랜지스터인 것을 특징으로 하는 출력 버퍼회로.
- 제 4항 또는 제 5항에 있어서,상기 제 1 내지 제 4 스위칭 소자는 트랜지스터인 것을 특징으로 하는 출력 버퍼회로.
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