KR100574968B1 - 옵셋 보상회로를 갖는 연산증폭기 - Google Patents

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Abstract

옵셋 보상 장치를 갖는 연산증폭기가 개시된다. 연산증폭기는, 한 쌍의 미러(mirror) 회로와 비대칭 구조를 갖는 두 쌍의 차동 입력 회로들을 갖는 입력부, 상기 입력부의 상기 차동 입력 회로의 출력을 증폭시키는 출력부, 및 상기 입력부의 차동 입력 회로에 연결된 출력전압과 입력전압의 차이를 감지하여 상기 전압차에 대응하는 전압을 출력하여 상기 차동 입력회로의 바이어스 회로에 부궤환 시켜 옵셋을 보상하기 위한 차동 모드 궤환회로를 포함한다. 본 발명에 따른 연산 증폭기는, 옵셋 전압을 대폭 감소시켜 정밀한 동작을 할 수 있고, 해상도가 증가된 디스플레이 장치에 사용되는 구동 드라이버로 이용 가능하다.

Description

옵셋 보상회로를 갖는 연산증폭기{The OP-Amplifier with offset cancellation circuit}
도 1은 종래의 연산증폭기의 회로도이다.
도 2는 본 발명에 따른 연산증폭기의 구성을 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 연산증폭기의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 연산증폭기의 내부 바이어스 회로를 나타낸 회로도이다.
도 5a 및 도 5b는 본 발명에 따른 연산증폭기와 종래의 연산증폭기의 옵셋 보상 효과를 비교한 시뮬레이션 결과이다.
도 6a 및 도 6b는 본 발명에 따른 연산증폭기와 종래의 연산증폭기의 랜덤 옵셋 보상 효과를 비교한 시뮬레이션 결과이다,
본 발명은 연산증폭기에 관한 것으로, 구체적으로는, 옵셋 보상회로를 갖는 연산증폭기에 관한 것이다.
도 1은 종래의 연산증폭기의 회로도이다.
도 1을 참조하면, 종래의 연산증폭기(100)는, 바이어스 회로(102), 입력단(104) 및 출력단(106)으로 구성된다. 바이어스 회로(102)는 상기 입력단(104)에 일정한 전류를 흐르도록 하는 기능을 한다. 입력단(104)은, M1, M2 및 M5의 세 개의 트랜지스터로 구성되는 차동 입력 구조와 M3, M4의 두 개의 트랜지스터로 구성되는 전류 미러 회로를 갖는다. 출력단(106)은, 상기 입력단(104)의 출력신호를 증폭하는 2차 증폭단의 기능을 한다.
종래의 연산증폭기(100)는 M1과 M2의 공정 상에서 발생한 부정합 등으로 인해 옵셋 전압이 발생하게 된다. 따라서, 데이터 드라이버의 역할을 하는 입력단(104)의 입력이 그대로 출력이 되지 않고 오차를 갖게 된다. 이러한 옵셋 전압의 양은 약 ±20 ㎷ 의 값을 갖는다.
이러한, 종래의 연산증폭기(100)는, 커패시터와 모스(MOS) 스위치를 사용하여 옵셋 전압을 제거한다. 하지만, 커패시터의 면적이 크고, MOS 스위치를 사용하기 때문에 스위칭 시에 발생하는 전하의 피드 스로우(feed-though)에 의한 옵셋 전압 샘플 오차가 발생하여, 정확한 옵셋 전압을 제거하기 힘들다.
TFT LCD 구동 IC에서 사용되는 계조 전압의 해상도 증가로 인해 연산증폭기의 동작이 보다 정밀해야 할 필요가 있다. 연산 증폭기의 옵셋이 작아져야 보다 많은 색상을 표현할 수 있는 LCD IC의 설계가 가능하기 때문이다. 하지만, 종래의 연산증폭기(100)는, ±20 ㎷ 의 큰 양의 옵셋 전압을 갖기 때문에, 10 비트(bit) 그레이(gray)를 갖는 TFT LCD의 데이터 드라이버(Data driver)로 사용할 수 없는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 옵셋 전압을 대폭 감소시켜 정밀한 동작을 할 수 있는 연산 증폭기를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 정밀한 동작을 하여 해상도가 증가된 디스플레이 장치에 사용되는 구동 드라이버로 이용 가능한 연산 증폭기를 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 따른 연산증폭기는, 한 쌍의 미러(mirror) 회로와 비대칭 구조를 갖는 제 1 차동 입력 회로 및 제 2 차동 입력 회로를 구비하는 입력부, 상기 차동 입력 회로들의 출력들을 증폭시키는 출력부 및 상기 차동 입력 회로들에 연결된 출력전압과 입력전압간의 전압차에 대응하는 제 1 전압 및 제 2 전압을 각각 상기 제 1 차동 입력 회로 및 상기 제 2 차동 입력 회로로 부궤환시키는 차동 모드 궤환 회로를 구비한다.
상기 제 1 차동 입력 회로는 상기 제 1 전압에 응답하여 제어되는 제 1 바이어스 회로를 구비하고, 상기 제 2 차동 입력 회로는 상기 제 2 전압에 응답하여 제어되는 제 2 바이어스 회로를 구비한다.
바람직하게는, 상기 입력부의 제1 차동 입력 회로의 트랜지스터들 중, 상기 미러 회로의 제1 출력단에 연결된 트랜지스터는 상기 미러 회로의 제2 출력단에 연결된 트랜지스터보다 트랜스컨덕턴스(gm)가 작으며, 상기 입력부의 제2 차동 입력 회로의 트랜지스터들 중, 상기 미러 회로의 제1 출력단에 연결된 트랜지스터는 상기 제2 출력단에 연결된 트랜지스터보다 트랜스컨덕턴스(gm)가 크게 설계된다.
본 발명의 목적을 달성하기 위한 본 발명의 또 다른 특징에 따른 연산증폭기는, 각각이 비대칭 구조를 갖는 두 개의 차동 증폭기들을 구비하고, 입력 신호와 출력 신호의 차이를 감지하는 입력회로, 상기 입력회로의 출력신호를 증폭하여 상기 출력신호를 발생하는 출력회로, 및 상기 입력신호와 상기 출력신호의 차이를 감지하고, 그 감지결과를 상기 입력회로의 각 차동 증폭기의 전류원으로 부궤환시켜 옵셋을 보상하기 위한 차동모드 궤환회로를 구비한다.
본 발명의 목적을 달성하기 위한 본 발명의 또 다른 특징에 따른 연산 증폭기는, 비대칭 구조를 갖는 두 개의 트랜지스터들과 상기 두 개의 트랜지스터들의 공통노드에 접속된 제1 전류원을 구비하고, 입력전압과 출력전압의 차이를 감지하고 증폭하는 제1 차동 증폭기, 상기 제1 차동 증폭기와 병렬로 접속되고, 비대칭 구조를 갖는 두 개의 트랜지스터들과 상기 두 개의 트랜지스터들의 공통노드에 접속된 제2 전류원을 구비하고, 상기 입력전압과 출력전압의 차이를 감지하고 증폭하는 제2 차동 증폭기, 상기 제1 차동 증폭기와 상기 제2 차동 증폭기의 공통 접속노드의 출력 신호를 증폭하여 상기 출력신호를 발생하는 출력회로, 상기 입력신호와 상기 출력신호의 차이를 감지하고, 증폭하고, 그 결과들을 대응되는 출력단들로 출력하는 차동모드 궤환회로를 구비하며, 상기 출력단들 중에서 어느 하나의 출력단은 상기 제1 전류원의 제어 게이트로 입력되고, 상기 출력단들 중에서 다른 하나의 출력단은 상기 제2 전류원의 제어 게이트로 입력된다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 연산증폭기의 구성을 나타낸 블록도이다.
도 2를 참조하면, 본 발명에 따른 연산증폭기(200)는, 입력부(202), 출력부(204) 및 차동 모드 궤환회로(206)를 포함하고 있다. 입력부(202)는 비대칭 구조를 갖는 두 쌍의 차동 입력 회로를 구비하며, 연산증폭기(200)의 입출력 전압을 입력받아 상기 입출력 전압의 차에 따른 전압을 출력하는 기능을 한다. 출력부(204)는 상기 입력부(204)에서 출력된 출력 전압을 증폭시키는 기능을 한다. 한편, 차동 모드 궤환회로(206)는 상기 입력부(202)의 차동 입력 회로에 연결된 출력전압과 입력전압의 차이를 감지하여 전압차에 대응하는 전압을 출력하고, 출력된 전압을 상기 차동 입력 회로의 바이어스 회로에 부궤환시켜 옵셋을 보상하는 기능을 한다.
입력부(202)는 미러 회로(208), 제1 차동 입력 회로(210) 및 제2 차동 입력 회로(212)를 포함한다. 미러 회로(208)는 동일한 전류가 출력되는 제1 출력단(214)와 제2 출력단(216)을 구비한다. 상기 제1 출력단(214)과 제2 출력단(216)은 각각 미러 회로(208)에 병렬로 연결된 제1 차동 입력 회로(210)와 제2 차동 입력 회로(212)에 연결된다.
또한, 상기 미러 회로(208)의 제1 출력단(214)은 제1 차동 입력 회로(210) 및 제2 차동 입력 회로(212)에서 연산증폭기(200)의 출력 전압(Vout)을 감지하는 트랜지스터들(미도시)과 연결되고, 상기 미러 회로(208)의 제2 출력단(214)은 제1 차동 입력 회로(210) 및 제2 차동 입력 회로(212)에서 연산증폭기(200)의 입력 전압(Vin)을 감지하는 트랜지스터들(미도시)과 연결된다.
제1 차동 입력 회로(210)는 상기 차동 모드 궤환회로(206)에서 출력되는 제1 전압(BC1;218)을 입력받아 제어되는 제1 바이어스 회로(미도시)를 포함하고, 제2 차동 입력 회로(212)는 상기 차동 모드 궤환회로(206)에서 출력되는 제2 전압(BC2;220)을 입력받아 제어되는 제2 바이어스 회로(미도시)를 포함한다.
또한, 제1 차동 입력 회로(210)의 트랜지스터들 중 상기 미러 회로(208)의 제1 출력단(214)에 연결된 트랜지스터는 상기 미러 회로(208)의 제2 출력단(216)에 연결된 트랜지스터보다 작은 사이즈로 형성되며, 제2 차동 입력 회로(212)의 트랜지스터들 중 상기 미러 회로(208)의 제1 출력단(214)에 연결된 트랜지스터는 상기 제2 출력단(216)에 연결된 트랜지스터보다 큰 사이즈로 형성된다. 즉, 각각의 차동 입력 회로들은 비대칭 구조를 갖는다.
또한, 상기 미러 회로(208)의 제1 출력단(214)에 연결된 트랜지스터들 중 제1 차동 입력 회로(210)의 트랜지스터는 제2 차동 입력 회로(212)의 트랜지스터보다 작은 사이즈로 형성되며 상기 미러 회로(208)의 제2 출력단(216)에 연결된 트랜지스터들 중 제1 차동 입력 회로(210)의 트랜지스터는 제2 차동 입력 회로(212)의 트랜지스터보다 큰 사이즈로 형성된다. 즉, 미러 회로(208)의 각 출력단(214 및 216)에 병렬로 연결된 각 차동 입력 회로(210 및 212)의 트랜지스터들도 비대칭 구조를 갖는다.
차동 모드 궤환회로(206)는, 연산증폭기(200)의 출력전압(Vout)과 입력전압(Vin)을 입력받고, 상기 전압들의 전압 차이를 감지하여 전압차에 대응하는 전압들(BC1, BC2)을 출력한다. 상기 출력된 전압들 중 제1 출력(218)은 제1 차동 입력 회로(210)의 바이어스 회로(미도시)를 제어하며, 제2 출력(220)은 제2 차동 입력 회로(212)의 바이어스 회로(미도시)를 제어한다.
도 3은 본 발명의 일 실시예에 따른 연산증폭기의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 연산증폭기의 내부 바이어스 회로를 나타낸 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 다른 연산증폭기(300)는, 입력부(302), 출력부(304), 차동 모드 궤환회로(306) 및 내부 바이어스 회로(308)를 포함한다.
연산증폭기(300)의 입력부(302)는, 전원 전압(VDD)과 제1 노드(311) 사이에 연결된 제1 트랜지스터(M3), 상기 전원 전압(VDD)과 제2 노드(312) 사이에 연결된 제2 트랜지스터(M4), 상기 제1 노드(311)와 제3 노드(313) 사이에 연결된 제3 트랜지스터(M11), 상기 제1 노드(311)와 제4 노드(314) 사이에 연결된 제4 트랜지스터(M12), 상기 제2 노드(312)와 상기 제4 노드(314) 사이에 연결된 제5 트랜지스터(M21), 상기 제2 노드(312)와 상기 제3 노드(313) 사이에 연결된 제6 트랜지스터(M22), 상기 제4 노드(314)와 접지 전압(VSS) 사이에 연결된 제7 트랜지스터(M51), 및 상기 제3 노드(313)와 상기 접지 전압(VSS) 사이에 연결된 제8 트랜지스터(M52)를 포함한다.
또한, 입력부(302)의 상기 제1 트랜지스터(M3)와 상기 제2 트랜지스터(M4)의 게이트는 상기 제1 노드(311)에 연결되며, 상기 제3 트랜지스터(M11)와 상기 제4 트랜지스터(M12)의 게이트는 상기 연산증폭기(300)의 출력전압(Vout)이 연결되며, 상기 제5 트랜지스터(M21)와 상기 제6 트랜지스터(M22)의 게이트는 상기 연산증폭기(300)의 입력전압(Vin)이 연결되며, 상기 제7 트랜지스터(M51)의 게이트에는 차동 모드 궤환회로(306)의 제2 차동 출력 전압(BC2)이 연결되며, 상기 제8 트랜지스터(M52)의 게이트에는 상기 차동 모드 궤환회로(306)의 제1 차동 출력 전압(BC1)이 각각 연결된다.
입력부(302)의 제1 트랜지스터(M3) 및 제2 트랜지스터(M4)는 미러 회로를 구성하며, 제3 트랜지스터(M11), 제6 트랜지스터(M22) 및 제8 트랜지스터(M52)가 제1 차동 입력 회로를 구성하며, 제4 트랜지스터(M12), 제5 트랜지스터(M21) 및 제7 트랜지스터(M51)가 제2 차동 입력 회로를 구성한다. 이때, 제8 트랜지스터(M52)는 제1 차동 입력 회로의 바이어스 회로를 구성하며, 제7 트랜지스터(M51)는 제2 차동 입력 회로의 바이어스 회로를 구성한다.
또한, 입력부(302)의 상기 제3 트랜지스터(M11)와 상기 제5 트랜지스터(M21)의 전류 흐름 특성이 동일하며, 상기 제4 트랜지스터(M12)와 상기 제6 트랜지스터(M22)의 전류 흐름 특성이 동일하다.
하지만, 상기 제4 트랜지스터(M12)와 상기 제5 트랜지스터(M21)의 전류 흐름 특성이 상이하며, 상기 제3 트랜지스터(M11)와 상기 제6 트랜지스터(M22)의 전류 흐름 특성이 상이하도록 설계된다. 즉, 상기 제3 및 제5 트랜지스터들에 흐르는 전류량은 상기 제4 및 제6 트랜지스터들에 흐르는 전류량보다 작도록 트랜지스터의 사이즈를 작게 형성하여, 트랜스컨덕턴스(gm)가 작도록 설계된다.
연산증폭기(300)의 출력부(304)는, 상기 전원 전압(VDD)과 제5 노드 사이(315)에 연결된 제9 트랜지스터(M6), 상기 제2 노드(312)와 상기 제5 노드(315) 사이에 연결된 제1 커패시터(Cc1), 상기 제5 노드(315)와 상기 접지 전압(VSS) 사이에 병렬로 연결된 제2 커패시터(CL) 및 제10 트랜지스터(M7), 제6 노드(316)와 상기 접지 전압(VSS) 사이에 연결된 제11 트랜지스터(B3), 및 상기 제5 노드(315)와 상기 입력부의 상기 제7 트랜지스터(M51)의 게이트 사이에 연결된 제3 커패시터(Cc2)를 포함한다.
또한 출력부(304)의 상기 제9 트랜지스터(M6)의 게이트는 상기 제2 노드(312)에 연결되고, 상기 제10 트랜지스터(M7) 및 상기 제11 트랜지스터(B3)의 게이트는 상기 제6 노드(316)에 연결되고, 상기 제5 노드에는 상기 연산증폭기의 출력 전압이 연결된다.
본 발명의 일 실시예에 따른 연산증폭기(300)는 내부에 바이어스 회로(308)를 더 포함한다. 도 4에 도시된, 제6 노드(316)와 제7 노드(317)에 연결된 두 개의 출력단자(402 및 404)를 갖는 내부 바이어스 회로(308)는, 전원 전압(VDD)과 제8 노드(318)에 연결된 제12 트랜지스터(B1), 상기 전원 전압(VDD)과 상기 제7 노드(317)에 연결된 제13 트랜지스터(F5), 및 상기 전원 전압(VDD)과 상기 제6 노드(316)에 연결된 제14 트랜지스터(B2)를 포함한다.
또한, 내부 바이어스 회로(308)의 제12 트랜지스터(B1), 제13 트랜지스터(F5) 및 제14 트랜지스터(B2)의 게이트는 상기 제8 노드(318)에 각각 연 결된다.
도 3을 참조하면, 연산증폭기(300)의 차동 모드 궤환회로(306)는, 상기 제7 노드(317)와 제9 노드(319) 사이에 연결된 제15 트랜지스터(F1), 상기 제7 노드(317)와 제10 노드(320) 사이에 연결된 제16 트랜지스터(F2), 상기 제9 노드(319)와 상기 접지 전압(VSS) 사이에 연결된 제17 트랜지스터(F4), 및 상기 제10 노드(320)와 상기 접지 전압(VSS) 사이에 연결된 제18 트랜지스터(F3)를 포함한다.
또한, 차동 모드 궤환회로(306)의 상기 제15 트랜지스터(F1)의 게이트에는 상기 연산증폭기(300)의 입력전압(Vin)이 연결되고, 상기 제16 트랜지스터(F2)의 게이트에는 상기 연산증폭기(300)의 출력전압(Vout)이 연결되고, 상기 제17 트랜지스터(F4) 및 상기 제18 트랜지스터(F3)의 게이트는 상기 10 노드(320)에 연결되며, 상기 제9 노드(319)는 상기 입력부(302)의 제7 트랜지스터(M51)의 게이트에 연결되고, 상기 제10 노드(320)는 상기 입력부(302)의 제8 트랜지스터(M52)의 게이트에 연결된다.
한편, 제1, 제2 트랜지스터는 PMOS 트랜지스터이며, 제3 내지 제8 트랜지스터는 NMOS 트랜지스터로 구성된다. 또한, 제9 트랜지스터(M6)는 PMOS 트랜지스터이며, 제10 트랜지스터(M7) 및 제11 트랜지스터(B3)는 NMOS트랜지스터로 구성된다. 또한, 제12 내지 제16 트랜지스터(F2)는 PMOS 트랜지스터이며, 제17 트랜지스터(F4) 및 상기 제18 트랜지스터(F3)는 NMOS 트랜지스터로 구성된다.
도 3에 도시된 연산증폭기(300)는, M11, M22, 및 M52로 구성되는 제1 차동 입력 회로와 M12, M21 및 M51로 구성되는 제2 차동 입력 회로의 차동 입력이, 미러 회로의 트랜지스터 M3 및 M4를 공유하여 서로 엇걸어 연결(cross coupled)되는 차동 입력 구조를 갖는다.
또한, M12와 M22의 채널폭 대 길이 비(W/L)가 M11과 M21의 W/L보다 큰 구조로 비대칭의 트랜지스터 크기를 갖는다. 따라서 M12와 M22의 트랜스컨덕턴스(gm)가 M11과 M21의 트랜스컨덕턴스보다 더 크게 된다. 전류원 역할을 하는 M51과 M52는 차동 입력 트랜지스터들에 분배되어 연결되며, 전류의 양을 결정하는 제어 전압들인 BC1 과 BC2 전압은 차동 모드 궤환회로(306)에서 궤환된다.
상기 차동 모드 궤환회로(306)에도 F1과 F2로 구성되는 차동 입력단을 포함한다. 입력전압(Vin)은 F1으로 입력되고, 출력전압(Vout)은 F2로 입력된다. 입력전압(Vin)과 출력전압(Vout)의 전압 차이는 F1과 F2에 흐르는 드레인 전류의 차이로 변환된다. 변환된 전류는 F3의 다이오드 구조에 의해 BC1 전압으로 변환되고, F4의 드레인 전압이 BC2가 된다.
출력부(304)는, M7을 능동부하로 하고, M6가 공통 소오스 증폭기로 동작하는 구조를 갖는다. Cc1과 Cc2는 미러 커패시터로 주파수 보상을 위한 구성요소이다. 또한 B1은 M7과 전류 미러 구조의 바이어스 회로가 된다.
출력부(304)를 설계하는 경우, 시스테메틱 옵셋(systematic offset)이 발생하지 않도록 설계하기 위해 연산증폭기(300)를 개루프 시키고, 연산증폭기의 정입력 전압(Vin+) 와 부입력 전압(Vin-) 가 Vdd/2 일 때 출력전압(Vout)이 Vdd/2 가 되도록 M7과 M6의 채널길이(W/L)를 각각 조정한다. 또한, 이와 동시에 B1에 흐르 는 바이어스 전류는 차동 모드 궤환회로(306)의 바이어스 전류와 같도록 설계한다.
본 발명에 따른 옵셋 보상회로를 갖는 연산증폭기는, 병렬로 연결된 두 개의 차동 입력 회로에서 전류 미러 회로의 출력단에 연결된 트랜지스터의 사이즈를 다르게 설계하고, 차동 모드 궤환회로에서 피드백되는 전압차이를 받아들여, 그 차이에 의해 부궤환(negative feedback)을 구현할 수 있다. 그리고, 도 3의 F1과 F2의 게이트로 입력으로 Vin과 Vout이 인가되고, Vin과 Vout의 전압 차이는 F4와 F3에 흐르는 전류의 차이로 변환된다. 그리고, F4와 F3의 VDS 전압으로 변화되어 입력부의 테일 커런트(tail current)를 결정하는 M51 및 M52의 입력이 된다.
M51과 M52의 입력은 입력전압(Vin)과 출력전압(Vout)의 차이에 따라, 서로 반대 방향으로 증감하게 된다. 이렇게 증감된 전류는 M12와 M22의 전류를 증감시키게 된다. M12와 M22의 트랜스컨덕턴스(gm)가 M11과 M21 의 트랜스컨덕턴스보다 크므로, 전류 증감이 M12와 M22에 더 많이 나타나게 된다. 이러한 전류의 차이는 M3와 M4의 전류의 차이를 유발시켜 M4의 드레인 전압이 변화된다. M4의 드레인 전압은 입력전압(Vin)이 출력전압(Vout) 같아질 때가지 계속 변화되고, 결국 연산증폭기(300)의 출력전압(Vout)은 입력전압(Vin)과 같아지게 된다.
도 3을 참조하여, 출력전압(Vout)이 입력전압(Vin)보다 클 경우를 가정하여 연산증폭기(300)의 동작을 살펴본다. 우선 차동 모드 궤환회로(306)에서 출력전압(Vout)과 입력전압(Vin)의 차이를 감지하여 동작한다. 출력전압(Vout)이 입력전압(Vin)보다 크므로 F2의 VGS 가 감소하고, 또한, F2에 흐르는 전류(IF2)도 감 소하게 된다. 반면에 F1에 흐르는 전류(IF1) 은 증가하게 된다.
상기 전류의 차이로 BC2가 BC1 보다 전압이 높아진다. 따라서, M51에 흐르는 전류(IM51)이 M52에 흐르는 전류(IM52)보다 커지게 된다. M51에 흐르는 전류(IM51)는 M12에 흐르는 전류(IM12)와 M21에 흐르는 전류(IM21)의 합인데, M12의 트랜스컨덕턴스(gmM12)가 M21의 트랜스컨덕턴스(gmM21)보다 크므로, M12로 흐르는 전류가 M21로 흐르는 전류보다 더 많게 된다. 이때, M11에 흐르는 전류는 감소하지만, M12에 흐르는 전류의 양은 더 많으므로 M3의 전류량이 증가한다. M3의 전류량이 증가하면, 전류 미러 구조인 M4의 게이트 전압이 낮아지고 M4의 전류량이 증가하게 된다. 따라서, M4의 드레인 전압은 높아지게 되고, 상기 M4의 드레인 전압을 게이트 전압으로 받는 M6의 전류는 낮아진다.
M6의 전류가 낮아지면 출력전압(Vout)은 낮아지게 된다. 결국, 차동 모드 궤환회로(306)의 동작으로 인해, 연산증폭기(300)는 높았던 출력전압(Vout)의 전위를 낮추는 방향으로 동작하게 된다.
반대로, 출력전압(Vout)이 입력전압(Vin)보다 작을 경우를 가정하여 연산증폭기(300)의 동작을 살펴보면, 우선 차동 모드 궤환회로(306)에서 출력전압(Vout)과 입력전압(Vin)의 차이를 감지하여 동작한다. 출력전압(Vout)이 입력전압(Vin)보다 작으므로 F1의 VGS 가 감소하고, 또한, F1에 흐르는 전류(IF1)도 감소하게 된다. 반면에 F2에 흐르는 전류(IF2) 은 증가하게 된다.
상기 전류의 차이로 BC1가 BC2 보다 전압이 높아진다. 따라서, M52에 흐르는 전류(IM52)이 M51에 흐르는 전류(IM51)보다 커지게 된다. M52에 흐르는 전류(IM52)는 M11에 흐르는 전류(IM11)와 M22에 흐르는 전류(IM22)의 합인데, M22의 트랜스컨덕턴스(gmM22)가 M11의 트랜스컨덕턴스(gmM11)보다 크므로, M22로 흐르는 전류가 M11로 흐르는 전류보다 더 많게 된다. 이때, M51에 흐르는 전류가 증가하여 M11에 흐르는 전류는 증가하지만, M12에서 흐르는 전류의 양이 더욱 큰 폭으로 감소하기 때문에 M3으로 흐르는 전류량은 감소한다. M3의 전류량이 감소하면, 전류 미러 구조인 M4의 게이트 전압이 높아지고 M4의 전류량이 감소하게 된다. 따라서, M4의 드레인 전압은 낮아지게 되고, 상기 M4의 드레인 전압을 게이트 전압으로 받는 M6의 전류는 커진다.
M6의 전류가 커지면 출력전압(Vout)은 높아지게 된다. 결국, 차동 모드 궤환회로(306)의 동작으로 인해, 연산증폭기(300)는 낮았던 출력전압(Vout)의 전위를 높이는 방향으로 동작하게 된다.
본 발명에 따른 연산증폭기(300)에서 입력부(302)의 차동 모드 전압이득을 구하면, 아래 수학식 1과 같다.
Figure 112004005464568-pat00001
그리고, 본 발명에 다른 연산증폭기(300)의 전체 회로의 차동 모드 전압이득 은 아래 수학식 2와 같이 각 증폭단의 전압이득의 곱으로 나타낼 수 있다.
Figure 112004005464568-pat00002
여기서, Avd,CMFB_stage 는 차동 모드 궤환회로(306)의 전압이득이며, Avd,input_stage 는 입력단(302)의 전압이득이며, Avd,output_stage 는 출력단의 전압이득이다.
도 5a 및 도 5b는 본 발명에 따른 연산증폭기와 종래의 연산증폭기의 옵셋 보상 효과를 비교한 시뮬레이션 결과이다.
도 5a는 종래의 연산증폭기의 옵셋을 나타낸 그래프이며, 도 5b는 본 발명에 따른 연산증폭기의 옵셋을 나타낸 그래프이다. 시스테메틱 옵셋의 발생 양을 알아보기 위해 모든 트랜지스터 쌍들이 매칭(matching)이 되도록 하고, 입력을 1.5V에서 4.0V까지 변화시키면서 시뮬레이션을 하였다.
도 5a를 보면, 입력이 1,5V에서 4V로 변할 때, 종래의 연산증폭기에서의 입력과 출력의 차이는 100 ㎶의 값을 갖는다. 하지만, 도 5b를 보면, 본 발명에 따른 연산증폭기는 동작전압영역에서 옵셋의 양이 0 ㎶의 값을 갖는다.
도 6a 및 도 6b는 본 발명에 따른 연산증폭기와 종래의 연산증폭기의 랜덤 옵셋 보상 효과를 비교한 시뮬레이션 결과이다,
도 6a는 종래의 연산증폭기의 옵셋을 나타낸 그래프이며, 도 6b는 본 발명에 따른 연산증폭기의 옵셋을 나타낸 그래프이다. 랜덤 옵셋의 가장 큰 영향을 미치는 요인은 입력부(302)의 트랜지스터 쌍의 불일치이다. 상기 불일치 요인들 중에 서도 입력부(302) 트랜지스터 쌍의 문턱전압(Vth) 차이가 가장 큰 영향을 미친다. 따라서, 상기 문턱전압의 불일치가 입력 트랜지스터 쌍에만 발생했다는 조건 하에 시뮬레이션을 한다.
도 6a를 보면, 종래의 연산증폭기는 입력이 1.5V에서 4V로 변하는 경우, 랜덤 옵셋 시뮬레이션 결과는 20 ㎷ 내지 20.1 ㎷의 큰 크기를 갖는다. 하지만, 도 6b를 보면, 본 발명에 따른 연산증폭기는 100 ㎶ 내지 0 ㎶의 작은 옵셋을 갖는 효과를 볼 수 있다.
따라서, 본 발명에 따른 연산 증폭기는 높은 정밀도도 동작할 수 있기 때문에, 보다 많은 색상을 표현할 수 있는 LCD 구동 드라이버의 IC로 설계될 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 연산증폭기에 따르면, 연산증폭기에 입력되는 동작전압 영역에서 매우 작은 옵셋을 보인다. 따라서, 옵셋 전압을 줄여 더 많은 색상을 표현하기 위해 필요한 디스플레이 장치의 계조전압 구동 드라이버에 적용될 수 있다.

Claims (18)

  1. 한 쌍의 미러(mirror) 회로와 비대칭 구조를 갖는 제 1 차동 입력 회로 및 제 2 차동 입력 회로를 구비하는 입력부;
    상기 차동 입력 회로들의 출력들을 증폭시키는 출력부; 및
    상기 차동 입력 회로들에 연결된 출력전압과 입력전압 간의 전압차에 대응하는 제 1 전압 및 제 2 전압을 각각 상기 제 1 차동 입력 회로 및 상기 제 2 차동 입력 회로로 부궤환시키는 차동 모드 궤환 회로를 구비하고,
    상기 제 1 차동 입력 회로는 상기 제 1 전압에 응답하여 제어되는 제 1 바이어스 회로를 구비하고, 상기 제 2 차동 입력 회로는 상기 제 2 전압에 응답하여 제어되는 제 2 바이어스 회로를 구비하는 것을 특징으로 하는 연산 증폭기.
  2. 삭제
  3. 제1항에 있어서,
    상기 미러 회로의 제1 출력단은, 상기 제1 차동 입력 회로 및 상기 제2 차동 입력 회로에서 상기 연산증폭기의 출력 전압을 감지하는 트랜지스터들과 연결되고, 상기 미러 회로의 제2 출력단은 상기 제1 차동 입력 회로 및 상기 제2 차동 입력 회로에서 상기 연산증폭기의 입력 전압을 감지하는 트랜지스터들과 연결되는 것을 특징으로 하는 연산증폭기.
  4. 제3항에 있어서,
    상기 제1 차동 입력 회로의 트랜지스터들 중, 상기 미러 회로의 제1 출력단에 연결된 트랜지스터의 트랜스컨덕턴스(gm)는 상기 미러 회로의 제2 출력단에 연결된 트랜지스터의 트랜스컨덕턴스(gm)보다 작으며, 상기 제2 차동 입력 회로의 트랜지스터들 중, 상기 미러 회로의 제1 출력단에 연결된 트랜지스터의 트랜스컨덕턴스(gm)는 상기 제2 출력단에 연결된 트랜지스터의 트랜스컨덕턴스(gm)보다 큰 것을 특징으로 하는 연산증폭기.
  5. 제4항에 있어서,
    상기 미러 회로의 제1 출력단에 연결된 트랜지스터들 중, 상기 제1 차동 입력 회로의 트랜지스터의 트랜스컨덕턴스(gm)는 상기 제2 차동 입력 회로의 트랜지스터의 트랜스컨덕턴스(gm)보다 작으며, 상기 미러 회로의 제2 출력단에 연결된 트랜지스터들 중, 상기 제1 차동 입력 회로의 트랜지스터의 트랜스컨덕턴스(gm)는 상기 제2 차동 입력 회로의 트랜지스터의 트랜스컨덕턴스(gm)보다 큰 것을 특징으로 하는 연산증폭기.
  6. 제3항에 있어서,
    상기 제1 차동 입력 회로의 트랜지스터들 중, 상기 미러 회로의 제1 출력단에 연결된 트랜지스터는 상기 미러 회로의 제2 출력단에 연결된 트랜지스터보다 W/L 값이 작도록 작은 사이즈로 형성되며, 상기 제2 차동 입력 회로의 트랜지스터들 중, 상기 미러 회로의 제1 출력단에 연결된 트랜지스터는 상기 제2 출력단에 연결된 트랜지스터보다 W/L 값이 크도록 큰 사이즈로 형성되는 것을 특징으로 하는 연산증폭기.
  7. 제4항에 있어서,
    상기 미러 회로의 제1 출력단에 연결된 트랜지스터들 중, 상기 제1 차동 입력 회로의 트랜지스터는 상기 제2 차동 입력 회로의 트랜지스터보다 W/L 값이 작도록 작은 사이즈로 형성되며, 상기 미러 회로의 제2 출력단에 연결된 트랜지스터들 중, 상기 제1 차동 입력 회로의 트랜지스터는 상기 제2 차동 입력 회로의 트랜지스터보다 W/L 값이 크도록 큰 사이즈로 형성되는 것을 특징으로 하는 연산증폭기
  8. 제1항에 있어서,
    상기 입력부는,
    전원 전압과 제1 노드 사이에 연결된 제1 트랜지스터(M3);
    상기 전원 전압과 제2 노드 사이에 연결된 제2 트랜지스터(M4);
    상기 제1 노드와 제3 노드 사이에 연결된 제3 트랜지스터(M11);
    상기 제1 노드와 제4 노드 사이에 연결된 제4 트랜지스터(M12);
    상기 제2 노드와 상기 제4 노드 사이에 연결된 제5 트랜지스터(M21);
    상기 제2 노드와 상기 제3 노드 사이에 연결된 제6 트랜지스터(M22);
    상기 제4 노드와 접지 전압 사이에 연결된 제7 트랜지스터(M51); 및
    상기 제3 노드와 상기 접지 전압 사이에 연결된 제8 트랜지스터(M52)를 포함하고,
    상기 제1 트랜지스터(M3)와 상기 제2 트랜지스터(M4)의 게이트는 상기 제1 노드에 연결되며, 상기 제3 트랜지스터(M11)와 상기 제4 트랜지스터(M12)의 게이트는 상기 연산증폭기의 출력전압이 연결되며, 상기 제5 트랜지스터(M21)와 상기 제6 트랜지스터(M22)의 게이트는 상기 연산증폭기의 입력전압이 연결되며, 상기 제7 트랜지스터(M51)와 상기 제8 트랜지스터(M52)의 게이트에는 상기 차동 모드 궤환회로의 차동 출력 전압이 각각 연결되고,
    상기 제4 트랜지스터(M12)와 상기 제5 트랜지스터(M21)의 전류 흐름 특성이 상이하며, 상기 제3 트랜지스터(M11)와 상기 제6 트랜지스터(M22)의 전류 흐름 특성이 상이한 것을 특징으로 하는 연산증폭기.
  9. 제8항에 있어서,
    상기 제3 트랜지스터(M11)와 상기 제5 트랜지스터(M21)의 전류 흐름 특성이 동일하며, 상기 제4 트랜지스터(M12)와 상기 제6 트랜지스터(M22)의 전류 흐름 특성이 동일하고, 상기 제3 및 제5 트랜지스터들에 흐르는 전류량은 상기 제4 및 제6 트랜지스터들에 흐르는 전류량보다 작은 것을 특징으로 하는 연산증폭기.
  10. 제9항에 있어서,
    상기 제1 및 제2 트랜지스터는 PMOS 트랜지스터이며,
    상기 제3 내지 제8 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 연산증폭기.
  11. 제8항에 있어서,
    상기 출력부는,
    상기 전원 전압과 제5 노드 사이에 연결된 제9 트랜지스터(M6);
    상기 제2 노드와 상기 제5 노드 사이에 연결된 제1 커패시터(Cc1);
    상기 제5 노드와 상기 접지 전압 사이에 병렬로 연결된 제2 커패시터(CL) 및 제10 트랜지스터(M7);
    제6 노드와 상기 접지 전압 사이에 연결된 제11 트랜지스터(B3); 및
    상기 제5 노드와 상기 입력부의 상기 제7 트랜지스터(M51)의 게이트 사이에 연결된 제3 커패시터(Cc2)를 포함하며,
    상기 제9 트랜지스터(M6)의 게이트는 상기 제2 노드에 연결되고, 상기 제10 트랜지스터(M7) 및 상기 제11 트랜지스터(B3)의 게이트는 상기 제6 노드에 연결되고, 상기 제5 노드에는 상기 연산증폭기의 출력 전압이 연결되는 것을 특징으로 하는 연산증폭기.
  12. 제11항에 있어서,
    상기 제9 트랜지스터(M6)는 PMOS 트랜지스터이며, 상기 제10 트랜지스터(M7) 및 상기 제11 트랜지스터(B3)는 NMOS트랜지스터인 것을 특징으로 하는 연산증폭기.
  13. 제11항에 있어서,
    상기 연산증폭기는 상기 제6 노드와 제7 노드에 연결된 두 개의 출력단자를 갖는 바이어스 회로 더 포함하고,
    상기 바이어스 회로는 전원 전압과 제8 노드에 연결된 제12 트랜지스터(B1);
    상기 전원 전압과 상기 제7 노드에 연결된 제13 트랜지스터(F5); 및
    상기 전원 전압과 상기 제6 노드에 연결된 제14 트랜지스터(B2)를 포함하고,
    상기 제12 트랜지스터(B1), 상기 제13 트랜지스터(F5) 및 상기 제14 트랜지스터(B2)의 게이트는 상기 제8 노드에 연결된 것을 특징으로 하는 연산증폭기.
  14. 제13항에 있어서,
    상기 제12 내지 14 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 연산증폭기.
  15. 제13항에 있어서,
    상기 차동모드 궤환회로는,
    상기 제7 노드와 제9 노드 사이에 연결된 제15 트랜지스터(F1);
    상기 제7 노드와 제10 노드 사이에 연결된 제16 트랜지스터(F2);
    상기 제9 노드와 상기 접지 전압 사이에 연결된 제17 트랜지스터(F4); 및
    상기 제10 노드와 상기 접지 전압 사이에 연결된 제18 트랜지스터(F3)를 포함하고,
    상기 제15 트랜지스터(F1)의 게이트에는 상기 연산증폭기의 입력전압이 연결되고, 상기 제16 트랜지스터(F2)의 게이트에는 상기 연산증폭기의 출력전압이 연결되고, 상기 제17 트랜지스터(F4) 및 상기 제18 트랜지스터(F3)의 게이트는 상기 10 노드에 연결되며, 상기 제9 노드는 상기 입력부의 제7 트랜지스터(M51)의 게이트에 연결되고, 상기 제10 노드는 상기 입력부의 제8 트랜지스터(M52)의 게이트에 연결되는 것을 특징으로 하는 연산증폭기.
  16. 제15항에 있어서,
    상기 제15 트랜지스터(F1) 및 상기 제16 트랜지스터(F2)는 PMOS 트랜지스터이며, 상기 제17 트랜지스터(F4) 및 상기 제18 트랜지스터(F3)는 NMOS 트랜지스터인 것을 특징으로 하는 연산증폭기.
  17. 삭제
  18. 비대칭 구조를 갖는 두 개의 트랜지스터들과 상기 두 개의 트랜지스터들의 공통노드에 접속된 제1 전류원을 구비하고, 입력전압과 출력전압의 차이를 감지하고 증폭하는 제1 차동 증폭기;
    상기 제1 차동 증폭기와 병렬로 접속되고, 비대칭 구조를 갖는 두 개의 트랜지스터들과 상기 두 개의 트랜지스터들의 공통노드에 접속된 제2 전류원을 구비하고, 상기 입력전압과 출력전압의 차이를 감지하고 증폭하는 제2 차동 증폭기;
    상기 제1 차동 증폭기와 상기 제2 차동 증폭기의 공통 접속노드의 출력 신호를 증폭하여 상기 출력신호를 발생하는 출력회로;
    상기 입력신호와 상기 출력신호의 차이를 감지하고, 증폭하고, 그 결과들을 대응되는 출력단들로 출력하는 차동모드 궤환회로를 구비하며,
    상기 출력단들 중에서 어느 하나의 출력단은 상기 제1 전류원의 제어 게이트로 입력되고, 상기 출력단들 중에서 다른 하나의 출력단은 상기 제2 전류원의 제어 게이트로 입력되는 것을 특징으로 하는 연산증폭기.
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