JP3102020B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、演算増幅回路に関し、特にCMOSアナログ回
路用の演算増幅回路に関する。
路用の演算増幅回路に関する。
ディジタルアナログ混在LSI等において、DA変換器や
アナログマルチプレクサ等、スイッチドキャパシタ（以
下SCという）回路等のアナログ信号処理回路を内蔵する
場合が多い。
アナログマルチプレクサ等、スイッチドキャパシタ（以
下SCという）回路等のアナログ信号処理回路を内蔵する
場合が多い。
このような場合には、内蔵されている演算増幅器初段
トランジスタ対の相互コンダクタンス（gm）やしきい値
電圧（Vt）のばらつき、あるいは、アナログスイッチか
らのクロックパルスの漏洩に起因するDCオフセット電圧
を無視し得ないことが多く、これを除去する必要がしば
しば生ずる。
トランジスタ対の相互コンダクタンス（gm）やしきい値
電圧（Vt）のばらつき、あるいは、アナログスイッチか
らのクロックパルスの漏洩に起因するDCオフセット電圧
を無視し得ないことが多く、これを除去する必要がしば
しば生ずる。
アナログ回路の全差動構成は、同相電圧抑圧比（CMR
R）を向上させるためであるが、さらに、使用されてい
るアナログスイッチのP,N各チャンネルトランジスタの
相補性とあわせて、クロックパルス漏洩によるDCオフセ
ット電圧の抑圧には有効な手段である。
R）を向上させるためであるが、さらに、使用されてい
るアナログスイッチのP,N各チャンネルトランジスタの
相補性とあわせて、クロックパルス漏洩によるDCオフセ
ット電圧の抑圧には有効な手段である。
しかし、演算増幅回路初段のトランジスタの特性ばら
つきによるDCオフセット電圧を抑圧するには特別の付加
回路が必要である。
つきによるDCオフセット電圧を抑圧するには特別の付加
回路が必要である。
このような目的の回路の一つとして、従来から、標本
化相殺方式が用いられている。
化相殺方式が用いられている。
これは、２線式ディジタル通信系や時分割多重回路等
における、信号伝送がされない期間、すなわち、非伝送
期間を利用して、オフセット電圧を相殺する方式であ
る。
における、信号伝送がされない期間、すなわち、非伝送
期間を利用して、オフセット電圧を相殺する方式であ
る。
第３図に、従来のオフセット除去機能を有する演算増
幅回路の例として標本化相殺方式の回路例を示す。
幅回路の例として標本化相殺方式の回路例を示す。
第３図を参照すると、従来のこの種の演算増幅回路
は、アナログ信号処理回路８と、演算増幅器９と、ノー
マルスイッチS5,S8と、標本化スイッチS6,S7,S9と、容
量C3,C4とから構成されていた。
は、アナログ信号処理回路８と、演算増幅器９と、ノー
マルスイッチS5,S8と、標本化スイッチS6,S7,S9と、容
量C3,C4とから構成されていた。
次に、従来の演算増幅回路の動作について説明する。
第３図において、演算増幅器９の−側入力のVS1はア
ナログ信号処理回路８のシステムオフセット電圧、演算
増幅器９の＋側入力のVS2は演算増幅器９の入力オフセ
ット電圧である。
ナログ信号処理回路８のシステムオフセット電圧、演算
増幅器９の＋側入力のVS2は演算増幅器９の入力オフセ
ット電圧である。
非伝送期間に、ノーマルスイッチS5,S8が開き、標本
化スイッチS6,S7,S9が閉じて、容量C3にVS1−VS2、容量
C4に−VS2に相当する電荷が蓄積される。
化スイッチS6,S7,S9が閉じて、容量C3にVS1−VS2、容量
C4に−VS2に相当する電荷が蓄積される。
伝送期間には、ノーマルスイッチS5,S8が閉じ標本化
スイッチS6,S7,S9が開く。
スイッチS6,S7,S9が開く。
ここで、アナログ信号処理回路８の出力オフセット電
圧をV1とし、容量C3＝C4とすると、このときの出力電圧
VOは、VO＝−（V1−VS1）となる。すなわち、アナログ
信号処理回路８の出力オフセット電圧V1に含まれている
アナログ信号処理回路８のシステムオフセット電圧VS1
が差引かれ、演算増幅器９の入力オフセット電圧VS2も
相殺されている。
圧をV1とし、容量C3＝C4とすると、このときの出力電圧
VOは、VO＝−（V1−VS1）となる。すなわち、アナログ
信号処理回路８の出力オフセット電圧V1に含まれている
アナログ信号処理回路８のシステムオフセット電圧VS1
が差引かれ、演算増幅器９の入力オフセット電圧VS2も
相殺されている。
上述した従来の演算増幅回路では、アナログ信号処理
回路のシステムオフセット電圧を一括してサンプリング
し、オフセット電圧フリーのアナログスイッチ付演算増
幅器によって補償している。そのため、アナログ信号処
理回路に高利得の、たとえば、自動利得制御（AGC）増
幅器等を含む場合には、アナログ信号処理回路のシステ
ムオフセット電圧が大きくなりすぎ、演算増幅器の線形
動作領域を越えてしまい、出力電圧が飽和してしまう恐
れがあるという欠点があった。
回路のシステムオフセット電圧を一括してサンプリング
し、オフセット電圧フリーのアナログスイッチ付演算増
幅器によって補償している。そのため、アナログ信号処
理回路に高利得の、たとえば、自動利得制御（AGC）増
幅器等を含む場合には、アナログ信号処理回路のシステ
ムオフセット電圧が大きくなりすぎ、演算増幅器の線形
動作領域を越えてしまい、出力電圧が飽和してしまう恐
れがあるという欠点があった。
たとえば、利得40dB程度のAGC増幅器の例では、出力
に約1V以上のオフセット電圧を発生する場合があり、通
常の演算増幅器の許容入力電圧を越えるので、個別のオ
フセット電圧相殺が必要となる欠点があった。
に約1V以上のオフセット電圧を発生する場合があり、通
常の演算増幅器の許容入力電圧を越えるので、個別のオ
フセット電圧相殺が必要となる欠点があった。
また、標本化オフセット電圧保持用の容量は、比較的
低い入力抵抗の演算増幅器および周辺回路が負荷となる
ので、放電リーク電流が大きく、したがって、長い標本
化周期を設定することは困難であるという欠点があっ
た。
低い入力抵抗の演算増幅器および周辺回路が負荷となる
ので、放電リーク電流が大きく、したがって、長い標本
化周期を設定することは困難であるという欠点があっ
た。
本発明の演算増幅回路は、正相及び補相の入力端子の
各々に入力する正相及び補相の入力信号を増幅する第一
の差動増幅器と、 前記第一の差動増幅器の負荷回路を構成するカレント
ミラー回路と、 補相入力端子に補相入力信号の供給を受け前記カレン
トミラー回路を前記第一の差動増幅器と共通の負荷とす
る第二の差動増幅器と、 共通接続された前記第一及び第二の差動増幅器の正相
出力を反転増幅し出力端子に補相出力信号を出力する出
力回路と、 一端が前記第二の差動増幅器の正相入力端子に接続さ
れ、他の一端が共通電源端子に接続されている容量素子
と、 予め定めた標本化周期毎に、前記第一の差動増幅器の
前記正相及び補相の入力端子の各々を前記共通電源端子
に接続する第一のスイッチ手段と、 前記標本化周期毎に、前記容量素子を前記出力端子に
接続する第二のスイッチ手段とを有するものである。
各々に入力する正相及び補相の入力信号を増幅する第一
の差動増幅器と、 前記第一の差動増幅器の負荷回路を構成するカレント
ミラー回路と、 補相入力端子に補相入力信号の供給を受け前記カレン
トミラー回路を前記第一の差動増幅器と共通の負荷とす
る第二の差動増幅器と、 共通接続された前記第一及び第二の差動増幅器の正相
出力を反転増幅し出力端子に補相出力信号を出力する出
力回路と、 一端が前記第二の差動増幅器の正相入力端子に接続さ
れ、他の一端が共通電源端子に接続されている容量素子
と、 予め定めた標本化周期毎に、前記第一の差動増幅器の
前記正相及び補相の入力端子の各々を前記共通電源端子
に接続する第一のスイッチ手段と、 前記標本化周期毎に、前記容量素子を前記出力端子に
接続する第二のスイッチ手段とを有するものである。
次に、本発明について図面を参照して説明する。
第１図は、本発明の第一の実施例を示す回路図であ
る。
る。
第１図において、本発明の演算増幅回路は、正相の入
力端子TI,TIIからの入力信号にそれぞれ接続されたＮチ
ャンネルMOSトランジスタ対N1,N2と共通ソース電流源N3
からなる入力差動増幅器１と、入力差動増幅器１のＰチ
ャンネルMOSトランジスタP1,P2からなるカレントミラー
回路負荷２と、ＮチャンネルMOSトランジスタ対N4,N5と
共通ソース電流源N6からなる直流帰還差動増幅器３と、
ＰチャンネルMOSトランジスタP3とＮチャンネルMOSトラ
ンジスタN7からなる出力回路６と、直流帰還差動増幅器
３の補相入力端子に接続されているオフセットホールド
容量C1と、スイッチ手段S1,S2,S3から構成されている。
力端子TI,TIIからの入力信号にそれぞれ接続されたＮチ
ャンネルMOSトランジスタ対N1,N2と共通ソース電流源N3
からなる入力差動増幅器１と、入力差動増幅器１のＰチ
ャンネルMOSトランジスタP1,P2からなるカレントミラー
回路負荷２と、ＮチャンネルMOSトランジスタ対N4,N5と
共通ソース電流源N6からなる直流帰還差動増幅器３と、
ＰチャンネルMOSトランジスタP3とＮチャンネルMOSトラ
ンジスタN7からなる出力回路６と、直流帰還差動増幅器
３の補相入力端子に接続されているオフセットホールド
容量C1と、スイッチ手段S1,S2,S3から構成されている。
次に、本実施例の動作について説明する。
まず、標本化（非伝送）期間に、スイッチS1,S2が閉
じて、入力差動増幅器１の入力端子であるＮチャンネル
MOSトランジスタN1,N2のゲートが共通電位に接続、すな
わち、接地される。同時に、スイッチS3が閉じて、オフ
セットホールド容量C1を出力オフセット電圧まで充電す
る。
じて、入力差動増幅器１の入力端子であるＮチャンネル
MOSトランジスタN1,N2のゲートが共通電位に接続、すな
わち、接地される。同時に、スイッチS3が閉じて、オフ
セットホールド容量C1を出力オフセット電圧まで充電す
る。
ここで、本演算増幅回路の外部帰還回路は、出力段に
対する負荷効果が無視できるよう出力段の出力抵抗より
も十分大きい抵抗の回路であるとする。
対する負荷効果が無視できるよう出力段の出力抵抗より
も十分大きい抵抗の回路であるとする。
次に、オフセットキャンセル期間にスイッチS1,S2,S3
が開く。これにより、入力および直流帰還の二つの差動
増幅器1,3は共通のカレントミラー回路負荷を持つの
で、オフセットホールド容量C1のホールド電圧から、入
力差動増幅器１への電圧センス電流帰還形の直流負帰還
が構成される。
が開く。これにより、入力および直流帰還の二つの差動
増幅器1,3は共通のカレントミラー回路負荷を持つの
で、オフセットホールド容量C1のホールド電圧から、入
力差動増幅器１への電圧センス電流帰還形の直流負帰還
が構成される。
ここで、入力差動増幅器１の出力電流と出力端子TOの
出力電圧との間のトランスレンジスタンスをＡとし、直
流差動増幅器３の相互コンダクタンスをＢとすると、出
力端子TOに表れるオフセット電圧、すなわち、入力換算
オフセット電圧VOFは次式で示される。
出力電圧との間のトランスレンジスタンスをＡとし、直
流差動増幅器３の相互コンダクタンスをＢとすると、出
力端子TOに表れるオフセット電圧、すなわち、入力換算
オフセット電圧VOFは次式で示される。
VOF＝AIOI/（１＋AB） ……（１） ここで、IOIは入力差動増幅器１のオフセット電流を
示す。
示す。
通常、AB≫１であるから、（１）式は次のように近似
できる。
できる。
VOF＝｛AIOI/（１＋AB）｝IOI/B≒IOI/B ……（２） ここで、入力差動増幅器１の相互コンダクタンスをＣ
とし、かつ、Ｂ＝Ｃであるとすれば、入力換算オフセッ
ト電圧VOFは次式で示される。
とし、かつ、Ｂ＝Ｃであるとすれば、入力換算オフセッ
ト電圧VOFは次式で示される。
VOF≒IOI/B＝IOI/C ……（３） したがって、出力オフセット電圧を数mV程度に抑圧す
ることができる。
ることができる。
さらに、オフセット電圧標本化動作の周期は、オフセ
ットホールド容量C1のリーク分による誤差が無視できる
範囲内で長周期に設定できる。
ットホールド容量C1のリーク分による誤差が無視できる
範囲内で長周期に設定できる。
また、たとえ直流帰還差動増幅器３にオフセット電圧
が発生しても、標本化期間にはこれを含めた出力オフセ
ット電圧が出力端子TOに出力されるため、帰還量の初期
値が変るだけであるので、オフセット除去動作には影響
しない。
が発生しても、標本化期間にはこれを含めた出力オフセ
ット電圧が出力端子TOに出力されるため、帰還量の初期
値が変るだけであるので、オフセット除去動作には影響
しない。
次に、本発明の第二の実施例について説明する。
第２図は、本発明の第二の実施例を示す回路図であ
る。
る。
第２図において、本発明の演算増幅回路は、第１図と
同様の入力差動増幅器１と、カレントミラー回路負荷２
と、直流帰還用差動増幅器３と、出力回路６と、オフセ
ットホールド容量C1と、スイッチ手段S1,S2,S3に加え
て、以下のものから構成されている。
同様の入力差動増幅器１と、カレントミラー回路負荷２
と、直流帰還用差動増幅器３と、出力回路６と、オフセ
ットホールド容量C1と、スイッチ手段S1,S2,S3に加え
て、以下のものから構成されている。
すなわち、直流帰還差動増幅器３のコモンモード帰還
回路（CMFB）４と、出力回路７と、出力回路6,7のCMFB5
と、第２のオフセットホールド容量C2と、そのスイッチ
手段４である。
回路（CMFB）４と、出力回路７と、出力回路6,7のCMFB5
と、第２のオフセットホールド容量C2と、そのスイッチ
手段４である。
本実施例は、第１の実施例の直流負帰還回路によるオ
フセット電圧除去を、全差動構成の演算増幅回路に適用
したものである。
フセット電圧除去を、全差動構成の演算増幅回路に適用
したものである。
したがって、本実施例は、第一の実施例と同様にオフ
セット電圧を除去できる他に、さらに、スイッチドキャ
パシタ回路等に発生するクロックパルスの漏洩に起因す
るオフセット電圧も、差動出力段にてキャンセルされる
という利点がある。
セット電圧を除去できる他に、さらに、スイッチドキャ
パシタ回路等に発生するクロックパルスの漏洩に起因す
るオフセット電圧も、差動出力段にてキャンセルされる
という利点がある。
以上、本発明の実施例を説明したが、本発明は上記実
施例に限られることなく種々の変形が可能である。
施例に限られることなく種々の変形が可能である。
以上説明したように本発明は、演算増幅回路にオフセ
ット電圧キャンセルのための直流負帰還差動増幅器を内
蔵して、オフセット電圧標本化動作とオフセット電圧キ
ャンセル動作とを切替えることにより、オフセット電圧
を除去できるという効果がある。
ット電圧キャンセルのための直流負帰還差動増幅器を内
蔵して、オフセット電圧標本化動作とオフセット電圧キ
ャンセル動作とを切替えることにより、オフセット電圧
を除去できるという効果がある。
さらに、オフセット電圧標本化動作の周期は、オフセ
ットホールド容量のリーク分による誤差が無視できる範
囲内で長周期に設定でき、したがって、信号処理のため
の標本化周期とは独立に設定できるという効果がある。
ットホールド容量のリーク分による誤差が無視できる範
囲内で長周期に設定でき、したがって、信号処理のため
の標本化周期とは独立に設定できるという効果がある。
第１図は本発明の第一の実施例を示す回路図、第２図は
本発明の第二の実施例を示す回路図、第３図は従来の演
算増幅回路の一例を示す回路図である。 １……入力差動増幅器、２……カレントミラー回路負
荷、３……直流帰還差動増幅器、4,5コモンモード帰還
回路（CMFB）、6,7……出力回路、８……アナログ信号
処理回路、９……演算増幅器、C1〜C4……容量、S1〜S9
……スイッチ手段。
本発明の第二の実施例を示す回路図、第３図は従来の演
算増幅回路の一例を示す回路図である。 １……入力差動増幅器、２……カレントミラー回路負
荷、３……直流帰還差動増幅器、4,5コモンモード帰還
回路（CMFB）、6,7……出力回路、８……アナログ信号
処理回路、９……演算増幅器、C1〜C4……容量、S1〜S9
……スイッチ手段。
Claims (2)
- 【請求項１】正相及び補相の入力端子の各々に入力する
正相及び補相の入力信号を増幅する第一の差動増幅器
と、 前記第一の差動増幅器の負荷回路を構成するカレントミ
ラー回路と、 補相入力端子に補相入力信号の供給を受け前記カレント
ミラー回路を前記第一の差動増幅器と共通の負荷とする
第二の差動増幅器と、 共通接続された前記第一及び第二の差動増幅器の正相出
力を反転増幅し出力端子に補相出力信号を出力する出力
回路と、 一端が前記第二の差動増幅器の正相入力端子に接続さ
れ、他の一端が共通電源端子に接続されている容量素子
と、 予め定めた標本化周期毎に、前記第一の差動増幅器の前
記正相及び補相入力端子の各々を前記共通電源端子に接
続する第一のスイッチ手段と、 前記標本化周期毎に、前記容量素子を前記出力端子に接
続する第二のスイッチ手段とを有することを特徴とする
演算増幅回路。 - 【請求項２】正相及び補相の入力端子の各々に入力する
正相及び補相の入力信号を増幅する第一の差動増幅器
と、 ソースを電源端子にゲートとドレインとを共通接続して
ドレインを前記第一の差動増幅器の補相出力端子に接続
した第一のトランジスタとソースを電源端子にゲートを
前記第１のトランジスタのゲートにドレインを前記第一
の差動増幅器の正相出力端子にそれぞれ接続した第二の
トランジスタとから成り前記第一の差動増幅器の負荷回
路を構成するカレントミラー回路と、 前記カレントミラー回路を前記第一の差動増幅器と共通
の負荷とする第二の差動増幅器と、 制御端子を有する第一の電流源から動作電流の供給を受
け共通接続された前記第一及び第二の差動増幅器の補相
出力を反転増幅し正相出力端子に正相出力信号を出力す
る第一の出力回路と、 前記第一の電流源の制御端子と共通接続した制御端子を
有する第二の電流源から動作電流の供給を受け共通接続
された前記第一及び第二の差動増幅器の正相出力を反転
増幅し補相出力端子に補相出力信号を出力する第二の出
力回路と、 一端が前記第二の差動増幅器の正相入力端子に接続さ
れ、他の一端が共通電源端子に接続されている第一の容
量素子と、 一端が前記第二の差動増幅器の補相入力端子に接続さ
れ、他の一端が共通電源端子に接続されている第二の容
量素子と、 予め定めた標本化周期毎に、前記第一の差動増幅器の前
記正相及び補相の入力端子の各々を前記共通電源端子に
接続する第一のスイッチ手段と、 前記第二の差動増幅器の正相及び補相出力のコモンモー
ド成分を前記カレントミラー回路の前記第一，第二のト
ランジスタのゲート共通接続点に帰還する第一のコモン
モード帰還回路と、 前記正相及び補相出力端子からの正相及び補相出力信号
のコモンモード成分を前記第一及び第二の電流源の制御
端子に帰還する第二のコモンモード帰還回路と、 予め定めた標本化周期毎に、前記第一及び第二の容量素
子の各々を前記補相出力端子及び正相出力端子の各々に
接続する第二のスイッチ手段とを有する全差動構成であ
ることを特徴とする演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02215550A JP3102020B2 (ja) | 1990-08-15 | 1990-08-15 | 演算増幅回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02215550A JP3102020B2 (ja) | 1990-08-15 | 1990-08-15 | 演算増幅回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH0497608A JPH0497608A (ja) | 1992-03-30 |
| JP3102020B2 true JP3102020B2 (ja) | 2000-10-23 |
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ID=16674289
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|---|---|---|
| JP2001292041A (ja) * | 2000-04-07 | 2001-10-19 | Fujitsu Ltd | オペアンプおよびそのオフセットキャンセル回路 |
| JP4629279B2 (ja) * | 2001-08-17 | 2011-02-09 | 富士通セミコンダクター株式会社 | オフセットキャンセル機能を有するオペアンプ |
| TWI241764B (en) * | 2003-04-17 | 2005-10-11 | Fujitsu Ltd | Differential voltage amplifier circuit |
| US7084700B2 (en) | 2003-04-17 | 2006-08-01 | Fujitsu Limited | Differential voltage amplifier circuit |
| JP2005182494A (ja) * | 2003-12-19 | 2005-07-07 | Mitsubishi Electric Corp | 電流増幅回路およびそれを備える液晶表示装置 |
| KR100574968B1 (ko) | 2004-02-10 | 2006-04-28 | 삼성전자주식회사 | 옵셋 보상회로를 갖는 연산증폭기 |
| JP4821364B2 (ja) * | 2006-02-24 | 2011-11-24 | 日本電気株式会社 | オフセットキャンセルアンプ及びそれを用いた表示装置、並びにオフセットキャンセルアンプの制御方法 |
| JP2007318571A (ja) * | 2006-05-26 | 2007-12-06 | Fujitsu Ltd | オペアンプ回路 |
| JP4808195B2 (ja) * | 2007-08-09 | 2011-11-02 | 富士通セミコンダクター株式会社 | オペアンプ、ラインドライバおよび液晶表示装置 |
| JP4854626B2 (ja) * | 2007-08-27 | 2012-01-18 | オンセミコンダクター・トレーディング・リミテッド | 低コンダクタアンプ |
| JP5581126B2 (ja) * | 2010-06-15 | 2014-08-27 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置および無線通信システム |
| US9217780B2 (en) * | 2014-01-07 | 2015-12-22 | Qualcomm Incorporated | Compensation technique for amplifiers in a current sensing circuit for a battery |
| JP6981774B2 (ja) | 2017-05-09 | 2021-12-17 | ラピスセミコンダクタ株式会社 | スイッチトキャパシタ増幅回路、電圧増幅方法及び赤外線センサ装置 |
| CN113890491B (zh) * | 2021-12-03 | 2022-03-25 | 南京燧锐科技有限公司 | 一种低漏电放大器偏置电路 |
-
1990
- 1990-08-15 JP JP02215550A patent/JP3102020B2/ja not_active Expired - Fee Related
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