JPH0497608A - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPH0497608A JPH0497608A JP2215550A JP21555090A JPH0497608A JP H0497608 A JPH0497608 A JP H0497608A JP 2215550 A JP2215550 A JP 2215550A JP 21555090 A JP21555090 A JP 21555090A JP H0497608 A JPH0497608 A JP H0497608A
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- 239000003990 capacitor Substances 0.000 abstract description 13
- 230000000295 complement effect Effects 0.000 abstract description 2
- 230000008030 elimination Effects 0.000 abstract 1
- 238000003379 elimination reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、演算増幅回路に関し、特にＣＭＯＳアナログ
回路用の演算増幅回路に関する。
回路用の演算増幅回路に関する。
ディジタルアナログ混在ＬＳＩ等において、ＤＡ変換器
やアナログマルチプレクサ等、スイッチドキャパシタ（
以下ＳＣという）回路等のアナログ信号処理回路を内蔵
する場合が多い。
やアナログマルチプレクサ等、スイッチドキャパシタ（
以下ＳＣという）回路等のアナログ信号処理回路を内蔵
する場合が多い。
このような場合には、内蔵されている演算増幅器初段ト
ランジスタ対の相互コンダクタンス（ｇｍ）やしきい値
電圧（ｖＢのばらつき、あるいは、アナログスイッチか
らのクロックパルスの漏洩に起因するＤＣオフセット電
圧を無視し得ないことが多く、これを除去する必要がし
ばしば生ずる。
ランジスタ対の相互コンダクタンス（ｇｍ）やしきい値
電圧（ｖＢのばらつき、あるいは、アナログスイッチか
らのクロックパルスの漏洩に起因するＤＣオフセット電
圧を無視し得ないことが多く、これを除去する必要がし
ばしば生ずる。
アナログ回路の全差動構成は、同相電圧抑圧比（ＣＭＲ
Ｒ）を向上させるためであるが、さらに、使用されてい
るアナログスイッチのＰ、Ｎ各チャンネルトランジスタ
の相補性とあわせて、クロックパルス漏洩によるＤＣオ
フセット電圧の抑圧には有効な手段である。
Ｒ）を向上させるためであるが、さらに、使用されてい
るアナログスイッチのＰ、Ｎ各チャンネルトランジスタ
の相補性とあわせて、クロックパルス漏洩によるＤＣオ
フセット電圧の抑圧には有効な手段である。
しかし、演算増幅回路初段のトランジスタの特性ばらつ
きによるＤＣオフセット電圧を抑圧するには特別の付加
回路が必要である。
きによるＤＣオフセット電圧を抑圧するには特別の付加
回路が必要である。
このような目的の回路の一つとして、従来から、標本化
相殺方式が用いられている。
相殺方式が用いられている。
これは、２線式ディジタル通信系や時分割多重回路等に
おける、信号伝送がされない期間、すなわち、非伝送期
間を利用して、オフセット電圧を相殺する方式である。
おける、信号伝送がされない期間、すなわち、非伝送期
間を利用して、オフセット電圧を相殺する方式である。
第３図に、従来のオフセット除去機能を有する演算増幅
回路の例として標本化相殺方式の回路例を示す。
回路の例として標本化相殺方式の回路例を示す。
第３図を参照すると、従来のこの種の演算増幅回路は、
アナログ信号処理回路８と、演算増幅器９と、ノーマル
スイッチＳ５．Ｓ８と、標本化スイッチＳ６．Ｓ７．Ｓ
９と、容量Ｃ３，Ｃ４とがら構成されていた。
アナログ信号処理回路８と、演算増幅器９と、ノーマル
スイッチＳ５．Ｓ８と、標本化スイッチＳ６．Ｓ７．Ｓ
９と、容量Ｃ３，Ｃ４とがら構成されていた。
次に、従来の演算増幅回路の動作について説明する。
第３図において、演算増幅器９の一側入力のＶＳ１はア
ナログ信号処理回路８のシステムオフセット電圧、演算
増幅器９の＋側入力のＶＳ２は演算増幅器９の入力オフ
セット電圧である。
ナログ信号処理回路８のシステムオフセット電圧、演算
増幅器９の＋側入力のＶＳ２は演算増幅器９の入力オフ
セット電圧である。
非伝送期間に、ノーマルスイッチＳ５．Ｓ８が開き、標
本化スイッチＳ６．Ｓ７．Ｓ９が閉じて、容量Ｃ３にＶ
ＳＩ−ＶＳ２、容量Ｃ４に一■Ｓ２に相当する電荷が蓄
積される。
本化スイッチＳ６．Ｓ７．Ｓ９が閉じて、容量Ｃ３にＶ
ＳＩ−ＶＳ２、容量Ｃ４に一■Ｓ２に相当する電荷が蓄
積される。
伝送期間には、ノーマルスイッチＳ５．Ｓ８が閉じ標本
化スイッチＳ６．Ｓ７．Ｓ９が開く。
化スイッチＳ６．Ｓ７．Ｓ９が開く。
ここで、アナログ信号処理回路８の出力オフセット電圧
をＶｌとし、容量Ｃ３＝Ｃ４とすると、このときの出力
電圧ＶＯは、ＶＯ＝−（Ｖｌ−ｖｓ ｉ ＞となる、す
なわち、アナログ信号処理回路８の出力オフセット電圧
■１に含まれているアナログ信号処理回路８のシステム
オフセット電圧ＶＳ１が差引かれ、演算増幅器９の入力
オフセット電圧ＶＳ２も相殺されている。
をＶｌとし、容量Ｃ３＝Ｃ４とすると、このときの出力
電圧ＶＯは、ＶＯ＝−（Ｖｌ−ｖｓ ｉ ＞となる、す
なわち、アナログ信号処理回路８の出力オフセット電圧
■１に含まれているアナログ信号処理回路８のシステム
オフセット電圧ＶＳ１が差引かれ、演算増幅器９の入力
オフセット電圧ＶＳ２も相殺されている。
上述した従来の演算増幅回路では、アナログ信号処理回
路のシステムオフセット電圧を一括してサンプリングし
、オフセット電圧フリーのアナログスイッチ付演算増幅
器によって補償している。
路のシステムオフセット電圧を一括してサンプリングし
、オフセット電圧フリーのアナログスイッチ付演算増幅
器によって補償している。
そのため、アナログ信号処理回路に高利得の、たとえば
、自動利得制御（ＡＧＣ＞増幅器等を含む場合には、ア
ナログ信号処理回路のシステムオフセット電圧が大きく
なりすぎ、演算増幅器の線形動作領域を越えてしまい、
出力電圧が飽和してしまう恐れがあるという欠点があっ
た。
、自動利得制御（ＡＧＣ＞増幅器等を含む場合には、ア
ナログ信号処理回路のシステムオフセット電圧が大きく
なりすぎ、演算増幅器の線形動作領域を越えてしまい、
出力電圧が飽和してしまう恐れがあるという欠点があっ
た。
たとえば、利得４０ｄＢ程度のＡＧＣ増幅器の例では、
出力に約１ｖ以上のオフセット電圧を発生する場合があ
り、通常の演算増幅器の許容入力電圧を越えるので、個
別のオフセット電圧相殺が必要となる欠点があった。
出力に約１ｖ以上のオフセット電圧を発生する場合があ
り、通常の演算増幅器の許容入力電圧を越えるので、個
別のオフセット電圧相殺が必要となる欠点があった。
また、標本化オフセット電圧保持用の容量は、比較的低
い入力抵抗の演算増幅器および周辺回路が負荷となるの
で、放電リーク電流が大きく、したがって、長い標本化
周期を設定することは困難であるという欠点があった。
い入力抵抗の演算増幅器および周辺回路が負荷となるの
で、放電リーク電流が大きく、したがって、長い標本化
周期を設定することは困難であるという欠点があった。
本発明の演算増幅回路は、入力信号を増幅する第一の差
動増幅器と、 前記第一の差動増幅器の負荷回路を共通の負荷とする第
二の差動増幅器と、 一端が前記第二の差動増幅器の補入力端子に接続され、
他の一端が共通電源端子に接続されている容量素子と、 予め定めた標本化周期毎に、前記第一の差動増幅器の入
力端子を前記共通電源端子に接続する第一のスイッチ手
段と、 出力端子と、 前記標本化周期毎に、前記容量素子を前記出力端子に接
続する第二のスイッチ手段とを有するものである。
動増幅器と、 前記第一の差動増幅器の負荷回路を共通の負荷とする第
二の差動増幅器と、 一端が前記第二の差動増幅器の補入力端子に接続され、
他の一端が共通電源端子に接続されている容量素子と、 予め定めた標本化周期毎に、前記第一の差動増幅器の入
力端子を前記共通電源端子に接続する第一のスイッチ手
段と、 出力端子と、 前記標本化周期毎に、前記容量素子を前記出力端子に接
続する第二のスイッチ手段とを有するものである。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は、本発明の第一の実施例を示す回路図である。
第１図において、本発明の演算増幅回路は、正補の入力
端子ＴＩ、ＴＩ Ｉからの入力信号にそれぞれ接続され
たＮチャンネルＭＯＳトランジスタ対Ｎ１．Ｎ２と共通
ソース電流源Ｎ３からなる入力差動増幅器１と、入力差
動増幅器】、のＰチャンネルＭＯＳトランジスタＰ１．
Ｐ２からなるカレントミラー回路負荷２と、Ｎチャンネ
ルＭＯＳトランジスタ対Ｎ４．Ｎ５と共通ソース電流源
Ｎ６からなる直流帰還差動増幅器３と、ＰチャンネルＭ
ＯＳトランジスタＰ３とＮチャンネルＭＯＳトランジス
タＮ７からなる出力回路６と、直流帰還差動増幅器３の
補相入力端子に接続されているオフセットホールド容量
Ｃ１と、スイッチ手段Ｓ１、Ｓ２．Ｓ３から構成されて
いる。
端子ＴＩ、ＴＩ Ｉからの入力信号にそれぞれ接続され
たＮチャンネルＭＯＳトランジスタ対Ｎ１．Ｎ２と共通
ソース電流源Ｎ３からなる入力差動増幅器１と、入力差
動増幅器】、のＰチャンネルＭＯＳトランジスタＰ１．
Ｐ２からなるカレントミラー回路負荷２と、Ｎチャンネ
ルＭＯＳトランジスタ対Ｎ４．Ｎ５と共通ソース電流源
Ｎ６からなる直流帰還差動増幅器３と、ＰチャンネルＭ
ＯＳトランジスタＰ３とＮチャンネルＭＯＳトランジス
タＮ７からなる出力回路６と、直流帰還差動増幅器３の
補相入力端子に接続されているオフセットホールド容量
Ｃ１と、スイッチ手段Ｓ１、Ｓ２．Ｓ３から構成されて
いる。
次に、本実施例の動作について説明する。
まず、標本化（非伝送）期間に、スイッチＳ１、Ｓ２が
閉じて、入力差動増幅器１の入力端子であるＮチャンネ
ルＭＯＳ）ランジスタＮｌ、、Ｎ２のゲートが共通電位
に接続、すなわち、接地される。同時に、スイッチＳ３
が閉じて、オフセットホールド容量Ｃ１を出力オフセッ
ト電圧まで充電する。
閉じて、入力差動増幅器１の入力端子であるＮチャンネ
ルＭＯＳ）ランジスタＮｌ、、Ｎ２のゲートが共通電位
に接続、すなわち、接地される。同時に、スイッチＳ３
が閉じて、オフセットホールド容量Ｃ１を出力オフセッ
ト電圧まで充電する。
ここで、本演算増幅回路の外部帰還回路は、出力段に対
する負荷効果が無視できるよう出力段の出力抵抗よりも
十分大きい抵抗の回路であるとする。
する負荷効果が無視できるよう出力段の出力抵抗よりも
十分大きい抵抗の回路であるとする。
次に、オフセットキャンセル期間にスイッチＳ１、Ｓ２
．Ｓ３が開く。これにより、入力および直流帰還の二つ
の差動増幅器］、３は共通のカレントミラー回路負荷を
持つので、オフセットホールド容量Ｃ１のホールド電圧
から、入力差動増幅器１への電圧センス電流帰還形の直
流負帰還が構成される。
．Ｓ３が開く。これにより、入力および直流帰還の二つ
の差動増幅器］、３は共通のカレントミラー回路負荷を
持つので、オフセットホールド容量Ｃ１のホールド電圧
から、入力差動増幅器１への電圧センス電流帰還形の直
流負帰還が構成される。
ここで、入力差動増幅器１の出力電流と出力端子Ｔｏの
出力電圧との間のトランスレンジスタンスをＡとし、直
流差動増幅器３の相互コンダンクタンスをＢとすると、
出力端子ＴＯに表れるオフセット電圧、すなわち、入力
換算オフセット電圧Ｖ□ｐは次式で示される。
出力電圧との間のトランスレンジスタンスをＡとし、直
流差動増幅器３の相互コンダンクタンスをＢとすると、
出力端子ＴＯに表れるオフセット電圧、すなわち、入力
換算オフセット電圧Ｖ□ｐは次式で示される。
Ｖ ＯＦ＝ Ａ Ｉ。＋／ （１＋ＡＢ ）・・・・・
・・・・・・・・・・・・・・・・（１）ここで、ＩＯ
＋は入力差動増幅器１のオフセット電流を示す。
・・・・・・・・・・・・・・・・（１）ここで、ＩＯ
＋は入力差動増幅器１のオフセット電流を示す。
通常、ＡＢ＞１であるから、（１）式は次のように近似
できる。
できる。
ＶＯＦ＝ （ＡＩｏ＋／ （１＋ＡＢ） ）Ｉｏｎ／
Ｂ崎Ｉｏ＋／Ｂ・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・（２）こ
こで、入力差動増幅器１の相互コンダクタンスをＣとし
、かつ、Ｂ＝Ｃであるとすれば、入力換算オフセット電
圧Ｖ□ｐは次式で示される。
Ｂ崎Ｉｏ＋／Ｂ・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・（２）こ
こで、入力差動増幅器１の相互コンダクタンスをＣとし
、かつ、Ｂ＝Ｃであるとすれば、入力換算オフセット電
圧Ｖ□ｐは次式で示される。
■。デ・〜Ｉｏｎ／Ｂ＝Ｉｏ菖／Ｃ・・・・・・・・・
・・・・・・・・・・・・・・・＜３）したがって、出
力オフセット電圧を数ｍＶ程度に抑圧することができる
。
・・・・・・・・・・・・・・・＜３）したがって、出
力オフセット電圧を数ｍＶ程度に抑圧することができる
。
さらに、オフセット電圧標本化動作の周期は、オフセッ
トホールド容量Ｃ１のリーク分による誤差が無視できる
範囲内で長周期に設定できる。
トホールド容量Ｃ１のリーク分による誤差が無視できる
範囲内で長周期に設定できる。
また、たとえ直流帰還差動増幅器３にオフセット電圧が
発生しても、標本化期間にはこれを含めた出力オフセッ
ト電圧が出力端子Ｔｏに出力されるため、帰還量の初期
値が変るだけであるので、オフセット除去動作には影響
しない。
発生しても、標本化期間にはこれを含めた出力オフセッ
ト電圧が出力端子Ｔｏに出力されるため、帰還量の初期
値が変るだけであるので、オフセット除去動作には影響
しない。
次に、本発明の第二の実施例について説明する。
第２図は、本発明の第二の実施例を示す回路図である。
第２図において、本発明の演算増幅回路は、第１図と同
様の入力差動増幅器１と、カレントミラー回路負荷２と
、直流帰還用差動増幅器３と、出力回路６と、オフセッ
トホールド容量Ｃ１と、スイッチ手段Ｓｌ、Ｓ２．Ｓ３
に加えて、以下のものから構成されている。
様の入力差動増幅器１と、カレントミラー回路負荷２と
、直流帰還用差動増幅器３と、出力回路６と、オフセッ
トホールド容量Ｃ１と、スイッチ手段Ｓｌ、Ｓ２．Ｓ３
に加えて、以下のものから構成されている。
すなわち、直流帰還差動増幅器３のコモンモード帰還回
路（ＣＭＦＢ）４と、出力回路７と、出力回路６．７の
ＣＭＦＢ５と、第２のオフセットホールド容量Ｃ２と、
そのスイッチ手段Ｓ４である。
路（ＣＭＦＢ）４と、出力回路７と、出力回路６．７の
ＣＭＦＢ５と、第２のオフセットホールド容量Ｃ２と、
そのスイッチ手段Ｓ４である。
本実施例は、第１の実施例の直流負帰還回路によるオフ
セット電圧除去を、全差動構成の演算増幅回路に適用し
たものである。
セット電圧除去を、全差動構成の演算増幅回路に適用し
たものである。
したがって、本実施例は、第一の実施例と同様にオフセ
ット電圧を除去できる他に、さらに、スイッチドキャパ
シタ回路等に発生するクロックパルスの漏洩に起因する
オフセット電圧も、差動出力段にてキャンセルされると
いう利点がある。
ット電圧を除去できる他に、さらに、スイッチドキャパ
シタ回路等に発生するクロックパルスの漏洩に起因する
オフセット電圧も、差動出力段にてキャンセルされると
いう利点がある。
以上、本発明の詳細な説明したが、本発明は上記実施例
に限られることなく稚々の変形が可能である。
に限られることなく稚々の変形が可能である。
以上説明したように本発明は、演算増幅回路にオフセッ
ト電圧キャンセルのための直流負帰還差動増幅器を内蔵
して、オフセット電圧標本化動作とオフセット電圧キャ
ンセル動作とを切替えることにより、オフセット電圧を
除去できるという効果がある。
ト電圧キャンセルのための直流負帰還差動増幅器を内蔵
して、オフセット電圧標本化動作とオフセット電圧キャ
ンセル動作とを切替えることにより、オフセット電圧を
除去できるという効果がある。
さらに、オフセット電圧標本化動作の周期は、オフセッ
トホールド容量のリーク分による誤差が無視できる範囲
内で長周期に設定でき、したがって、信号処理のための
標本化周期とは独立に設定できるという効果がある。
トホールド容量のリーク分による誤差が無視できる範囲
内で長周期に設定でき、したがって、信号処理のための
標本化周期とは独立に設定できるという効果がある。
第１図は本発明の第一の実施例を示す回路図、第２図は
本発明の第二の実施例を示す回路図、第３図は従来の演
算増幅回路の一例を示す回路図である。 １・・・入力差動増幅器、２・・・カレントミラー回路
負荷、３・・・直流帰還差動増幅器、４，５コモンモ一
ド帰還回路（ＣＭＦＢ）、６．７・・・出力回路、８・
・・アナログ信号処理回路、９・・・演算増幅器、０１
〜Ｃ４・・・容量、８１〜Ｓ９・・・スイッチ手段。
本発明の第二の実施例を示す回路図、第３図は従来の演
算増幅回路の一例を示す回路図である。 １・・・入力差動増幅器、２・・・カレントミラー回路
負荷、３・・・直流帰還差動増幅器、４，５コモンモ一
ド帰還回路（ＣＭＦＢ）、６．７・・・出力回路、８・
・・アナログ信号処理回路、９・・・演算増幅器、０１
〜Ｃ４・・・容量、８１〜Ｓ９・・・スイッチ手段。
Claims (1)
- 【特許請求の範囲】 １、入力信号を増幅する第一の差動増幅器と、前記第一
の差動増幅器の負荷回路を共通の負荷とする第二の差動
増幅器と、 一端が前記第二の差動増幅器の補入力端子に接続され、
他の一端が共通電源端子に接続されている容量素子と、 予め定めた標本化周期毎に、前記第一の差動増幅器の入
力端子を前記共通電源端子に接続する第一のスイッチ手
段と、 出力端子と、 前記標本化周期毎に、前記容量素子を前記出力端子に接
続する第二のスイッチ手段とを有することを特徴とする
演算増幅回路。 ２、前記演算増幅回路は全差動構成であることを特徴と
する請求項１記載の演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02215550A JP3102020B2 (ja) | 1990-08-15 | 1990-08-15 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02215550A JP3102020B2 (ja) | 1990-08-15 | 1990-08-15 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0497608A true JPH0497608A (ja) | 1992-03-30 |
| JP3102020B2 JP3102020B2 (ja) | 2000-10-23 |
Family
ID=16674289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02215550A Expired - Fee Related JP3102020B2 (ja) | 1990-08-15 | 1990-08-15 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3102020B2 (ja) |
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-
1990
- 1990-08-15 JP JP02215550A patent/JP3102020B2/ja not_active Expired - Fee Related
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