JP2836688B2 - アナログスイッチ回路及びその調節方法 - Google Patents
アナログスイッチ回路及びその調節方法Info
- Publication number
- JP2836688B2 JP2836688B2 JP62228731A JP22873187A JP2836688B2 JP 2836688 B2 JP2836688 B2 JP 2836688B2 JP 62228731 A JP62228731 A JP 62228731A JP 22873187 A JP22873187 A JP 22873187A JP 2836688 B2 JP2836688 B2 JP 2836688B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- analog switch
- switch circuit
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔概要〕
MOS型電界効果トランジスタを用いて構成されたアナ
ログスイッチ回路に関し、 クロックフィールドスルーによる雑音を低減させるこ
とを目的とし、 ドレイン及びソースのうち一方が入力側回路に接続さ
れ、他方が出力側回路に接続されたMOS型電界効果トラ
ンジスタよりなるメインスイッチと、一端が該メインス
イッチのドレインに接続された第１の容量素子と、一端
が該メインスイッチのソースに接続された第２の容量素
子とを有し、該第1,第２の容量素子の他端に固定的に定
電圧が印加されるように構成する。 〔産業上の利用分野〕 本発明はアナログスイッチ回路に係り、特にMOS型電
界効果トランジスタを用いて構成されたアナログスイッ
チ回路に関する。 アナログスイッチ回路は、リレーでは実現できないよ
うな高速のスイッチとして、マルチプレクサ、Ｄ−Ａ変
換器用のラダーネットワーク切替スイッチ、あるいは第
７図に示す如きサンプルホールド回路などに広く使用さ
れている。 第７図に示すサンプルホールド回路において、入力端
子１に入来したアナログ信号はスイッチ回路SW2を通し
てコンデンサ２に供給され、これより更に演算増幅器３
に供給され、ここで緩衝増幅されて出力端子４へ出力さ
れる一方、スイッチ回路SW2に供給される。 ここで、演算増幅器３の出力端子と反転入力端子間に
はスイッチ回路SW1が設けられており、図示しない制御
信号によりオン又はオフとされる。スイッチ回路SW1及
びSW2は第８図のタイムチャートに示す如く、同期して
切替えられ、スイッチ回路SW2が入力アナログ信号を選
択出力するときはスイッチ回路SW1がオンとされてサン
プリング動作を行ない、スイッチ回路SW2が演算増幅器
３の出力信号を選択出力するときはスイッチ回路SW1が
オフとされて演算増幅器３の出力信号がホールドされ
る。 このようなサンプルホールド回路において、スイッチ
回路SW1としてアナログスイッチ回路が用いられる。こ
のアナログスイッチ回路においてはノイズの低減が重要
となる。 〔従来の技術〕 第９図は従来のアナログスイッチ回路の一例の回路図
を示す。このアナログスイッチ回路はＰチャンネルのMO
S型電界効果トランジスタ（FET）で、そのドレイン（又
はソース）を入力端子5,そのソース（又はドレイン）を
出力端子６とし、そのゲートを制御端子７とするもので
ある。 このMOS型FETによるアナログスイッチ回路は、ゲート
電流が流れない、わずかな電圧で素子の抵抗値を大幅に
変えられる、オン時のドレイン・ソース間はただの抵抗
と見做すことができ、歪みを生じないなどの理由からア
ナログスイッチ回路として広く使用されている。 しかし、スイッチをオフするときのゲート信号（クロ
ック）の変化分が、ゲート・ソース間の容量、ゲート・
ドレイン間の容量を夫々通して負荷側に漏れる。そこ
で、かかるクロックフィールドスルーを防ぐため、従来
は第10図に示す如く、スイッチング用のＰチャンネルMO
S型FET T2の入力側、出力側にT2の約半分のトランジス
タサイズのＰチャンネルMOS型FET T1,T3を夫々接続
し、かつT1,T3の各々はドレイン・ソース間を短絡する
構成としていた。 また、第10図において、８は入力端子でFET T1のド
レイン及びソースに接続され、９は制御端子でFET T1
及びT3の各ゲートに夫々接続されると共に、インバータ
10を介してFETT2のゲートに接続され、11は出力端子でF
ET T3のドレイン及びソースに接続されている。 これにより、ソース・ドレイン間が短絡されてゲート
との容量のみが利用されるようにされたFET T1及びT3
はT2がオンのときオフとなり、T2がオフのときオンとな
るようにされ、T2がオフするときのT2からのクロックフ
ィールドスルーをT1,T3で打ち消すようにしていた。 〔発明が解決しようとする問題点〕 しかしながら、第10図に示す従来のアナログスイッチ
回路でも、入力端子8,出力端子11におけるインパーダン
スが高い場合はクロックフィールドスルーの打ち消しは
十分ではなかった。 すなわち、第９図又は第10図に示す従来のアナログス
イッチ回路を第11図に便宜上FET12で代表して表わすも
のとし、またその入力側に接続された回路13のインピー
ダンスをZ1,その出力側に接続された回路14のインピー
ダンスをZ2とすると、ＰチャンネルのFET12のターンオ
フ時に、ソース、ドレイン間にたまった電荷が回路13,1
4の方に流れ出す。 このときに流れる電荷はドレイン側、ソース側どちら
も同じとし、その時の電流をｉとすると、回路13,14に
かかる電圧v1,V2は v1＝ｉ・Z1 v2＝ｉ・Z2 となり、結局、その電位差ΔＶは ΔＶ＝v1−v2＝（Z1−Z2）・ｉ だけ生じる。 ところが、FET12がまだ完全にオフしていないとき
は、電位の低い方へ電荷が流れ込もうとする。この電荷
の移動はインピーダンスZ1,Z2,クロックの立上り時間な
どで決まり、常に一定であるとは限らない。 例えば、本発明者が第12図に示す如き構成のクロック
漏れの実験回路を構成し、クロック漏れの実験を行なっ
て得た結果を第13図に示す。第12図において、15はアナ
ログスイッチを構成するＰチャンネルMOS型FET,16は入
力端子、17は制御端子、18は出力端子で、入力端子16と
接地間に抵抗Ｒを接続し、出力端子18と接地間にコンデ
ンサＣが接続されている。FET15はそのゲートに制御端
子17を介して印加されるクロックによりオン・オフを交
互に繰り返す。 この回路に対し、制御端子17に印加するクロックの立
上り時間を変化させ、また抵抗Ｒの値を0,200Ω,1KΩ,3
KΩの夫々に変えて実験した結果、入力電圧が何も入っ
ていないから、コンデンサＣの両端に生ずる出力電圧Ｖ
も本来０（Ｖ）であるべきところ、第13図に示す如く、
クロックの立上り時間や入力側の抵抗Ｒの値で出力電圧
Ｖが変化することが確められた。 従って、このことから第10図に示す如き回路構成とし
ても、FET T2のターンオフ時にソース，ドレイン側に
移動する電荷の値が不安定で十分に打ち消すことができ
ず、雑音として生ずるという問題点があった。 本発明は上記の点に鑑みて創作されたもので、クロッ
クフィールドスルーによる雑音を低減されることができ
るアナログスイッチ回路を提供することを目的とする。 〔問題点を解決するための手段〕 第１図は本発明の原理構成図を示す。図中、20はMOS
型FETよりなるメインスイッチ,21は入力端子,22は制御
端子,23は出力端子である。入力端子21,出力端子23はメ
インスイッチ20のドレイン、ソース（又はソース、ドレ
イン）に接続されている。 本発明は上記のアナログスイッチ回路において、第１
の容量素子24aの一端がメインスイッチ20のドレインに
接続されると共に、第２の容量素子24bの一端がメイン
スイッチ20のソースに接続され、第１及び第２の容量素
子24a,24bの他端に固定的に定電圧を印加したものであ
る。 また、図３に示すように、メインスイッチ20（27）が
ドレイン及びソースのうち一方がインピーダンス調節回
路30を介して入力側回路28に接続され、他方がインピー
ダンス調節回路31を介して出力側回路39に接続される構
成で、インピーダンス調節回路30,31により入力側と出
力側のインピーダンスの差を小さくするものである。 〔作用〕 MOS型FETよりなるメインスイッチ20は第２図（Ａ）に
示す如きＰチャンネルMOS型FET、同図（Ｂ）に示す如き
ＮチャンネルMOS型FET、又は同図（Ｃ）に示す如きＮチ
ャンネルMOS型FET25及びＰチャンネルMOS型FET26のドレ
イン同士、ソース同士を接続してなる回路などのいずれ
かにより構成されている。 前記したように、アナログスイッチ回路の前後の回路
のインピーダンスの相違によりクロックフィールドスル
ーによるノイズの発生が生ずるので、その対策としては
第３図に示す如く、メインスイッチ20であるＰチャンネ
ルMOS型FET27の入力側回路28,出力側回路29とFET27との
間に、インピーダンス調節回路30,31を挿入接続して、
入力側、出力側のインピーダンスを略一致させるように
すればよい。 このインピーダンス調節回路の一例としては、第４図
に示す如く、抵抗R0及びコンデンサC0よりなる回路が考
えられる。この回路のＡ側から見たインピーダンスＺは
コンデンサC0の容量値をＣとすると、 となり、周波数が高くなるほどインピーダンスＺが小と
なる。 一方、FET27のオン、オフにより生ずる電荷の移動が
問題となっているが、その移動は速い。 従って、電荷が高速で移動するアナログスイッチ回路
において、このインピーダンス調節回路30,31によって
インピーダンスは小となり、入力側と出力側のインピー
ダンスの差はインピーダンスが大のときよりも相対的に
小となる。 そこで、本発明ではインピーダンス調節回路30,31と
してコンデンサ24a,24bを設けるようにしたものであ
る。 上記の第１及び第２の容量素子であるコンデンサ24a,
24bはメインスイッチ20のドレイン，ソース間に接続さ
れるか、ドレイン，ソースに各々の一端が接続され、か
つ、各々の他端に第1,第２の電圧が別々に印加される。 〔実施例〕 第５図は本発明の一実施例の回路図を示す。同図中、
第１図と同一構成部分には同一符号を付し、その説明を
省略する。第５図において、33はメインスイッチ20に相
当するＰチャンネルMOS型FET、C1及びC2はインピーダン
ス調節回路としての第１及び第２の容量素子であるコン
デンサ24a,24bに相当するコンデンサである。すなわ
ち、コンデンサ24a,24bはコンデンサC1とC2とに分割さ
れ（それらの容量値は必ずしも等しくなくてもよ
い。）、それらの共通接続点N1が抵抗R1を介して端子34
に接続されている。端子34には定電圧が印加される。 本実施例によれば、制御端子22を介してFET33のゲー
トに印加されるクロックパルスにより、FET33はクロッ
クパルスのハイレベル期間オフとされ、入力端子21より
の入力アナログ信号の出力端子23への伝送を阻止し、一
方、クロックパルスのローレベル期間はオンとされて入
力アナログ信号を通過させて出力端子23へ出力させる。 上記のアナログスイッチ回路において、FET33のドレ
イン側、ソース側のインピーダンスは、クロックパルス
の立上り，立下り時間が短くなるほど低くなり、よって
クロックフィールドスルーによる入出力間の電位差とし
て現われる雑音はクロックパルスの繰り返し周波数が高
いほど低減されることになる。 従って、本実施例は、CMOSの演算増幅器のように出力
インピーダンスが非常に高い回路の出力側に設けられた
アナログスイッチ回路に適用して好適である。 また、クロックフィールドスルーを低減させるだけな
らば、コンデンサ24a,24bを分割することなく単一のコ
ンデンサで接続するだけでもよいが、単一のコンデンサ
をFET33のドレイン・ソース間に接続しただけでは、入
力の直流電圧が変化すると、入力と出力の電位差によっ
てこの単一のコンデンサに蓄積される電荷量が変化し、
そのために出力側が容量負荷で直流電流の流れる経路が
ない場合には出力電圧が変化してしまう。 これに対し、本実施例によれば、接続点N1は常に一定
電圧となっているから、コンデンサC1に蓄積される電荷
は入力電圧にのみ依存し、コンデンサC2に蓄積される電
荷は出力電圧にのみ依存し、出力電圧が入力電圧に影響
を受けることはない。 このように、本実施例では、コンデンサの他端を定電
圧とし、トランジスタの電荷をトランジスタの入出力端
で均等に分配することにより、入出力電圧の影響を防止
できる。 すなわち、本実施例では、容量の他端に一定電圧を印
加することにより、トランジスタの入出力端の電圧を変
化させることなく、トランジスタの入出力端のインピー
ダンスを略一定にしている。トランジスタの前後のイン
ピーダンスを略一定にすることにより、容量C1、C2によ
りトランジスタから見て過渡的なインピーダンスが入出
力で同じに見えるので、トランジスタから放出された電
荷が入出力電圧、及び、入力側のインピーダンスZ1と出
力側のインピーダンスZ2との差等により不均一に分配さ
れることを防止することができる。よって、外部条件に
よりトランジスタの前後で電荷の流れが不均一に分配さ
れることがなく、出力電圧の入力電圧による影響を防止
できる。 また、本実施例では、容量の他端は定電圧であり、継
続的にトランジスタの電荷の分配を均一に保っているた
め、トランジスタの電荷をキャンセル回路を簡単に構成
できる。 これに対して、容量C1、C2の他端を定電圧に固定しな
い回路構成としては、例えば、特願昭64−43212号公報
の第５図に示すような構成が既に存在する。 特開昭64−43212号公報の第５図に示す回路は、容量C
1、C2の他端に定電圧ではなく、トランジスタのゲート
電圧を供給する構成とされている。 しかし、特願昭64−43212号公報の第５図の回路構成
と本実施例では、特願昭64−43212号公報の第５図の回
路構成が基本的にトランジスタの電荷の分配を阻止し
て、トランジスタのオン・オフ時の電荷変化によるノイ
ズをキャンセルしようとするものであるのに対し、本実
施例では、キャンセルではなくトランジスタの電荷をト
ランジスタの入出力に均等に分配することにより、出力
電圧の入力電圧による影響を防止する点で相違するもの
である。 また、特願昭64−43212号公報がゲート電圧により入
出力端にノイズを発生させ、電荷を吸収するで、ゲート
電圧の変化に応じたノイズが発生され、発生されたノイ
ズに対して電荷の分配がコンデンサにより電荷の分配が
行われるのに対し、本実施例は単にトランジスタの電荷
の分配が行われるだけである点で相違するものである。 なお、抵抗R1は必ずしも設けなくともよい。 次に本発明の他の実施例について第６図の回路図と共
に説明する。同図中、第５図と同一構成部分には同一符
号を付し、その説明を省略する。 本実施例では、FET33のドレイン及びソースのうち一
方にコンデンサC3の一端が接続され、かつ、他方にコン
デンサC4の一端が接続されている。また、コンデンサ
C3,C4の他端には別々に電圧V1,V2が印加される。 本実施例も第５図に示した実施例と同様に所期の効果
を奏する。 〔発明の効果〕 上述の如く、本発明によれば、メインスイッチの入力
側と出力側のインピーダンスの差を小にしたので、クロ
ックフィールドスルーによる雑音を低減することがで
き、またメインスイッチのドレイン・ソース間に接続さ
れるコンデンサを２分割してそれらの共通接続点に固定
的に定電圧を与えることにより、出力電圧の入力電圧に
よる影響を防止することができる等の特長を有するもの
である。
ログスイッチ回路に関し、 クロックフィールドスルーによる雑音を低減させるこ
とを目的とし、 ドレイン及びソースのうち一方が入力側回路に接続さ
れ、他方が出力側回路に接続されたMOS型電界効果トラ
ンジスタよりなるメインスイッチと、一端が該メインス
イッチのドレインに接続された第１の容量素子と、一端
が該メインスイッチのソースに接続された第２の容量素
子とを有し、該第1,第２の容量素子の他端に固定的に定
電圧が印加されるように構成する。 〔産業上の利用分野〕 本発明はアナログスイッチ回路に係り、特にMOS型電
界効果トランジスタを用いて構成されたアナログスイッ
チ回路に関する。 アナログスイッチ回路は、リレーでは実現できないよ
うな高速のスイッチとして、マルチプレクサ、Ｄ−Ａ変
換器用のラダーネットワーク切替スイッチ、あるいは第
７図に示す如きサンプルホールド回路などに広く使用さ
れている。 第７図に示すサンプルホールド回路において、入力端
子１に入来したアナログ信号はスイッチ回路SW2を通し
てコンデンサ２に供給され、これより更に演算増幅器３
に供給され、ここで緩衝増幅されて出力端子４へ出力さ
れる一方、スイッチ回路SW2に供給される。 ここで、演算増幅器３の出力端子と反転入力端子間に
はスイッチ回路SW1が設けられており、図示しない制御
信号によりオン又はオフとされる。スイッチ回路SW1及
びSW2は第８図のタイムチャートに示す如く、同期して
切替えられ、スイッチ回路SW2が入力アナログ信号を選
択出力するときはスイッチ回路SW1がオンとされてサン
プリング動作を行ない、スイッチ回路SW2が演算増幅器
３の出力信号を選択出力するときはスイッチ回路SW1が
オフとされて演算増幅器３の出力信号がホールドされ
る。 このようなサンプルホールド回路において、スイッチ
回路SW1としてアナログスイッチ回路が用いられる。こ
のアナログスイッチ回路においてはノイズの低減が重要
となる。 〔従来の技術〕 第９図は従来のアナログスイッチ回路の一例の回路図
を示す。このアナログスイッチ回路はＰチャンネルのMO
S型電界効果トランジスタ（FET）で、そのドレイン（又
はソース）を入力端子5,そのソース（又はドレイン）を
出力端子６とし、そのゲートを制御端子７とするもので
ある。 このMOS型FETによるアナログスイッチ回路は、ゲート
電流が流れない、わずかな電圧で素子の抵抗値を大幅に
変えられる、オン時のドレイン・ソース間はただの抵抗
と見做すことができ、歪みを生じないなどの理由からア
ナログスイッチ回路として広く使用されている。 しかし、スイッチをオフするときのゲート信号（クロ
ック）の変化分が、ゲート・ソース間の容量、ゲート・
ドレイン間の容量を夫々通して負荷側に漏れる。そこ
で、かかるクロックフィールドスルーを防ぐため、従来
は第10図に示す如く、スイッチング用のＰチャンネルMO
S型FET T2の入力側、出力側にT2の約半分のトランジス
タサイズのＰチャンネルMOS型FET T1,T3を夫々接続
し、かつT1,T3の各々はドレイン・ソース間を短絡する
構成としていた。 また、第10図において、８は入力端子でFET T1のド
レイン及びソースに接続され、９は制御端子でFET T1
及びT3の各ゲートに夫々接続されると共に、インバータ
10を介してFETT2のゲートに接続され、11は出力端子でF
ET T3のドレイン及びソースに接続されている。 これにより、ソース・ドレイン間が短絡されてゲート
との容量のみが利用されるようにされたFET T1及びT3
はT2がオンのときオフとなり、T2がオフのときオンとな
るようにされ、T2がオフするときのT2からのクロックフ
ィールドスルーをT1,T3で打ち消すようにしていた。 〔発明が解決しようとする問題点〕 しかしながら、第10図に示す従来のアナログスイッチ
回路でも、入力端子8,出力端子11におけるインパーダン
スが高い場合はクロックフィールドスルーの打ち消しは
十分ではなかった。 すなわち、第９図又は第10図に示す従来のアナログス
イッチ回路を第11図に便宜上FET12で代表して表わすも
のとし、またその入力側に接続された回路13のインピー
ダンスをZ1,その出力側に接続された回路14のインピー
ダンスをZ2とすると、ＰチャンネルのFET12のターンオ
フ時に、ソース、ドレイン間にたまった電荷が回路13,1
4の方に流れ出す。 このときに流れる電荷はドレイン側、ソース側どちら
も同じとし、その時の電流をｉとすると、回路13,14に
かかる電圧v1,V2は v1＝ｉ・Z1 v2＝ｉ・Z2 となり、結局、その電位差ΔＶは ΔＶ＝v1−v2＝（Z1−Z2）・ｉ だけ生じる。 ところが、FET12がまだ完全にオフしていないとき
は、電位の低い方へ電荷が流れ込もうとする。この電荷
の移動はインピーダンスZ1,Z2,クロックの立上り時間な
どで決まり、常に一定であるとは限らない。 例えば、本発明者が第12図に示す如き構成のクロック
漏れの実験回路を構成し、クロック漏れの実験を行なっ
て得た結果を第13図に示す。第12図において、15はアナ
ログスイッチを構成するＰチャンネルMOS型FET,16は入
力端子、17は制御端子、18は出力端子で、入力端子16と
接地間に抵抗Ｒを接続し、出力端子18と接地間にコンデ
ンサＣが接続されている。FET15はそのゲートに制御端
子17を介して印加されるクロックによりオン・オフを交
互に繰り返す。 この回路に対し、制御端子17に印加するクロックの立
上り時間を変化させ、また抵抗Ｒの値を0,200Ω,1KΩ,3
KΩの夫々に変えて実験した結果、入力電圧が何も入っ
ていないから、コンデンサＣの両端に生ずる出力電圧Ｖ
も本来０（Ｖ）であるべきところ、第13図に示す如く、
クロックの立上り時間や入力側の抵抗Ｒの値で出力電圧
Ｖが変化することが確められた。 従って、このことから第10図に示す如き回路構成とし
ても、FET T2のターンオフ時にソース，ドレイン側に
移動する電荷の値が不安定で十分に打ち消すことができ
ず、雑音として生ずるという問題点があった。 本発明は上記の点に鑑みて創作されたもので、クロッ
クフィールドスルーによる雑音を低減されることができ
るアナログスイッチ回路を提供することを目的とする。 〔問題点を解決するための手段〕 第１図は本発明の原理構成図を示す。図中、20はMOS
型FETよりなるメインスイッチ,21は入力端子,22は制御
端子,23は出力端子である。入力端子21,出力端子23はメ
インスイッチ20のドレイン、ソース（又はソース、ドレ
イン）に接続されている。 本発明は上記のアナログスイッチ回路において、第１
の容量素子24aの一端がメインスイッチ20のドレインに
接続されると共に、第２の容量素子24bの一端がメイン
スイッチ20のソースに接続され、第１及び第２の容量素
子24a,24bの他端に固定的に定電圧を印加したものであ
る。 また、図３に示すように、メインスイッチ20（27）が
ドレイン及びソースのうち一方がインピーダンス調節回
路30を介して入力側回路28に接続され、他方がインピー
ダンス調節回路31を介して出力側回路39に接続される構
成で、インピーダンス調節回路30,31により入力側と出
力側のインピーダンスの差を小さくするものである。 〔作用〕 MOS型FETよりなるメインスイッチ20は第２図（Ａ）に
示す如きＰチャンネルMOS型FET、同図（Ｂ）に示す如き
ＮチャンネルMOS型FET、又は同図（Ｃ）に示す如きＮチ
ャンネルMOS型FET25及びＰチャンネルMOS型FET26のドレ
イン同士、ソース同士を接続してなる回路などのいずれ
かにより構成されている。 前記したように、アナログスイッチ回路の前後の回路
のインピーダンスの相違によりクロックフィールドスル
ーによるノイズの発生が生ずるので、その対策としては
第３図に示す如く、メインスイッチ20であるＰチャンネ
ルMOS型FET27の入力側回路28,出力側回路29とFET27との
間に、インピーダンス調節回路30,31を挿入接続して、
入力側、出力側のインピーダンスを略一致させるように
すればよい。 このインピーダンス調節回路の一例としては、第４図
に示す如く、抵抗R0及びコンデンサC0よりなる回路が考
えられる。この回路のＡ側から見たインピーダンスＺは
コンデンサC0の容量値をＣとすると、 となり、周波数が高くなるほどインピーダンスＺが小と
なる。 一方、FET27のオン、オフにより生ずる電荷の移動が
問題となっているが、その移動は速い。 従って、電荷が高速で移動するアナログスイッチ回路
において、このインピーダンス調節回路30,31によって
インピーダンスは小となり、入力側と出力側のインピー
ダンスの差はインピーダンスが大のときよりも相対的に
小となる。 そこで、本発明ではインピーダンス調節回路30,31と
してコンデンサ24a,24bを設けるようにしたものであ
る。 上記の第１及び第２の容量素子であるコンデンサ24a,
24bはメインスイッチ20のドレイン，ソース間に接続さ
れるか、ドレイン，ソースに各々の一端が接続され、か
つ、各々の他端に第1,第２の電圧が別々に印加される。 〔実施例〕 第５図は本発明の一実施例の回路図を示す。同図中、
第１図と同一構成部分には同一符号を付し、その説明を
省略する。第５図において、33はメインスイッチ20に相
当するＰチャンネルMOS型FET、C1及びC2はインピーダン
ス調節回路としての第１及び第２の容量素子であるコン
デンサ24a,24bに相当するコンデンサである。すなわ
ち、コンデンサ24a,24bはコンデンサC1とC2とに分割さ
れ（それらの容量値は必ずしも等しくなくてもよ
い。）、それらの共通接続点N1が抵抗R1を介して端子34
に接続されている。端子34には定電圧が印加される。 本実施例によれば、制御端子22を介してFET33のゲー
トに印加されるクロックパルスにより、FET33はクロッ
クパルスのハイレベル期間オフとされ、入力端子21より
の入力アナログ信号の出力端子23への伝送を阻止し、一
方、クロックパルスのローレベル期間はオンとされて入
力アナログ信号を通過させて出力端子23へ出力させる。 上記のアナログスイッチ回路において、FET33のドレ
イン側、ソース側のインピーダンスは、クロックパルス
の立上り，立下り時間が短くなるほど低くなり、よって
クロックフィールドスルーによる入出力間の電位差とし
て現われる雑音はクロックパルスの繰り返し周波数が高
いほど低減されることになる。 従って、本実施例は、CMOSの演算増幅器のように出力
インピーダンスが非常に高い回路の出力側に設けられた
アナログスイッチ回路に適用して好適である。 また、クロックフィールドスルーを低減させるだけな
らば、コンデンサ24a,24bを分割することなく単一のコ
ンデンサで接続するだけでもよいが、単一のコンデンサ
をFET33のドレイン・ソース間に接続しただけでは、入
力の直流電圧が変化すると、入力と出力の電位差によっ
てこの単一のコンデンサに蓄積される電荷量が変化し、
そのために出力側が容量負荷で直流電流の流れる経路が
ない場合には出力電圧が変化してしまう。 これに対し、本実施例によれば、接続点N1は常に一定
電圧となっているから、コンデンサC1に蓄積される電荷
は入力電圧にのみ依存し、コンデンサC2に蓄積される電
荷は出力電圧にのみ依存し、出力電圧が入力電圧に影響
を受けることはない。 このように、本実施例では、コンデンサの他端を定電
圧とし、トランジスタの電荷をトランジスタの入出力端
で均等に分配することにより、入出力電圧の影響を防止
できる。 すなわち、本実施例では、容量の他端に一定電圧を印
加することにより、トランジスタの入出力端の電圧を変
化させることなく、トランジスタの入出力端のインピー
ダンスを略一定にしている。トランジスタの前後のイン
ピーダンスを略一定にすることにより、容量C1、C2によ
りトランジスタから見て過渡的なインピーダンスが入出
力で同じに見えるので、トランジスタから放出された電
荷が入出力電圧、及び、入力側のインピーダンスZ1と出
力側のインピーダンスZ2との差等により不均一に分配さ
れることを防止することができる。よって、外部条件に
よりトランジスタの前後で電荷の流れが不均一に分配さ
れることがなく、出力電圧の入力電圧による影響を防止
できる。 また、本実施例では、容量の他端は定電圧であり、継
続的にトランジスタの電荷の分配を均一に保っているた
め、トランジスタの電荷をキャンセル回路を簡単に構成
できる。 これに対して、容量C1、C2の他端を定電圧に固定しな
い回路構成としては、例えば、特願昭64−43212号公報
の第５図に示すような構成が既に存在する。 特開昭64−43212号公報の第５図に示す回路は、容量C
1、C2の他端に定電圧ではなく、トランジスタのゲート
電圧を供給する構成とされている。 しかし、特願昭64−43212号公報の第５図の回路構成
と本実施例では、特願昭64−43212号公報の第５図の回
路構成が基本的にトランジスタの電荷の分配を阻止し
て、トランジスタのオン・オフ時の電荷変化によるノイ
ズをキャンセルしようとするものであるのに対し、本実
施例では、キャンセルではなくトランジスタの電荷をト
ランジスタの入出力に均等に分配することにより、出力
電圧の入力電圧による影響を防止する点で相違するもの
である。 また、特願昭64−43212号公報がゲート電圧により入
出力端にノイズを発生させ、電荷を吸収するで、ゲート
電圧の変化に応じたノイズが発生され、発生されたノイ
ズに対して電荷の分配がコンデンサにより電荷の分配が
行われるのに対し、本実施例は単にトランジスタの電荷
の分配が行われるだけである点で相違するものである。 なお、抵抗R1は必ずしも設けなくともよい。 次に本発明の他の実施例について第６図の回路図と共
に説明する。同図中、第５図と同一構成部分には同一符
号を付し、その説明を省略する。 本実施例では、FET33のドレイン及びソースのうち一
方にコンデンサC3の一端が接続され、かつ、他方にコン
デンサC4の一端が接続されている。また、コンデンサ
C3,C4の他端には別々に電圧V1,V2が印加される。 本実施例も第５図に示した実施例と同様に所期の効果
を奏する。 〔発明の効果〕 上述の如く、本発明によれば、メインスイッチの入力
側と出力側のインピーダンスの差を小にしたので、クロ
ックフィールドスルーによる雑音を低減することがで
き、またメインスイッチのドレイン・ソース間に接続さ
れるコンデンサを２分割してそれらの共通接続点に固定
的に定電圧を与えることにより、出力電圧の入力電圧に
よる影響を防止することができる等の特長を有するもの
である。
【図面の簡単な説明】
第１図は本発明の原理構成図、
第２図はメインスイッチの各例を示す回路図、
第３図はアナログスイッチ前後のインピーダンス改善方
法説明図、 第４図はインピーダンス調節回路の一例の回路図、 第５図は本発明の一実施例の回路図、 第６図は本発明の他の実施例の回路図、 第７図はサンプルホールド回路の一例の回路図、 第８図は第７図の動作説明用タイムチャート、 第９図は従来のアナログスイッチ回路の一例の回路図、 第10図は従来のアナログスイッチ回路の他の例の回路
図、 第11図はアナログスイッチ回路における雑音発生の説明
図、 第12図はクロック漏れの実験回路、 第13図はクロック漏れ電圧特性図である。 図において、 20はMOS型電界効果トランジスタ（FET）よりなるメイン
スイッチ、 21は入力端子、 22は制御端子、 23は出力端子、 24a,24b,C1,C2はコンデンサ、 25はＮチャンネルMOS型電界効果トランジスタ、 26,27,33はＰチャンネルMOS型電界効果トランジスタ、 30,31はインピーダンス調節回路 を示す。
法説明図、 第４図はインピーダンス調節回路の一例の回路図、 第５図は本発明の一実施例の回路図、 第６図は本発明の他の実施例の回路図、 第７図はサンプルホールド回路の一例の回路図、 第８図は第７図の動作説明用タイムチャート、 第９図は従来のアナログスイッチ回路の一例の回路図、 第10図は従来のアナログスイッチ回路の他の例の回路
図、 第11図はアナログスイッチ回路における雑音発生の説明
図、 第12図はクロック漏れの実験回路、 第13図はクロック漏れ電圧特性図である。 図において、 20はMOS型電界効果トランジスタ（FET）よりなるメイン
スイッチ、 21は入力端子、 22は制御端子、 23は出力端子、 24a,24b,C1,C2はコンデンサ、 25はＮチャンネルMOS型電界効果トランジスタ、 26,27,33はＰチャンネルMOS型電界効果トランジスタ、 30,31はインピーダンス調節回路 を示す。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−43212（ＪＰ，Ａ)
特開 昭62−295512（ＪＰ，Ａ)
特開 昭59−22423（ＪＰ，Ａ)
特開 昭64−24626（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．ドレイン及びソースのうち一方が入力側回路（28）
に接続され、他方が出力側回路（29）に接続されたMOS
型電界効果トランジスタよりなるメインスイッチ（20）
と、 一端が該メインスイッチ（20）のドレインに接続された
第１の容量素子（24a）と、 一端が該メインスイッチ（20）のソースに接続された第
２の容量素子（24b）とを有し、 該第1,第２の容量素子（24a,24b）の他端に固定的に定
電圧を印加したことを特徴とするアナログスイッチ回
路。 ２．前記第1,第２の容量素子（24a,24b）の他端は共通
に接続されてなることを特徴とする特許請求の範囲第１
項記載のアナログスイッチ回路。 ３．前記第１の容量素子（24a）の他端には第１の電圧
が印加され、前記第２の容量素子（24b）の他端には第
２の電圧が印加されることを特徴とする特許請求の範囲
第１項記載のアナログスイッチ回路。 ４．前記第1,第２の容量素子（24a,24b）の他端には、
抵抗素子（R1）を介して前記定電圧が印加されてなるこ
とを特徴とする特許請求の範囲第１項乃至第３項記載の
アナログスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62228731A JP2836688B2 (ja) | 1987-09-11 | 1987-09-11 | アナログスイッチ回路及びその調節方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62228731A JP2836688B2 (ja) | 1987-09-11 | 1987-09-11 | アナログスイッチ回路及びその調節方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6471323A JPS6471323A (en) | 1989-03-16 |
| JP2836688B2 true JP2836688B2 (ja) | 1998-12-14 |
Family
ID=16880929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62228731A Expired - Fee Related JP2836688B2 (ja) | 1987-09-11 | 1987-09-11 | アナログスイッチ回路及びその調節方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2836688B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242210A (en) * | 1989-03-24 | 1993-09-07 | Mazda Motor Corporation | Control apparatus for opening or closing roof of a vehicle |
| US6154085A (en) * | 1998-09-08 | 2000-11-28 | Maxim Integrated Products, Inc. | Constant gate drive MOS analog switch |
| JP4047824B2 (ja) | 2004-03-16 | 2008-02-13 | 株式会社東芝 | 半導体集積回路 |
| JP5104438B2 (ja) * | 2008-03-18 | 2012-12-19 | 凸版印刷株式会社 | 周期性パターンのムラ検査装置および方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922423A (ja) * | 1982-07-28 | 1984-02-04 | Hitachi Ltd | 容量切り換え回路 |
| JPS6243212A (ja) * | 1985-08-20 | 1987-02-25 | Toshiba Corp | 半導体電子スイツチ |
| JPH07120935B2 (ja) * | 1986-06-16 | 1995-12-20 | 松下電器産業株式会社 | スイツチング回路 |
| JPS6424626A (en) * | 1987-07-21 | 1989-01-26 | Nippon Telegraph & Telephone | Digital control type variable capacitor device |
-
1987
- 1987-09-11 JP JP62228731A patent/JP2836688B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6471323A (en) | 1989-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5359294A (en) | Charge-balanced switched-capacitor circuit and amplifier circuit using same | |
| KR100204180B1 (ko) | 모놀리식 집적 차동 증폭기 | |
| US5124663A (en) | Offset compensation CMOS operational amplifier | |
| US4473761A (en) | Solid state transmission gate | |
| US5391999A (en) | Glitchless switched-capacitor biquad low pass filter | |
| JP2770846B2 (ja) | Ｆｅｔスイッチ回路 | |
| US4581545A (en) | Schmitt trigger circuit | |
| EP0954904A1 (en) | Zero-delay slew-rate controlled output buffer | |
| NL8204871A (nl) | Versterker met regelbare versterking, meer in het bijzonder inrichtingen voor het verbeteren van zulk een versterker. | |
| EP0678980B1 (en) | Low distortion circuit with switched capacitors | |
| JP3102020B2 (ja) | 演算増幅回路 | |
| US4716319A (en) | Switched capacitor filter for low voltage applications | |
| US4460874A (en) | Three-terminal operational amplifier/comparator with offset compensation | |
| US5235218A (en) | Switching constant current source circuit | |
| EP0712203A1 (en) | Programmable capacitor array and method of programming | |
| JP2836688B2 (ja) | アナログスイッチ回路及びその調節方法 | |
| US20030098722A1 (en) | Low charge-dump transistor switch | |
| EP1811653A1 (en) | Amplifier input switch configuration with improved PSRR | |
| EP4106198A1 (en) | Sampling switch circuits | |
| JPH0413305A (ja) | 遅延回路 | |
| JPH0161263B2 (ja) | ||
| US20070170974A1 (en) | Amplifier feedback switch configuration with improved PSRR | |
| US4950929A (en) | Reducing resistive effects of an electrical switch | |
| JPH01161913A (ja) | クロックドライバー回路 | |
| JPH0317244B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |