KR100204180B1 - 모놀리식 집적 차동 증폭기 - Google Patents

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Abstract

이득 설정이 디지털 제어 방식으로 이루어지는 모놀리식 집적 차동 증폭기는 이득이 평행하게 탭이 형성된 2개의 저항체인(R1,R2)에 의해 설정될 수 있으며, 연산 증폭기에 접속된다. 상기 연산 증폭기는 계단형 디지털식으로 조정가능하고, 이득 설정으로 접속되는 이득 대역폭 적을 갖는 적응 증폭기(av)이다.

Description

모놀리식 집적 차동 증폭기
제1도는 본 발명에 따른 디지털식 조절 가능한 차동 증폭기의 블록도.
제2도는 적응 증폭기의 조절 가능한 주파수 응답을 도시하는 그래프.
제3도는 CMOS 기술의 적응 증폭기의 회로를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1, 2, 3, 4, 5 : 입력 av : 적응 증폭기
in : 반전 입력 ip : 비반전 입력
m1 : 제1멀티플렉서 m2 : 제2멀티플렉서
M : 기준 전위 단자 R1 : 제1 저항체인
R2 : 제2저항체인 r, c :음의 피이드백 회로망
tv : 제1상호 콘덕턴스 증폭기 to : 제2상호 콘덕턴스 증폭기
본 발명은 이득 설정이 디지털 방식으로 제어되는 모놀리식 집적 차동 증폭기에 관한 것이다. 디지털식 이득 설정된 모놀리식 집적 회로는 디지털제어 방식의 아날로그 신호용 제어단에 사용된다. 아날로그 신호가 아날로그/디지탈 변환기에 의해 디지탈화되고, 그 진폭이 폭넓게 변화될 경우에는 특히, 이득 제어가 필요하게 된다. 이러한 이득 제어가 없으면 디지털 신호 분해능은 진폭이 작은 경우 크게 감소될 것이다.
상기 제어회로가 디지털 회로로서 실행될 때 디지털화의 장점은 진폭 제어회로에 유리하다. 이때 상기 적절한 제어 시스템은 본 발명에 따라 이득 설정이 디지털 방식으로 이루어지는 아날로그 차동 증폭기이다.
1987년 12월, IEEE 저널 통권 SC-22의 제6도, 페이지 1082-1089의 고체상태 회로 (solid-state circuit)에는 프로그램 가능한 이득/손실 회로(programmable Gain/Loss Circuit)라는 발명의 명칭의 기사가 데이터 입력을 통한 이득 또는 손실로 스위치될 수 있는 모놀리식 집적회로를 상세히 기술하고 있다. CMOS 기술로 실행되는 상기 회로는 탭이 입력 1 출력 스위치(멀티플랙서)를 통해 반전 증폭기 입력으로 개별적으로 결합될 수 있는 저항기의 체인으로 형성되는 저항성 피이드백 회로망과 연산 증폭기를 포함한다. 피이드백 저항에 대한 입력 저항의 비와 이에따른 이득 설정은 선택 되는 탭설정 위치에 의존한다.
이러한, 종래 기술의 하나의 단점은 이득 대역폭 적이 연산 증폭기에 의해 고정되어 통상적으로 완전한 음의 피이드백의 가장 바람직스럽지 않은 케이스이다. 이들은 모든 다른 이득에 대해 대역폭을 감소시킨다.이득이 높게 조정되면 성취 가능한 대역폭은 더욱 좁아진다.
본 발명의 목적은 이득이 폭넓은 영역에 걸쳐 조정 가능하며, 대역폭이 고정된 이득 대역폭 적으로 제한되는 단점을 갖지 않는 모놀리식 집적회로를 제공하는데 있다.
이 목적은 특허청구범위 등으로서 성취될 수 있다.
본 발명의 기본 개념은 각각의 이득 대역폭 적이 이득 설정에 대해 형성되는 계단형 스위치 가능한 연산 증폭기의 이득 대역폭 적을 구성하는데 있다. 그 적응 구조는 멀티플렉서에 대한 디지털 제어신호에 의해 형성된 개별 이득 영역에 대해 이득 대역폭 적 설정의 단일 디지털 지정에 효과적이다. 상기 이득 대역폭 적 조정은 미세한 이득 조정보다 더 열등한다.
본 발명 및 추가의 장점은 첨부한 도면을 참조하여 더욱 상세히 설명되고 있다.
제1도의 블록도의 구성은 데이터 버스(b)의 데이터 신호가 n입력 1출력 스위치(제1 및 제2멀티플렉서)(m1,m2)뿐만 아니라 적응 증폭기(av)의 데이터 입력에 인가되는 것으로서 종래 기술과는 상이하다. 적응 증폭기의 출력 단자(O)에는 제1저항 체인(R1)이 연결되고, 다른 단부에는 반전 입력(in)이 형성되어 있다. 탭(tap)을 갖는 제2저항 체인(R2)은 비반전 입력(ip)에 연결되는 일단부를 가지며, 다른 단부에는 고정 기준전위(M)에 접속된다.
개별적인 저항 소자(r1, r2.1, r2.2, r2.3, r2.4, r3)간의 각 탭은 제1멀티플렉서(m1)의 입력(1,2,3,4,5)의 하나에 연결된다. 유사하게, 저항소자(r4, r5.1, r5.2, r5.3, r5.4, r6)간의 제2저항 체인의 각 탭은 제2멀티플렉서(m2)의 입력(1,2,3,4,5)의 하나에 연결된다. 상기 제1 및 제2 멀티플렉서의 출력은 적응 증폭기(av)의 각각의 반전 및 비반전 입력(in'),(ip')에 접속된다.
디지털 진폭 제어회로(도시생략)의 부분을 형성하는 제어기(st)는 2개의 멀티플렉서를 원하는 이득에 따라 스위치하는 데이터 신호를 갖는 데이터 버스(b)를 공급한다. 제1도에 도시된 예에서 스위치(4)가 폐쇄되면 다른 모든 스위치는 개방한다. 그러므로, 저항소자(r2.3)와 (r2.4)간의 탭은 반전 입력(in')에 연결되고, 저항소자(r5.3)과 (r5.4)간의 탭은 비반전 입력(ip')에 연결된다. 따라서, 상기 2개의 신호 경로내에 입력 저항에 대한 피이드백 저항의 비율과 이득이 결정된다.
상기 데이터 버스(b)상에 데이터와 함께 적응 증폭기(av)에는 이득 대역폭 적을 전환하는데 필요한 제어신호(k)가 공급된다.
상기 적응 증폭기(av)의 상이한 주파수 응답 곡선은 제2도에 이중 대수 표시로 개략적으로 도시되어 있다. 수평축은 주파수(f)를 나타내고, 수직축은 이득(a)을 나타낸다. 곡선 k3는 완전한 주파수 보상을 갖는 이득의 20-dB/decade 손실을 나타낸다. 이득이 증가하므로서 대역폭은 감소한다. 음(-)의 전 피이드백 a=0 dB에서 주파수(f1)에 이르게 되면 이득 a1에서 대역폭은 주파수값 f4로 감소한다. 상기 주파수 응답곡선 k2는 증가된 이득 대역폭 적을 갖는 적응 증폭기(av)를 나타낸다. 여기서 유효한 대역폭은 이득 a1, a2, a3에서 폭이 넓어진다. 음의 전 피이드백은 이러한 주파수 영역내에서 주파수 적이 20dB/decade 보다 크므로서 가능하지만은 않다.
주파수 응답 곡선 k1 및 k0에 대한 성취 가능한 대역폭은 비록 더 크지만 그들의 이득 세트는 각각 a2와 a1보다 적지 않다.
적응 증폭기(av)의 상이한 이득 대역폭 적의 설정은 CMOS 기법으로 상기 적응 증폭기 회로의 바람직한 실시예의 일부를 도시하는 제3도로부터 명백히 이해할 수 있다. 입력단은 제1상호 콘덕턴스 증폭기(tv)로 구성되며, 차동단은 상호 결합된 소오스 단자가 제1전류 소오스(qt)로부터 제1소오스 전류가 공급되는 p채널 트랜지스터쌍(t1), (t2)에 의해 형성된다. 트랜지스터 t1 및 t2의 게이트 단자는 적응 증폭기 av의 각각의 비반전 및 반전 입력 ip'와 in'을 형성한다. 입력 결합이 긴 결합 도선으로 설계되므로서 다수의 평행항 단 p의 입력단중에서 단일 하나의 단이 이들 도선에 결합된다.
제1상호 콘덕턴스 증폭기 tv에서 트랜지스터 t2의 드레인 전류는 트랜지스터 t3, t4로 이루어진 n채널 전류 미러의 입력에 공급된다. 이 전류 미러의 출력과 트랜지스터 t1의 드레인 단자는 제1노드 p1을 형성한다. 제2노드 p2는 트랜지스터 t2, t4의 드레인 단자의 접합점이다. 상기 제1 및 제2노드 p1 및 p2는 제1 및 제2전류 레일 s1 및 s2 각각에 연결되며, 활성화된 평행한 단 p로부터 드레인 전류를 2개의 노드에 추가로 공급한다. 상기 제1노드 p1는 제1상호 콘덕턴스 증폭기 tv의 출력을 나타내고, 제2상호 콘덕턴스 증폭기의 입력에 결합되며, 푸시풀(push-pull)출력 구동단으로 동작하여 출력단자 0에 연결된다. 양호한 A/B 급 푸시-풀 CMOS 출력단은 예컨데 1987년 12월, IEEE 저널 통권 SC-22의 제6호, 페이지 1082-1089에 고체 상태 회로(solid-state circuits)라는 명칭으로 상술한 기사가 기재되어 있다. 특히 바람직한 실시예는 유럽 특허 출원 제90 11 0765.6(ITT case U. Theus 13)호의 제목이다.
출력단자 0와 제1노드 p1 간의 결합은 저항 r이 커패시터 c와 직렬 구성된 음의 피이드백 회로망이다. 제1 및 제2상호 콘덕턴스 증폭기와 관련하여 음의 피이드백 회로망 r, c는 이득 odB로 떨어지는 음의 피이드백이 제공되면 개루프 이득의 20-dB/decade 주파수 절감을 가져온다. 이와 관련된 이득 대역폭 적은 제1소오스 전류의 값으로부터 발생하고, 채널 길이(Lt)와 채널폭 (wt)을 갖는 차동단 t1, t2의 상호 콘덕턴스는 필수적 양으로 상기 이득 대역폭 적내에 입력된다.
제1상호 콘덕턴스 증폭기 tv의 상호 콘덕턴스는 동일 비율로 상기 채널폭(wt)과 제1소오스 전류가 증가 또는 감소하므로서 변화될 수 있다. 서로 상이한 단의 채널 트랜지스터 t1, t2와 평행한 p채널 트랜지스터 t6, t7이 결합되는 평행한 단 p로 구성됨으로써, 상기 트랜지스터 t6, t7은 트랜지스터 t1, t2와 동일하며, 제 소오스 전류 iq에 대한 제1소오스전류의 비는 Wt 대 Wp(트랜지스터 t6,t7의 채널폭)의 비와 동일하다. 상기 제2소오스 전류 iq 는 각각의 평행한 단 p내에 상기 p 채널 트랜지스터 t6, t7의 상호 결합된 소오스 단자에 공급한다. 동일성을 유지하기 위해 Lt 및 Lp(트랜지스터 t6 및 t7의 채널길이)는 서로 동일하게 유지시킨다.
p채널 트랜지스터 t6와 t7의 게이트 단자는 각각의 반전 및 비반전 입력 ip' 및 in'에 대해 상술한 긴결합 도선에 의해 결합된다. 상기 트랜지스터 t6의 드레인 단자는 제1전류 레일 s1 에 의해 제1노드 p1에 결합되어 있고, 트랜지스터 t7의 드레인 단자는 제2전류 레일 s2 에 의해 제2노드 p2에 결합되어 있다. 통상의 n웰(n-well)의 결합을 통해 양의 공급 전위 V로 상기 p채널 트랜지스터 t1, t2 의 임계 전압의 바람직스럽지 않은 증가를 예방하기 위해 상기 n웰은 상기 트랜지스터 t1, t2의 통상의 소오스 전위와 관련된다. 또한, 이는 상기 두입력 ip', in'에서 상기 DC레벨에 독립적으로 제1상호 콘덕턴스 증폭기 tv의 상호 콘덕턴스를 유지시킨다. 동일한 이유로서 또한, 상기 p채널 트랜지스터 t6, t7의 n웰은 나중의 공통 소오스 전위에 결합되어진다. 그러나, 이것은 단지 평행단 p가 활성화될때만 인가된다. 상기 행단이 오프되면 상기 n웰 전위는 p채널 트랜지스터 t12 에 의해 양의 공급 단자 v로 전환될 것이다. 그와 동시에 웰단자와 공통 소오스 전위간의 경로는 n채널 트랜지스터 t10에 의해 p채널 트랜지스터 t11를 통해 개방되며, 상기 제2전류 소오스 q의 전류 iq는 기준 전압 단자 M으로 흐르게 된다. 이러한 전환 동작은 데이터 버스 b를 통해 각각의 평행단 p로 공급되는 1비트 제어 신호 k'로 발생된다. p채널 트랜지스터 t11, t12에 대해 차례대로 서로 반대로 스위치 되기 위해서 1비트 제어 신호는 인버터 t13에 의해 트랜지스터 t12의 게이트 단자에 앞서 반전된다.
각각의 평행단내에 이러한 전환 설비를 통해 차동단 t1, t2에 대한 최적의 동일성은 각각의 활성화된 평행단 p에 의해 성취될 수 있다. 상기 평행단이 오프되어 개별 전위는 차동단 t1, t2에 효율적이고, 전류 소오스 qt, q가 최소화 되도록 전환된다. 상기 스위치 오프된 평행단은 상기 트랜지스터 t10을 통한 전류 방전과, 상기 전류 소오스의 캐스코우드(cascode)결합에 의해 공동으로 제어되는 전류 소오스에 반작용한다. p채널 트랜지스터 t5, t6를 포함하는 제1전류 소오스 qt는 각각의 제1 및 제1바이어스 전압 v1, v2에 의해 제어된다. 상기 제2전류 소오스 q는 캐스코우드 p채널 트랜지스터쌍 t8, t9로 형성되어 아날로그식으로 제어된다.

Claims (6)

  1. 이득 설정이 디지털 제어 방식으로 이루어지는 모놀리식 집적 차동 증폭기에 있어서, 적응 증폭기(av)의 반전 입력(in')에 접속되는 출력을 갖는 제1멀티플렉서(m1)의 입력(1,.....,5)에 접속된 탭을 갖는 제1저항체인(R1)과; 적응 증폭기(av)의 비반전 입력(ip')에 결합되는 병렬 제어식 제1멀티플렉서(m2)의 입력(1,....,5)에 접속된 탭을 갖는 제2저항 체인(R2)을 구비하며; 상기 제1 및 제2저항 체인의 입력은 각각 상기 차동 증폭기의 반전 및 비반전 입력(in, ip)을 형성하고, 상기 제1 및 제2저항 체인의 출력은 각각 상기 적응 증폭기(av)의 출력단자(0) 및 기준 전위 단자(M)에 접속되며, 상기 제1 및 제2멀티플렉서(m1,m2)와 상기 적응 증폭기(av)의 제어 입력은 데이터 버스(b)에 접속되며, 상기 적응 증폭기(av)는 인가된 데이터 신호를 통해 그것의 계단형 이득 대역폭 적을 절환하는 장치를 포함하는 것을 특징으로 하는 모놀리식 집적 차동 증폭기.
  2. 제1항에 있어서, 상기 적응 증폭기(av)는 입력단으로서 제1상호 콘덕턴스 증폭기(tv)와, 출력단으로서 제2상호 콘덕턴스 증폭기(t0)와, 주파수 응답을 결정하는 음의 피이드백 회로망(r,c)을 구비하고, 상기 제1상호 콘덕턴스 증폭기(tv)의 상호 콘덕턴스는 상기 제1상호 콘덕턴스 증폭기(tv)의 차동단에 대해 디자인이 동일한 병열단(p)에 의해 계단형으로 변화 가능하 것을 특징으로 하는 차동 증폭기.
  3. 제2항에 있어서, 상기 회로는 CMOS 기술을 사용하여 집적화 되는 것을 특징으로 하는 차동 증폭기.
  4. 제3항에 있어서, 상기 제1상호 콘덕턴스 증폭기(tv)의 차동단은 공통 소오스 단자가 제1소오스 전류(it)로 공급되고, 채널폭(Wt) 및 채널 길이(Lt)가 고정되는 제1 p채널 트랜지스터(t1)및 제2 p채널 트랜지스터(t2)를 포함하고, 각 병열단(p)은 공통 소오스 단자가 제2소오스 전류(iq)로 공급되고, 채널폭(Wp) 및 채널길이(Lp)가 고정되는 제3 p채널 트랜지스터(t6) 및 제4 p채널 트랜지스터(t7)를 포함하며, 각 병열단(p)에서 소오스 전류(iq), 채널폭(wp) 및 채널 길이(Lp)는 다음과 같이 고정되는데, 채널길이(Lp)는 상기 제1 및 제2 p채널 트랜지스터(t1,t2)내에서 동일 길이를 가지고, 상기 제1 및 제2 p채널 트랜지스터(t1,r2)의 채널폭(Wt)에 대한 병열단 (p)의 채널폭(Wp)의 비는 상기 제1소오스 전류(it)에 대한 상기 제2소오스 전류(iq)의 비와 동일한 것을 특징으로 하는 차동 증폭기.
  5. 제3항 또는 제4항에 있어서, 모든 활성화된 병열단(p)에서 제2 및 제3 p채널 트랜지스터(t6,t7)에 대해 각각의 n웰은 상기 제2 및 제3 p채널 트랜지스터(t6,t7)의 각 소오스 전위에 대해 스위칭 장치를 통해 접속되며, 모든 비활성화된 병렬단(p)에서 상기 n웰은 고 공급전위(v)에 접속되는 것을 특징으로 하는 차동 증폭기.
  6. 제4항에 있어서, 비활성화된 병열단(p)에서 상기 제2소오스 전류(iq)는 기준 전위 단자(M)로 절환되는 것을 특징으로 하는 차동 증폭기.
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