JPS62133807A - 可変利得増巾器 - Google Patents
可変利得増巾器Info
- Publication number
- JPS62133807A JPS62133807A JP27417085A JP27417085A JPS62133807A JP S62133807 A JPS62133807 A JP S62133807A JP 27417085 A JP27417085 A JP 27417085A JP 27417085 A JP27417085 A JP 27417085A JP S62133807 A JPS62133807 A JP S62133807A
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- JP
- Japan
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- gain
- band
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- division
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- Pending
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- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は可変利得制御回路に関し、特に乗算型Ｄ／Ａ変
換器を用いた可変利得増幅器に適用し得るものである。
換器を用いた可変利得増幅器に適用し得るものである。
本発明は演算増巾器に負帰還回路と入力側回路とを構成
する回路網を接続すると共に、２つの入力信号の乗算と
除算とを選択的に行わせるように成し、上記除算時にお
いて利得が１より小さくなるようにしたことによって、
乗算時と除算時とで必要な帯域を確保するようにしたも
のである。
する回路網を接続すると共に、２つの入力信号の乗算と
除算とを選択的に行わせるように成し、上記除算時にお
いて利得が１より小さくなるようにしたことによって、
乗算時と除算時とで必要な帯域を確保するようにしたも
のである。
従来より第１０図に示すような、演算増巾器７と乗算型
Ｄ／Ａ変換器６とから成る可変利得増巾器が知られてい
る。乗算型Ｄ／Ａ変換器６としては、第１１図に示すよ
うに、複数個の抵抗Ｒ１２Ｒとアナログスイッチ８８，
８□−−−−−−・８．、と端子１〜４，５．．５□−
−−−−−−５，とにより構成されたＲ−２Ｒ型回路網
が用いられる。上記端子５．〜５゜はｎビットのディジ
タル信号りの入力端子であり、各端子５．〜５ｏに入力
されたｒＨＪの信号により、アナログスイッチ８．〜８
、は、端子２側の接点Ｈに閉ざされ、ｒＬＪの信号によ
り端子４側の接点りに閉ざされるように成されている。
Ｄ／Ａ変換器６とから成る可変利得増巾器が知られてい
る。乗算型Ｄ／Ａ変換器６としては、第１１図に示すよ
うに、複数個の抵抗Ｒ１２Ｒとアナログスイッチ８８，
８□−−−−−−・８．、と端子１〜４，５．．５□−
−−−−−−５，とにより構成されたＲ−２Ｒ型回路網
が用いられる。上記端子５．〜５゜はｎビットのディジ
タル信号りの入力端子であり、各端子５．〜５ｏに入力
されたｒＨＪの信号により、アナログスイッチ８．〜８
、は、端子２側の接点Ｈに閉ざされ、ｒＬＪの信号によ
り端子４側の接点りに閉ざされるように成されている。
また端子１と端子２との間には負帰還抵抗Ｒが接続され
ている。
ている。
このＤ／Ａ変換器６は第１０図のように、端子１が演算
増巾器７の負帰還回路に接続され、端子２が演算増巾器
７の反転端子に接続され、端子４が接地されている。そ
して端子３にアナログ信号Ａが入力されることにより、
演算増巾器７よりアナログ出力信号ＡＯを得るようにし
ている。この場合、演算増巾器７は反転増巾器として動
作する。
増巾器７の負帰還回路に接続され、端子２が演算増巾器
７の反転端子に接続され、端子４が接地されている。そ
して端子３にアナログ信号Ａが入力されることにより、
演算増巾器７よりアナログ出力信号ＡＯを得るようにし
ている。この場合、演算増巾器７は反転増巾器として動
作する。
上記構成によれば、アナログスイッチ８Ｉ〜８７に夫々
接続された抵抗２Ｒには、端子３から入力される信号Ａ
の電流をＭＳＢ〜ＬＳＢに応じて夫夫１／２．１／４．
１／８−−−−−−−一−１／２’に分流した電流が流
れる。これらの電流は、信号りの内容に応じてスイッチ
８．〜８゜が切換えられることにより、端子４から接地
側に流れたり又は端子２で合流されて演算増巾器７へ流
れる。この場合の演算増巾器７の出力信号ＡＯは、 Ａ Ｏ＝ Ａ Ｘ− ２″ で表わされる。この式から明らかなようにＡＯはＡＸＤ
の積に比例し、ＤがオールｒＬＪのとき、ＡＯは最小値
「０」となり、ＤがオールｒＨＪのときＡＯは最大値「
１」となる。従って、この回路は乗算型可変利得増巾器
として動作し、その利得は一００ｄＢ〜０ｄＢ（０倍〜
１倍）となる。このような乗算型可変利得増巾器は例え
ば特願昭６０−５７２１６号に開示される信号伸長器に
用いることができる。
接続された抵抗２Ｒには、端子３から入力される信号Ａ
の電流をＭＳＢ〜ＬＳＢに応じて夫夫１／２．１／４．
１／８−−−−−−−一−１／２’に分流した電流が流
れる。これらの電流は、信号りの内容に応じてスイッチ
８．〜８゜が切換えられることにより、端子４から接地
側に流れたり又は端子２で合流されて演算増巾器７へ流
れる。この場合の演算増巾器７の出力信号ＡＯは、 Ａ Ｏ＝ Ａ Ｘ− ２″ で表わされる。この式から明らかなようにＡＯはＡＸＤ
の積に比例し、ＤがオールｒＬＪのとき、ＡＯは最小値
「０」となり、ＤがオールｒＨＪのときＡＯは最大値「
１」となる。従って、この回路は乗算型可変利得増巾器
として動作し、その利得は一００ｄＢ〜０ｄＢ（０倍〜
１倍）となる。このような乗算型可変利得増巾器は例え
ば特願昭６０−５７２１６号に開示される信号伸長器に
用いることができる。
次に第１０図において、端子３と端子１とを入れ替えて
接続すると、第１２図に示すような除算型可変利得増巾
器が構成される。
接続すると、第１２図に示すような除算型可変利得増巾
器が構成される。
この場合は演算増巾器７の反転端子には端子１．２間の
抵抗Ｒが接続されると共に、アナログスイッチ８１〜８
ｏの切換えによって変化する抵抗が演算増巾器７の負帰
還回路に接続される。従って、この除算型可変利得増巾
器の出力Ａ○は、ν ＡＯ＝ＡＸ− となり、ＡをＤで除算した値に比例するものとなる。従
って、ＤがオールｒＬＪのとき、ＡＯは最小値「■」と
なり、ＤがオールｒＨＪのときＡＯは最小値「１」とな
る。即ち、利得はＯｄＢ〜−１−ｏｏ ｄ ［３〜（１
倍〜■倍）となる。尚、実際には演算増巾器７の開放利
得によって■にはならない。
抵抗Ｒが接続されると共に、アナログスイッチ８１〜８
ｏの切換えによって変化する抵抗が演算増巾器７の負帰
還回路に接続される。従って、この除算型可変利得増巾
器の出力Ａ○は、ν ＡＯ＝ＡＸ− となり、ＡをＤで除算した値に比例するものとなる。従
って、ＤがオールｒＬＪのとき、ＡＯは最小値「■」と
なり、ＤがオールｒＨＪのときＡＯは最小値「１」とな
る。即ち、利得はＯｄＢ〜−１−ｏｏ ｄ ［３〜（１
倍〜■倍）となる。尚、実際には演算増巾器７の開放利
得によって■にはならない。
このような除算型可変利得増巾器は、例えば特願昭６０
−５７２１３号に開示される信号圧縮器に用いることが
できる。
−５７２１３号に開示される信号圧縮器に用いることが
できる。
次に上述した乗算型及び除算型可変利得増巾器の帯域に
ついて検討する。
ついて検討する。
第１３図は演算増巾器の利得・帯域幅積ＣＢと利得との
関係を示すボーデ線図である。 演算増巾器は一般に周
波数が低い程利得が大きく、一定のＧＢにおいて利得は
ゼロになる。前述したように乗算型の場合は、利得はＯ
ｄＢ〜−ｏｏｄＢ（１□〜ＧＢとなる。また除算型の場
合は、刊侍ば〔発明が解決しようとする問題点〕 第１４図に示すように、乗算型Ｄ／Ａ変換器６の端子１
と端子３とをスイッチ９．１０により切換えることによ
り、可変利得増巾器を乗算型と乗となり、除算型で用い
た場合の帯域は□〜０ととなるので、乗算型では帯域が
余り、除算型では帯域が不足することになる。
関係を示すボーデ線図である。 演算増巾器は一般に周
波数が低い程利得が大きく、一定のＧＢにおいて利得は
ゼロになる。前述したように乗算型の場合は、利得はＯ
ｄＢ〜−ｏｏｄＢ（１□〜ＧＢとなる。また除算型の場
合は、刊侍ば〔発明が解決しようとする問題点〕 第１４図に示すように、乗算型Ｄ／Ａ変換器６の端子１
と端子３とをスイッチ９．１０により切換えることによ
り、可変利得増巾器を乗算型と乗となり、除算型で用い
た場合の帯域は□〜０ととなるので、乗算型では帯域が
余り、除算型では帯域が不足することになる。
この問題を解決するためには、ＧＢの大きな演算増巾器
を用いることが考えられるが、実用上必要なＣＢは現実
的な値からかけはなれた大きさとなるので、殆んど入手
は不可能である。
を用いることが考えられるが、実用上必要なＣＢは現実
的な値からかけはなれた大きさとなるので、殆んど入手
は不可能である。
本発明においては、除算時に利得が１よりも小さくなる
ように回路網の定数、例えば抵抗値を選ぶようにしてい
る。
ように回路網の定数、例えば抵抗値を選ぶようにしてい
る。
乗算型及び除算型の利得可変範囲を拡大して必要な帯域
を確保することができる。
を確保することができる。
第１図は本発明の第１の実施例を示すもので、第１１図
と同一部分には同一符号を付しである。
と同一部分には同一符号を付しである。
本実施例においては、端子１と端子２との間に抵抗ａＲ
（但し、ａ＞１とする）を接続している。
（但し、ａ＞１とする）を接続している。
このように構成することにより、要求される帯域ＢＷに
対して、 Ｗ に設定した場合、第１４図の回路において一定のレベル
範囲のディジタル信号りを入力するものとすると、乗算
型及び除算型で用いる場合の各々の利得は次のようにな
る。
対して、 Ｗ に設定した場合、第１４図の回路において一定のレベル
範囲のディジタル信号りを入力するものとすると、乗算
型及び除算型で用いる場合の各々の利得は次のようにな
る。
乗算型の場合、
第１１図における負帰還抵抗Ｒがａ倍となっているので
、利得は０倍〜ａ倍となり、可変範囲は除算型の場合、 利得は１ ／ ａ倍〜ａ倍となり、可変範囲はａ／１／
ａ＝ａ２倍となる。従って、得られる帯域は第ａ＋１ 上記第２図と第１３図とを比較すれば明らかなように、
第２図では乗算型と除算型とで共有する帯域が生じてお
り、演算増巾器７のＧ−Ｂを特に大きくすることなく、
第１４図の回路を乗算型と除算型とに切換えて使用する
ことができる。
、利得は０倍〜ａ倍となり、可変範囲は除算型の場合、 利得は１ ／ ａ倍〜ａ倍となり、可変範囲はａ／１／
ａ＝ａ２倍となる。従って、得られる帯域は第ａ＋１ 上記第２図と第１３図とを比較すれば明らかなように、
第２図では乗算型と除算型とで共有する帯域が生じてお
り、演算増巾器７のＧ−Ｂを特に大きくすることなく、
第１４図の回路を乗算型と除算型とに切換えて使用する
ことができる。
第３図は第２の実施例を示すもので、乗算型Ｄ／Ａ変換
器６の一部のみを図示しである。
器６の一部のみを図示しである。
本実施例においては端子１と端子２との間に抵抗ａＲ（
ａ＞１）と抵抗ｂＲ（ｂ＞Ｏ）とを接続して、これらの
抵抗をスイッチ１１により切換えるようにしている。こ
の場合、乗算型ではスイッチ１１により、抵抗ｂＲが接
続され、除算型では抵抗ａＲが接続される。
ａ＞１）と抵抗ｂＲ（ｂ＞Ｏ）とを接続して、これらの
抵抗をスイッチ１１により切換えるようにしている。こ
の場合、乗算型ではスイッチ１１により、抵抗ｂＲが接
続され、除算型では抵抗ａＲが接続される。
上記構成によれば、除算型の最小利得を乗算型の最大利
得と切り離して独立に設定することができる。
得と切り離して独立に設定することができる。
第４図は第３の実施例を示すもので、乗算型Ｄ′／Ａ変
換器６に端子１′を追加して、この端子１′と端子２と
の間に乗算型で使用される抵抗ｂＲ（ｂ＞Ｏ）を接続す
ると共に、端子１と端子２との間に除算型で使用される
抵抗ａＲ（ａ＞１）を接続したものである。
換器６に端子１′を追加して、この端子１′と端子２と
の間に乗算型で使用される抵抗ｂＲ（ｂ＞Ｏ）を接続す
ると共に、端子１と端子２との間に除算型で使用される
抵抗ａＲ（ａ＞１）を接続したものである。
第５図は上記端子１′が設けられたＤ／Ａ変換器６を用
いた場合の乗算型、除算型切換え可能な可変利得増巾器
の構成を示す。
いた場合の乗算型、除算型切換え可能な可変利得増巾器
の構成を示す。
上記第２及び第３の実施例における利得及び可変範囲は
下記のようになる。
下記のようになる。
乗算型 利得二０倍〜ｂ倍、可変範囲■倍除算型 利得
＝１７ａ倍〜ａ倍、可変範囲３２倍以上述べたように、
除算型の場合に演算増巾器７の利得が１より小さくなる
ように、負帰還抵抗及び入力側の抵抗の大きさを選ぶこ
とにより、一定のレベル範囲のディジタル信号りに対し
て乗算型及び除算型の利得可変範囲を拡大し、これによ
って必要な帯域を確保することができる。
＝１７ａ倍〜ａ倍、可変範囲３２倍以上述べたように、
除算型の場合に演算増巾器７の利得が１より小さくなる
ように、負帰還抵抗及び入力側の抵抗の大きさを選ぶこ
とにより、一定のレベル範囲のディジタル信号りに対し
て乗算型及び除算型の利得可変範囲を拡大し、これによ
って必要な帯域を確保することができる。
上述した各実施例は何れもＲ−２Ｒ型回路編を用いた場
合であるが、他の構成を有する回路網を用いることもで
きる。
合であるが、他の構成を有する回路網を用いることもで
きる。
第６図〜第９図は抵抗Ｒ１〜Ｒ７から成る回路−を使用
した場合の第４〜第７の実施例を示す。
した場合の第４〜第７の実施例を示す。
尚、各図における端子１〜４はＲ−２Ｒ型回路網の端子
１〜４と対応する端子である。
１〜４と対応する端子である。
第６図と第７図とは同じ回路網が使用されており、第６
図は乗算型、第７図は除算型を示す。またディジタル信
号りによってスイッチ８の接点８１〜８□が切換えられ
ることにより、抵抗Ｒ３〜Ｒ。
図は乗算型、第７図は除算型を示す。またディジタル信
号りによってスイッチ８の接点８１〜８□が切換えられ
ることにより、抵抗Ｒ３〜Ｒ。
が選択的に接続されるように成されている。
第８図と第９図とは抵抗ａＲ，ｂＲを含む同じ回路網が
使用されており、第８図は乗算型、第９図は除算型であ
る。また抵抗ａＲとｂＲとを切換えるスイッチ１１が設
けられると共に、スイッチ８の接点８１〜８、がディジ
タル信号りにより切換えられるように成されている。
使用されており、第８図は乗算型、第９図は除算型であ
る。また抵抗ａＲとｂＲとを切換えるスイッチ１１が設
けられると共に、スイッチ８の接点８１〜８、がディジ
タル信号りにより切換えられるように成されている。
共通の回路網と演算増巾器とを用いて、乗算型可変利得
増巾器と除算型可変利得増巾器とを切換え可能に構成す
る場合に、演算増巾器のＧＢを大きくすることなく、必
要な帯域を確保することができる。
増巾器と除算型可変利得増巾器とを切換え可能に構成す
る場合に、演算増巾器のＧＢを大きくすることなく、必
要な帯域を確保することができる。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１の実施例によるボーデ線図、第３図及び第４図は第
２及び第３の実施例を示す回路図、第５図は乗算型と除
算型切換え可能な可変利得増巾器の実施例を示すブロッ
ク図、第６〜第９図は第４〜第７の実施例を示す回路図
、第１０図は本発明を適用し得る乗算型Ｄ／Ａ変換器を
用いた可変利得増巾器のブロック図、第１１図は乗算型
Ｄ／Ａ変換器の回路図、第１２図は本発明を適用し得る
除算型Ｄ／Ａ変換器を用いた可変利得増巾器のブロック
図、第１３図は第１１図及び第１２図のボーデ線図、第
１４図は乗算型と除算型切換え可能な可変利得増巾器の
他の実施例を示すブロック図である。 なお、図面に用いた符号において、 ６・−一−−−−−−−・−・・−・乗算型Ｄ／Ａ変換
器７−−−−−−−−−一・−一一−−演算増中器９、
１０．１１−・−・−スイッチ ａ Ｒ、ｂ Ｒ−−−−−−−−一・抵抗である。
第１の実施例によるボーデ線図、第３図及び第４図は第
２及び第３の実施例を示す回路図、第５図は乗算型と除
算型切換え可能な可変利得増巾器の実施例を示すブロッ
ク図、第６〜第９図は第４〜第７の実施例を示す回路図
、第１０図は本発明を適用し得る乗算型Ｄ／Ａ変換器を
用いた可変利得増巾器のブロック図、第１１図は乗算型
Ｄ／Ａ変換器の回路図、第１２図は本発明を適用し得る
除算型Ｄ／Ａ変換器を用いた可変利得増巾器のブロック
図、第１３図は第１１図及び第１２図のボーデ線図、第
１４図は乗算型と除算型切換え可能な可変利得増巾器の
他の実施例を示すブロック図である。 なお、図面に用いた符号において、 ６・−一−−−−−−−・−・・−・乗算型Ｄ／Ａ変換
器７−−−−−−−−−一・−一一−−演算増中器９、
１０．１１−・−・−スイッチ ａ Ｒ、ｂ Ｒ−−−−−−−−一・抵抗である。
Claims (1)
- 【特許請求の範囲】 演算増巾器、 上記演算増巾器の負帰還回路と入力側回路とを構成する
回路網、 ２つの入力信号の乗算と除算とを選択的に行わせる手段
、 上記除算時において利得が１より小さくなるように上記
回路網の定数を選ぶ手段、 を設けて成る可変利得増巾器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27417085A JPS62133807A (ja) | 1985-12-05 | 1985-12-05 | 可変利得増巾器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27417085A JPS62133807A (ja) | 1985-12-05 | 1985-12-05 | 可変利得増巾器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62133807A true JPS62133807A (ja) | 1987-06-17 |
Family
ID=17538010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27417085A Pending JPS62133807A (ja) | 1985-12-05 | 1985-12-05 | 可変利得増巾器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62133807A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0365087A (ja) * | 1989-07-31 | 1991-03-20 | Gold Star Co Ltd | サーボモーターの速度制御回路 |
| JPH04134487A (ja) * | 1990-09-27 | 1992-05-08 | Nec Corp | 液晶駆動用集積回路 |
| US5285169A (en) * | 1991-08-24 | 1994-02-08 | Deutsche Itt Industries Gmbh | Monolithic integrated differential amplifier with digital gain setting |
-
1985
- 1985-12-05 JP JP27417085A patent/JPS62133807A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0365087A (ja) * | 1989-07-31 | 1991-03-20 | Gold Star Co Ltd | サーボモーターの速度制御回路 |
| JPH04134487A (ja) * | 1990-09-27 | 1992-05-08 | Nec Corp | 液晶駆動用集積回路 |
| US5285169A (en) * | 1991-08-24 | 1994-02-08 | Deutsche Itt Industries Gmbh | Monolithic integrated differential amplifier with digital gain setting |
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