JPS62133807A - 可変利得増巾器 - Google Patents

可変利得増巾器

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Publication number
JPS62133807A
JPS62133807A JP27417085A JP27417085A JPS62133807A JP S62133807 A JPS62133807 A JP S62133807A JP 27417085 A JP27417085 A JP 27417085A JP 27417085 A JP27417085 A JP 27417085A JP S62133807 A JPS62133807 A JP S62133807A
Authority
JP
Japan
Prior art keywords
type
gain
band
multiplication
division
Prior art date
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Pending
Application number
JP27417085A
Other languages
English (en)
Inventor
Hideki Fukazawa
秀木 深澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
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Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP27417085A priority Critical patent/JPS62133807A/ja
Publication of JPS62133807A publication Critical patent/JPS62133807A/ja
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  • Control Of Amplification And Gain Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は可変利得制御回路に関し、特に乗算型D/A変
換器を用いた可変利得増幅器に適用し得るものである。
〔発明の概要〕
本発明は演算増巾器に負帰還回路と入力側回路とを構成
する回路網を接続すると共に、2つの入力信号の乗算と
除算とを選択的に行わせるように成し、上記除算時にお
いて利得が1より小さくなるようにしたことによって、
乗算時と除算時とで必要な帯域を確保するようにしたも
のである。
〔従来の技術〕
従来より第10図に示すような、演算増巾器7と乗算型
D/A変換器6とから成る可変利得増巾器が知られてい
る。乗算型D/A変換器6としては、第11図に示すよ
うに、複数個の抵抗R12Rとアナログスイッチ88,
8□−−−−−−・8.、と端子1〜4,5..5□−
−−−−−−5,とにより構成されたR−2R型回路網
が用いられる。上記端子5.〜5゜はnビットのディジ
タル信号りの入力端子であり、各端子5.〜5oに入力
されたrHJの信号により、アナログスイッチ8.〜8
、は、端子2側の接点Hに閉ざされ、rLJの信号によ
り端子4側の接点りに閉ざされるように成されている。
また端子1と端子2との間には負帰還抵抗Rが接続され
ている。
このD/A変換器6は第10図のように、端子1が演算
増巾器7の負帰還回路に接続され、端子2が演算増巾器
7の反転端子に接続され、端子4が接地されている。そ
して端子3にアナログ信号Aが入力されることにより、
演算増巾器7よりアナログ出力信号AOを得るようにし
ている。この場合、演算増巾器7は反転増巾器として動
作する。
上記構成によれば、アナログスイッチ8I〜87に夫々
接続された抵抗2Rには、端子3から入力される信号A
の電流をMSB〜LSBに応じて夫夫1/2.1/4.
1/8−−−−−−−一−1/2’に分流した電流が流
れる。これらの電流は、信号りの内容に応じてスイッチ
8.〜8゜が切換えられることにより、端子4から接地
側に流れたり又は端子2で合流されて演算増巾器7へ流
れる。この場合の演算増巾器7の出力信号AOは、 A O= A X− 2″ で表わされる。この式から明らかなようにAOはAXD
の積に比例し、DがオールrLJのとき、AOは最小値
「0」となり、DがオールrHJのときAOは最大値「
1」となる。従って、この回路は乗算型可変利得増巾器
として動作し、その利得は一00dB〜0dB(0倍〜
1倍)となる。このような乗算型可変利得増巾器は例え
ば特願昭60−57216号に開示される信号伸長器に
用いることができる。
次に第10図において、端子3と端子1とを入れ替えて
接続すると、第12図に示すような除算型可変利得増巾
器が構成される。
この場合は演算増巾器7の反転端子には端子1.2間の
抵抗Rが接続されると共に、アナログスイッチ81〜8
oの切換えによって変化する抵抗が演算増巾器7の負帰
還回路に接続される。従って、この除算型可変利得増巾
器の出力A○は、ν AO=AX− となり、AをDで除算した値に比例するものとなる。従
って、DがオールrLJのとき、AOは最小値「■」と
なり、DがオールrHJのときAOは最小値「1」とな
る。即ち、利得はOdB〜−1−oo d [3〜(1
倍〜■倍)となる。尚、実際には演算増巾器7の開放利
得によって■にはならない。
このような除算型可変利得増巾器は、例えば特願昭60
−57213号に開示される信号圧縮器に用いることが
できる。
次に上述した乗算型及び除算型可変利得増巾器の帯域に
ついて検討する。
第13図は演算増巾器の利得・帯域幅積CBと利得との
関係を示すボーデ線図である。 演算増巾器は一般に周
波数が低い程利得が大きく、一定のGBにおいて利得は
ゼロになる。前述したように乗算型の場合は、利得はO
dB〜−oodB(1□〜GBとなる。また除算型の場
合は、刊侍ば〔発明が解決しようとする問題点〕 第14図に示すように、乗算型D/A変換器6の端子1
と端子3とをスイッチ9.10により切換えることによ
り、可変利得増巾器を乗算型と乗となり、除算型で用い
た場合の帯域は□〜0ととなるので、乗算型では帯域が
余り、除算型では帯域が不足することになる。
この問題を解決するためには、GBの大きな演算増巾器
を用いることが考えられるが、実用上必要なCBは現実
的な値からかけはなれた大きさとなるので、殆んど入手
は不可能である。
〔問題点を解決するための手段〕
本発明においては、除算時に利得が1よりも小さくなる
ように回路網の定数、例えば抵抗値を選ぶようにしてい
る。
〔作用〕
乗算型及び除算型の利得可変範囲を拡大して必要な帯域
を確保することができる。
〔実施例〕
第1図は本発明の第1の実施例を示すもので、第11図
と同一部分には同一符号を付しである。
本実施例においては、端子1と端子2との間に抵抗aR
(但し、a>1とする)を接続している。
このように構成することにより、要求される帯域BWに
対して、 W に設定した場合、第14図の回路において一定のレベル
範囲のディジタル信号りを入力するものとすると、乗算
型及び除算型で用いる場合の各々の利得は次のようにな
る。
乗算型の場合、 第11図における負帰還抵抗Rがa倍となっているので
、利得は0倍〜a倍となり、可変範囲は除算型の場合、 利得は1 / a倍〜a倍となり、可変範囲はa/1/
a=a2倍となる。従って、得られる帯域は第a+1 上記第2図と第13図とを比較すれば明らかなように、
第2図では乗算型と除算型とで共有する帯域が生じてお
り、演算増巾器7のG−Bを特に大きくすることなく、
第14図の回路を乗算型と除算型とに切換えて使用する
ことができる。
第3図は第2の実施例を示すもので、乗算型D/A変換
器6の一部のみを図示しである。
本実施例においては端子1と端子2との間に抵抗aR(
a>1)と抵抗bR(b>O)とを接続して、これらの
抵抗をスイッチ11により切換えるようにしている。こ
の場合、乗算型ではスイッチ11により、抵抗bRが接
続され、除算型では抵抗aRが接続される。
上記構成によれば、除算型の最小利得を乗算型の最大利
得と切り離して独立に設定することができる。
第4図は第3の実施例を示すもので、乗算型D′/A変
換器6に端子1′を追加して、この端子1′と端子2と
の間に乗算型で使用される抵抗bR(b>O)を接続す
ると共に、端子1と端子2との間に除算型で使用される
抵抗aR(a>1)を接続したものである。
第5図は上記端子1′が設けられたD/A変換器6を用
いた場合の乗算型、除算型切換え可能な可変利得増巾器
の構成を示す。
上記第2及び第3の実施例における利得及び可変範囲は
下記のようになる。
乗算型 利得二0倍〜b倍、可変範囲■倍除算型 利得
=17a倍〜a倍、可変範囲32倍以上述べたように、
除算型の場合に演算増巾器7の利得が1より小さくなる
ように、負帰還抵抗及び入力側の抵抗の大きさを選ぶこ
とにより、一定のレベル範囲のディジタル信号りに対し
て乗算型及び除算型の利得可変範囲を拡大し、これによ
って必要な帯域を確保することができる。
上述した各実施例は何れもR−2R型回路編を用いた場
合であるが、他の構成を有する回路網を用いることもで
きる。
第6図〜第9図は抵抗R1〜R7から成る回路−を使用
した場合の第4〜第7の実施例を示す。
尚、各図における端子1〜4はR−2R型回路網の端子
1〜4と対応する端子である。
第6図と第7図とは同じ回路網が使用されており、第6
図は乗算型、第7図は除算型を示す。またディジタル信
号りによってスイッチ8の接点81〜8□が切換えられ
ることにより、抵抗R3〜R。
が選択的に接続されるように成されている。
第8図と第9図とは抵抗aR,bRを含む同じ回路網が
使用されており、第8図は乗算型、第9図は除算型であ
る。また抵抗aRとbRとを切換えるスイッチ11が設
けられると共に、スイッチ8の接点81〜8、がディジ
タル信号りにより切換えられるように成されている。
〔発明の効果〕
共通の回路網と演算増巾器とを用いて、乗算型可変利得
増巾器と除算型可変利得増巾器とを切換え可能に構成す
る場合に、演算増巾器のGBを大きくすることなく、必
要な帯域を確保することができる。
【図面の簡単な説明】
第1図は本発明の第1の実施例を示す回路図、第2図は
第1の実施例によるボーデ線図、第3図及び第4図は第
2及び第3の実施例を示す回路図、第5図は乗算型と除
算型切換え可能な可変利得増巾器の実施例を示すブロッ
ク図、第6〜第9図は第4〜第7の実施例を示す回路図
、第10図は本発明を適用し得る乗算型D/A変換器を
用いた可変利得増巾器のブロック図、第11図は乗算型
D/A変換器の回路図、第12図は本発明を適用し得る
除算型D/A変換器を用いた可変利得増巾器のブロック
図、第13図は第11図及び第12図のボーデ線図、第
14図は乗算型と除算型切換え可能な可変利得増巾器の
他の実施例を示すブロック図である。 なお、図面に用いた符号において、 6・−一−−−−−−−・−・・−・乗算型D/A変換
器7−−−−−−−−−一・−一一−−演算増中器9、
10.11−・−・−スイッチ a R、b R−−−−−−−−一・抵抗である。

Claims (1)

  1. 【特許請求の範囲】 演算増巾器、 上記演算増巾器の負帰還回路と入力側回路とを構成する
    回路網、 2つの入力信号の乗算と除算とを選択的に行わせる手段
    、 上記除算時において利得が1より小さくなるように上記
    回路網の定数を選ぶ手段、 を設けて成る可変利得増巾器。
JP27417085A 1985-12-05 1985-12-05 可変利得増巾器 Pending JPS62133807A (ja)

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JPS62133807A true JPS62133807A (ja) 1987-06-17

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ID=17538010

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JP (1) JPS62133807A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0365087A (ja) * 1989-07-31 1991-03-20 Gold Star Co Ltd サーボモーターの速度制御回路
JPH04134487A (ja) * 1990-09-27 1992-05-08 Nec Corp 液晶駆動用集積回路
US5285169A (en) * 1991-08-24 1994-02-08 Deutsche Itt Industries Gmbh Monolithic integrated differential amplifier with digital gain setting

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0365087A (ja) * 1989-07-31 1991-03-20 Gold Star Co Ltd サーボモーターの速度制御回路
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