JP3179252B2 - プログラム可能ノッチ幅および深さを有するノッチ・フィルタ - Google Patents
プログラム可能ノッチ幅および深さを有するノッチ・フィルタInfo
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- JP3179252B2 JP3179252B2 JP17302293A JP17302293A JP3179252B2 JP 3179252 B2 JP3179252 B2 JP 3179252B2 JP 17302293 A JP17302293 A JP 17302293A JP 17302293 A JP17302293 A JP 17302293A JP 3179252 B2 JP3179252 B2 JP 3179252B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Networks Using Active Elements (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スイッチド・コンデン
サ抵抗を用いる能動型ノッチ・フィルタ回路に関し、特
にノッチ幅およびノッチ深さを制御するための同時にデ
ィジタル的にプログラム可能なコンデンサ・アレイを含
む如きフィルタ回路に関する。
サ抵抗を用いる能動型ノッチ・フィルタ回路に関し、特
にノッチ幅およびノッチ深さを制御するための同時にデ
ィジタル的にプログラム可能なコンデンサ・アレイを含
む如きフィルタ回路に関する。
【０００２】
【従来の技術】ノッチ・フィルタは、特定の信号周波数
あるいは狭周波数帯域を拒絶するためのアナログ信号操
作回路において使用される。従来のノッチ・フィルタ
は、中心即ち主要拒絶周波数ｗ、および高い時狭いフィ
ルタ帯域幅に対応しかつ低い時は比較的広い帯域幅に対
応するＱ値（ｑｕａｌｉｔｙ ｆａｃｔｏｒ）を有す
る。高低のＱ値はまた、以下において更に説明するよう
に狭いノッチおよび広いノッチとそれぞれ対応する。従
来のノッチ・フィルタの伝達関数は、下記紙の如く表わ
される。即ち、
あるいは狭周波数帯域を拒絶するためのアナログ信号操
作回路において使用される。従来のノッチ・フィルタ
は、中心即ち主要拒絶周波数ｗ、および高い時狭いフィ
ルタ帯域幅に対応しかつ低い時は比較的広い帯域幅に対
応するＱ値（ｑｕａｌｉｔｙ ｆａｃｔｏｒ）を有す
る。高低のＱ値はまた、以下において更に説明するよう
に狭いノッチおよび広いノッチとそれぞれ対応する。従
来のノッチ・フィルタの伝達関数は、下記紙の如く表わ
される。即ち、
【数１】 Ｖout／Ｖin＝（Ｓ2＋Ｗ2）／｛Ｓ2＋（Ｗ／Ｑ）Ｓ＋Ｗ2｝ この種のノッチ・フィルタについては、Ａ．Ｂ．Ｇｒｅ
ｂｅｎｅ著「Ｂｉｐｏｌａｒ ａｎｄ ＭＯＳ Ａｎａ
ｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｄｅ
ｓｉｇｎ（バイポーラおよびＭＯＳアナログ集積回路の
設計）」（７３６〜７３９ページ、１９８４年）により
記載されている。ノッチ幅およびノッチ深さは、典型的
にはフィルタ製造者により確定され、フィルタのユーザ
は制御できない。
ｂｅｎｅ著「Ｂｉｐｏｌａｒ ａｎｄ ＭＯＳ Ａｎａ
ｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｄｅ
ｓｉｇｎ（バイポーラおよびＭＯＳアナログ集積回路の
設計）」（７３６〜７３９ページ、１９８４年）により
記載されている。ノッチ幅およびノッチ深さは、典型的
にはフィルタ製造者により確定され、フィルタのユーザ
は制御できない。
【０００３】
【発明が解決しようとする課題】本発明の目的は、ノッ
チ幅および深さに関してプログラム可能であるノッチ・
フィルタ回路の提供にある。本発明の別の目的は、ノッ
チ幅およびノッチ深さがユーザにより独立的にプログラ
ム可能であるフィルタの提供にある。
チ幅および深さに関してプログラム可能であるノッチ・
フィルタ回路の提供にある。本発明の別の目的は、ノッ
チ幅およびノッチ深さがユーザにより独立的にプログラ
ム可能であるフィルタの提供にある。
【０００４】
【課題を解決するための手段】プログラム可能ノッチ・
フィルタは、各々がこれをに跨って入力するように出力
が接続されたコンデンサを有する第１および第２の直列
接続された演算増幅器を含む。別のスイッチド・コンデ
ンサ抵抗が、ノッチ・フィルタ入力と第１の増幅器の入
力との間に接続されている。このフィルタ出力は、第２
の増幅器の出力である。更に別のスイッチド・コンデン
サ抵抗は、ノッチ・フィルタ出力と、第１の増幅器の入
力との間に接続されている。フィードフォワード・コン
デンサは、ノッチ・フィルタ入力と第２の増幅器の入力
との間に接続されている。
フィルタは、各々がこれをに跨って入力するように出力
が接続されたコンデンサを有する第１および第２の直列
接続された演算増幅器を含む。別のスイッチド・コンデ
ンサ抵抗が、ノッチ・フィルタ入力と第１の増幅器の入
力との間に接続されている。このフィルタ出力は、第２
の増幅器の出力である。更に別のスイッチド・コンデン
サ抵抗は、ノッチ・フィルタ出力と、第１の増幅器の入
力との間に接続されている。フィードフォワード・コン
デンサは、ノッチ・フィルタ入力と第２の増幅器の入力
との間に接続されている。
【０００５】ノッチ幅プログラミング回路は、第１のデ
ィジタル的にプログラム可能なコンデンサ・アレイを含
み、このアレイは第１のグループのディジタル・プログ
ラム可能端子を持ち、このアレイは更に別のスイッチド
・コンデンサ抵抗と並列に接続されて第１のアレイのキ
ャパシタンスを決定し、このため第１のグループのディ
ジタル・プログラミング端子へ印加されるディジタル・
プログラミング信号に応答してノッチ幅を決定する。
ィジタル的にプログラム可能なコンデンサ・アレイを含
み、このアレイは第１のグループのディジタル・プログ
ラム可能端子を持ち、このアレイは更に別のスイッチド
・コンデンサ抵抗と並列に接続されて第１のアレイのキ
ャパシタンスを決定し、このため第１のグループのディ
ジタル・プログラミング端子へ印加されるディジタル・
プログラミング信号に応答してノッチ幅を決定する。
【０００６】ノッチ深さプログラミング回路は、第２の
ディジタル的にプログラム可能なコンデンサ・アレイを
含む回路分岐からなり、このアレイは第２のグループの
ディジタル・プログラミング端子を有し、またこのアレ
イは別のスイッチド・コンデン，サ抵抗と並列に接続さ
れている。この第２のディジタル的にプログラム可能な
コンデンサ・アレイは、第２のグループのディジタル・
プログラミング端子へ印加されるディジタル・プログラ
ミング信号に応答してノッチ深さを決定するためのもの
である。
ディジタル的にプログラム可能なコンデンサ・アレイを
含む回路分岐からなり、このアレイは第２のグループの
ディジタル・プログラミング端子を有し、またこのアレ
イは別のスイッチド・コンデン，サ抵抗と並列に接続さ
れている。この第２のディジタル的にプログラム可能な
コンデンサ・アレイは、第２のグループのディジタル・
プログラミング端子へ印加されるディジタル・プログラ
ミング信号に応答してノッチ深さを決定するためのもの
である。
【０００７】本発明の別の特質においては、コンデンサ
・アレイの第１および第２のグループのディジタル端が
相互に接続され、ディジタル的にプログラム可能な電圧
分割回路が、第３のグループのディジタル・プログラミ
ング端子であり、ノッチ深さ回路分岐に接続され、ノッ
チ・フィルタ入力に接続された入力を有し、第２のコン
デンサ・アレイと接続されてプログラム可能な電圧分割
器の分割比を決定し、従って第３のグループのディジタ
ル・プログラミング端子へ印加されるディジタル・プロ
グラミング信号に応答して、ノッチ幅に影響を及ぼすこ
となくノッチ深さを決定する。
・アレイの第１および第２のグループのディジタル端が
相互に接続され、ディジタル的にプログラム可能な電圧
分割回路が、第３のグループのディジタル・プログラミ
ング端子であり、ノッチ深さ回路分岐に接続され、ノッ
チ・フィルタ入力に接続された入力を有し、第２のコン
デンサ・アレイと接続されてプログラム可能な電圧分割
器の分割比を決定し、従って第３のグループのディジタ
ル・プログラミング端子へ印加されるディジタル・プロ
グラミング信号に応答して、ノッチ幅に影響を及ぼすこ
となくノッチ深さを決定する。
【０００８】
【実施例】図１におけるディジタル的にプログラム可能
なコンデンサ・アレイ１０は、２進数で重みが付されて
おり、即ち、全てのコンデンサ１２が同じキャパシタン
ス値Ｃを有し、これらコンデンサは１、２、４などの２
進数グループにおいて接続されている。電気的にプログ
ラム可能なスイッチ１４、１５、１６および１７は、ど
のグループのコンデンサ１２が端子１８および１９間で
測定される如きアレイ１０のキャパシタンスＣAに影響
を及ぼすかを決定する。
なコンデンサ・アレイ１０は、２進数で重みが付されて
おり、即ち、全てのコンデンサ１２が同じキャパシタン
ス値Ｃを有し、これらコンデンサは１、２、４などの２
進数グループにおいて接続されている。電気的にプログ
ラム可能なスイッチ１４、１５、１６および１７は、ど
のグループのコンデンサ１２が端子１８および１９間で
測定される如きアレイ１０のキャパシタンスＣAに影響
を及ぼすかを決定する。
【０００９】ディジタル信号付勢スイッチ１４、１５、
１６および１７は、ＭＯＳトランジスタ（図示せず）と
して構成されることが望ましい。２進数ゼロが加えられ
るスイッチが開路し、２進数１が加えられるスイッチが
閉路してスイッチと関連するグループのコンデンサ１２
を端子１８と端子１９間で接続する。このため、例えば
ディジタル・プログラミング信号が１／０／０／１であ
る時、スイッチ１４および１７のみが図２のブロック図
に示されるアレイ・コンデンサＣAに影響を及ぼす。対
応する１０進数は、Ｎ＝Ｄ０＋２Ｄ１＋４Ｄ２＋８Ｄ３
＝１・１＋２・０＋４・０＋８・１＝９である このた
め、ＣA＝（Ｄ０＋２Ｄ１＋４Ｄ２＋８Ｄ３）Ｃ、ある
いはＣA＝ＭＣとなり、ここでＭはスイッチ１４乃至１
７を設定するディジタル・プログラミング信号と対応す
る１０進数である。
１６および１７は、ＭＯＳトランジスタ（図示せず）と
して構成されることが望ましい。２進数ゼロが加えられ
るスイッチが開路し、２進数１が加えられるスイッチが
閉路してスイッチと関連するグループのコンデンサ１２
を端子１８と端子１９間で接続する。このため、例えば
ディジタル・プログラミング信号が１／０／０／１であ
る時、スイッチ１４および１７のみが図２のブロック図
に示されるアレイ・コンデンサＣAに影響を及ぼす。対
応する１０進数は、Ｎ＝Ｄ０＋２Ｄ１＋４Ｄ２＋８Ｄ３
＝１・１＋２・０＋４・０＋８・１＝９である このた
め、ＣA＝（Ｄ０＋２Ｄ１＋４Ｄ２＋８Ｄ３）Ｃ、ある
いはＣA＝ＭＣとなり、ここでＭはスイッチ１４乃至１
７を設定するディジタル・プログラミング信号と対応す
る１０進数である。
【００１０】表現をより簡単かつ明瞭にするため、図面
に示されるプログラミング・ビット数ｍは４であるが、
これより大きいビット数が通常選好される。Ｍは、０と
２m- 1との間のどれかの整数であり得る。このため、ｍ
＝４の場合は、Ｍは０と１５間のどれかの整数であり得
る。
に示されるプログラミング・ビット数ｍは４であるが、
これより大きいビット数が通常選好される。Ｍは、０と
２m- 1との間のどれかの整数であり得る。このため、ｍ
＝４の場合は、Ｍは０と１５間のどれかの整数であり得
る。
【００１１】図１のプログラム可能なコンデンサ・アレ
イは、図２の番号１０により更に簡単に示すことができ
る。プログラム可能なアレイ・コンデンサはＣAであ
る。このコンデンサ・アレイ１０は、キャパシタンス端
子１８および１９を持ち、プログラミング・ディジタル
信号が加えられるディジタル・プログラミング端子グル
ープを持つ。
イは、図２の番号１０により更に簡単に示すことができ
る。プログラム可能なアレイ・コンデンサはＣAであ
る。このコンデンサ・アレイ１０は、キャパシタンス端
子１８および１９を持ち、プログラミング・ディジタル
信号が加えられるディジタル・プログラミング端子グル
ープを持つ。
【００１２】図３のスイッチド・コンデンサ抵抗回路
は、その等価のオーム値がＲs＝１／ｆc・Ｃsである抵
抗をシミュレートする。但し、Ｃsはスイッチド・コン
デンサ２５のキャパシタンスである。周波数ｆcの２相
クロック信号の２つの位相φ1およびφ2は、図３に示さ
れるように、クロックされたスイッチ２６、２７、２８
および２９へ与えられる。図３に示されるように、４個
のスイッチがクロックされると、抵抗は正切換えコンデ
ンサ抵抗であると言われる。周知のように、負切換えコ
ンデンサ抵抗は、スイッチ２８、２９がクロック相φ2
およびφ1によりそれぞれクロックされるように変更さ
れ正の入力電荷（信号）が負の出力電荷（信号）を生じ
るようにする。
は、その等価のオーム値がＲs＝１／ｆc・Ｃsである抵
抗をシミュレートする。但し、Ｃsはスイッチド・コン
デンサ２５のキャパシタンスである。周波数ｆcの２相
クロック信号の２つの位相φ1およびφ2は、図３に示さ
れるように、クロックされたスイッチ２６、２７、２８
および２９へ与えられる。図３に示されるように、４個
のスイッチがクロックされると、抵抗は正切換えコンデ
ンサ抵抗であると言われる。周知のように、負切換えコ
ンデンサ抵抗は、スイッチ２８、２９がクロック相φ2
およびφ1によりそれぞれクロックされるように変更さ
れ正の入力電荷（信号）が負の出力電荷（信号）を生じ
るようにする。
【００１３】次に図４において、演算増幅器３０および
３２は、それぞれ各増幅器の負の入力および出力間に接
続された積分コンデンサ３４および３６を有する。第１
の正切換えコンデンサ抵抗回路３７は、スイッチ３８
ａ、３９ａ、４０ａおよび４１ａ、およびコンデンサ４
２ａからなる。抵抗３７は、フィルタ入力導体４４と増
幅器３０の負の入力との間に接続される。第２の負切換
えコンデンサ抵抗４６は、スイッチ３８ｂ、３９ｂ、４
０ｂ、４１ｂおよびコンデンサ４２ｂからなる。抵抗４
６は、増幅器３０の出力と第２の増幅器３２の負の入力
との間に接続される。
３２は、それぞれ各増幅器の負の入力および出力間に接
続された積分コンデンサ３４および３６を有する。第１
の正切換えコンデンサ抵抗回路３７は、スイッチ３８
ａ、３９ａ、４０ａおよび４１ａ、およびコンデンサ４
２ａからなる。抵抗３７は、フィルタ入力導体４４と増
幅器３０の負の入力との間に接続される。第２の負切換
えコンデンサ抵抗４６は、スイッチ３８ｂ、３９ｂ、４
０ｂ、４１ｂおよびコンデンサ４２ｂからなる。抵抗４
６は、増幅器３０の出力と第２の増幅器３２の負の入力
との間に接続される。
【００１４】第３の正切換えコンデンサ抵抗４８は、ス
イッチ３８ｃ、３９ｃ、４０ｃ、４１ｃおよびコンデン
サ４２ｃからなる。抵抗４８は、フィルタ出力導体５０
と対応する増幅器３２の出力と、第１の増幅器３２の負
の入力との間に接続される。ディジタル・プログラミン
グ入力端子５４のグループを有するキャパシタンスＣ A
の第１のプログラム可能コンデンサ・アレイ５２は、フ
ィルタ出力導体５０と増幅器３０の負の入力との間に接
続される。ディジタル・プログラミング入力端子５８を
有するキャパシタンスＣ Q のプログラム可能コンデンサ
・アレイ５６は、切換えコンデンサ３７と並列に接続さ
れている。フィードフォワード・コンデンサ６０は、フ
ィルタの入力導体４４と第２の増幅器３２の負の入力と
の間に接続されている。
イッチ３８ｃ、３９ｃ、４０ｃ、４１ｃおよびコンデン
サ４２ｃからなる。抵抗４８は、フィルタ出力導体５０
と対応する増幅器３２の出力と、第１の増幅器３２の負
の入力との間に接続される。ディジタル・プログラミン
グ入力端子５４のグループを有するキャパシタンスＣ A
の第１のプログラム可能コンデンサ・アレイ５２は、フ
ィルタ出力導体５０と増幅器３０の負の入力との間に接
続される。ディジタル・プログラミング入力端子５８を
有するキャパシタンスＣ Q のプログラム可能コンデンサ
・アレイ５６は、切換えコンデンサ３７と並列に接続さ
れている。フィードフォワード・コンデンサ６０は、フ
ィルタの入力導体４４と第２の増幅器３２の負の入力と
の間に接続されている。
【００１５】本発明に特有のものではないが、切換えコ
ンデンサ４２ａ、４２ｂおよび４２ｃの値は同じ集積回
路構造、例えばＭＯＳであることが望ましく、また同じ
サイズ、従って製造時における最適のキャパシタンス・
マッチングのための同じ値Ｃsを有することが望まし
い。同じ理由から、キャパシタンス３４、３６および６
０の値は、等価に即ち値ＣOにセットされることが望ま
しい。
ンデンサ４２ａ、４２ｂおよび４２ｃの値は同じ集積回
路構造、例えばＭＯＳであることが望ましく、また同じ
サイズ、従って製造時における最適のキャパシタンス・
マッチングのための同じ値Ｃsを有することが望まし
い。同じ理由から、キャパシタンス３４、３６および６
０の値は、等価に即ち値ＣOにセットされることが望ま
しい。
【００１６】図５の電流図は、図５のノッチ・フィルタ
回路の各分岐に対する双方向のインピーダンス式を割当
て、同式は分岐成分に跨る分岐電圧降下で乗じられる
時、分岐電流と等しくなる。この図は、複雑な回路の分
析のための周知の方法を示し、本例ではノッチ回路の伝
達関数を導く。即ち、
回路の各分岐に対する双方向のインピーダンス式を割当
て、同式は分岐成分に跨る分岐電圧降下で乗じられる
時、分岐電流と等しくなる。この図は、複雑な回路の分
析のための周知の方法を示し、本例ではノッチ回路の伝
達関数を導く。即ち、
【数２】 Ｖout／Ｖin＝｛Ｓ2＋（ＣA／ＣO）ｆC（ＣS／ＣO）Ｓ＋ （ｆC）2（ＣS）2／（ＣO）2｝／｛Ｓ2＋（ＣQ／ＣO）ｆC（ＣS／ＣO）Ｓ ＋（ｆC）2（ＣS）2／（Ｃo）2｝ この伝達関数の形態は、本ノッチ・フィルタの主な利点
を示し、即ち、中心（ノッチ）周波数ｗが予測し得る温
度安定コンデンサ比Ｃs／Ｃoと、ユーザが要望するよう
安定にすることができる切換えコンデンサ抵抗の切換え
周波数ｆcとにより専ら定まり、伝達関数におけるフィ
ルタ・ノッチの幅を決定するＱは専らコンデンサ比Ｃo
／Ｃqにより定まる。更にまた、アレイ・キャパシタン
スＣAおよびＣQのディジタル的にプログラムされる値の
場合に、比Ｃ o ／Ｃ Q 、およびノッチ深さを制御する比Ｃ
A／ＣQが等しく予測でき安定するように、２進数で重み
を付したコンデンサ・アレイを構成する基本的なＭＯＳ
コンデンサの１つ以上から固定キャパシタンスＣ O を作
ることも望ましい。これらの主要なキャパシタンス比
は、
を示し、即ち、中心（ノッチ）周波数ｗが予測し得る温
度安定コンデンサ比Ｃs／Ｃoと、ユーザが要望するよう
安定にすることができる切換えコンデンサ抵抗の切換え
周波数ｆcとにより専ら定まり、伝達関数におけるフィ
ルタ・ノッチの幅を決定するＱは専らコンデンサ比Ｃo
／Ｃqにより定まる。更にまた、アレイ・キャパシタン
スＣAおよびＣQのディジタル的にプログラムされる値の
場合に、比Ｃ o ／Ｃ Q 、およびノッチ深さを制御する比Ｃ
A／ＣQが等しく予測でき安定するように、２進数で重み
を付したコンデンサ・アレイを構成する基本的なＭＯＳ
コンデンサの１つ以上から固定キャパシタンスＣ O を作
ることも望ましい。これらの主要なキャパシタンス比
は、
【数３】 ｗ＝ｆC（ＣS／ＣO）， Ｑ＝ＣO／ＣQ および ＠＝ＣA／ＣQ 上記の利点は、一部は伝達関数における主要なキャパシ
タンス比パラメータを導く切換えコンデンサ抵抗の使用
から得られる。
タンス比パラメータを導く切換えコンデンサ抵抗の使用
から得られる。
【００１７】そこで、図４の回路に対する上記のノッチ
・フィルタ伝達関数は下式の如く書直すことができる。
即ち、
・フィルタ伝達関数は下式の如く書直すことができる。
即ち、
【数４】 Ｖout／Ｖin＝｛Ｓ2＋＠（ｗ／Ｑ）Ｓ＋ｗ2｝／｛Ｓ2＋（ｗ／Ｑ）＋ｗ2｝ 図４のフィルタに対するこの式は、分子における新しい
Ｓ項を有することを除いて、ページ１で先に述べた従来
のノッチ・フィルタにおける伝達関数と対比し得る。図
４のノッチ・フィルタの伝達関数は、キャパシタンス比
を変えることにより、中心周波数ｗ、Ｑ即ちノッチ幅お
よびノッチ深さ＠を変えることを許容することが判る。
アレイ・コンデンサＣAおよびＣ Q は、ディジタル的にプ
ログラム可能でこの特徴をもたらす。中心周波数ｗは、
ｆcを調整することにより調整することができる。
Ｓ項を有することを除いて、ページ１で先に述べた従来
のノッチ・フィルタにおける伝達関数と対比し得る。図
４のノッチ・フィルタの伝達関数は、キャパシタンス比
を変えることにより、中心周波数ｗ、Ｑ即ちノッチ幅お
よびノッチ深さ＠を変えることを許容することが判る。
アレイ・コンデンサＣAおよびＣ Q は、ディジタル的にプ
ログラム可能でこの特徴をもたらす。中心周波数ｗは、
ｆcを調整することにより調整することができる。
【００１８】しかし、アレイ・キャパシタンス値Ｃqを
予めプログラミングすることにより生じるＱの変化もま
た、ノッチ深さ＠を変化させる。これら３つの性能特性
の各々に対する調整からの完全な独立性を確保するため
に、図６のノッチ・フィルタ回路に、アレイ・コンデン
サ５６と直列にディジタル・プログラミング入力端子の
グループ８２を有するプログラム可能電圧分割器６４が
付設される。
予めプログラミングすることにより生じるＱの変化もま
た、ノッチ深さ＠を変化させる。これら３つの性能特性
の各々に対する調整からの完全な独立性を確保するため
に、図６のノッチ・フィルタ回路に、アレイ・コンデン
サ５６と直列にディジタル・プログラミング入力端子の
グループ８２を有するプログラム可能電圧分割器６４が
付設される。
【００１９】ディジタル的にプログラム可能な電圧分割
（ＰＶＤ）回路は、電圧モードにおいて標準的なディジ
タル／アナログ変換回路（ＤＡＣ）を用いることにより
得ることができる。標準的なＤＡＣを表わす従来のブロ
ック記号は、図７に示される如くＰＶＤ出力８４に矢印
を加えることによりＰＶＤ６４へ変換され、多数の入力
端子がディジタル・プログラミング信号の並列印加のた
めのディジタル・プログラミングＰＶＤ端子グループと
なる。前記ＤＡＣは、ＤＡＣ電圧基準端子、ここではＰ
ＶＤ入力端子に減衰されるアナログ信号を加えて、ＤＡ
Ｃ出力端子、ここではＰＶＤ出力端子８４に結果として
生じるアナログ信号を観察することにより、ＰＶＤ６４
として働く。得られる減衰量Ａは、ＤＡＣディジタル入
力端子、ここではＰＶＤディジタル・プログラミング端
子８２のグループへ加えられつつある特定のディジタル
信号によって決定される。
（ＰＶＤ）回路は、電圧モードにおいて標準的なディジ
タル／アナログ変換回路（ＤＡＣ）を用いることにより
得ることができる。標準的なＤＡＣを表わす従来のブロ
ック記号は、図７に示される如くＰＶＤ出力８４に矢印
を加えることによりＰＶＤ６４へ変換され、多数の入力
端子がディジタル・プログラミング信号の並列印加のた
めのディジタル・プログラミングＰＶＤ端子グループと
なる。前記ＤＡＣは、ＤＡＣ電圧基準端子、ここではＰ
ＶＤ入力端子に減衰されるアナログ信号を加えて、ＤＡ
Ｃ出力端子、ここではＰＶＤ出力端子８４に結果として
生じるアナログ信号を観察することにより、ＰＶＤ６４
として働く。得られる減衰量Ａは、ＤＡＣディジタル入
力端子、ここではＰＶＤディジタル・プログラミング端
子８２のグループへ加えられつつある特定のディジタル
信号によって決定される。
【００２０】本願と同じ分野には、参考のため本文に援
用されるプログラム可能コンデンサ・アレイおよび電圧
分割器として用いられる如き逆接続ＤＡＣを更に詳細に
記述する「ＤＩＧＩＴＡＬＬＹ ＤＵＡＬ−ＰＲＯＧＲ
ＡＭＭＡＢＬＥ ＩＮＴＥＧＲＡＴＯＲ ＣＩＲＣＵＩ
Ｔ（ディジタル的なデュアル・プログラム可能積分回
路）」なる名称の本出願人の出願がある。
用されるプログラム可能コンデンサ・アレイおよび電圧
分割器として用いられる如き逆接続ＤＡＣを更に詳細に
記述する「ＤＩＧＩＴＡＬＬＹ ＤＵＡＬ−ＰＲＯＧＲ
ＡＭＭＡＢＬＥ ＩＮＴＥＧＲＡＴＯＲ ＣＩＲＣＵＩ
Ｔ（ディジタル的なデュアル・プログラム可能積分回
路）」なる名称の本出願人の出願がある。
【００２１】ＰＶＤ６４の作用は、ＰＶＤ減衰比Ａの量
だけアレイ・コンデンサ５６のキャパシタンスＣAを低
減することである。しかし、図４の回路の先に述べた伝
達式から、同じディジタル・プログラミング信号が並列
に接続された両方のコンデンサ・アレイ・プログラミン
グ端子５４、５８へ加えられる特殊な場合に、第１およ
び第２のアレイのキャパシタンス値の比が一緒に接続さ
れた端末へ加えられる全てのディジタル・プログラミン
グ入力信号に対して一定の状態を保持することが判る。
この特殊な場合は、図６の回路において存在する。
だけアレイ・コンデンサ５６のキャパシタンスＣAを低
減することである。しかし、図４の回路の先に述べた伝
達式から、同じディジタル・プログラミング信号が並列
に接続された両方のコンデンサ・アレイ・プログラミン
グ端子５４、５８へ加えられる特殊な場合に、第１およ
び第２のアレイのキャパシタンス値の比が一緒に接続さ
れた端末へ加えられる全てのディジタル・プログラミン
グ入力信号に対して一定の状態を保持することが判る。
この特殊な場合は、図６の回路において存在する。
【００２２】図６のアレイ・コンデンサ５６、５２は、
キャパシタンス・マッチングを最適化するために同じも
のであり、かつこの両者がディジタル・プログラミング
信号により同時に変化させられて常に同じ値、即ちＣq
＝ＣAを持つように、そのプログラミング端末５８、５
４が並列に接続されることが望ましい。また、図４の回
路においては、ノッチ設定パラメータ＠＝ＣA／ＣQとな
るが、図６の回路においては、ノッチ深さ設定キャパシ
タンスはＡＣAとなり、ここでＡはＰＶＤ減衰量であ
る。新しいノッチ深さ設定パラメータは、
キャパシタンス・マッチングを最適化するために同じも
のであり、かつこの両者がディジタル・プログラミング
信号により同時に変化させられて常に同じ値、即ちＣq
＝ＣAを持つように、そのプログラミング端末５８、５
４が並列に接続されることが望ましい。また、図４の回
路においては、ノッチ設定パラメータ＠＝ＣA／ＣQとな
るが、図６の回路においては、ノッチ深さ設定キャパシ
タンスはＡＣAとなり、ここでＡはＰＶＤ減衰量であ
る。新しいノッチ深さ設定パラメータは、
【数５】＠＝ＡＣA／ＣQ＝ＡＣA／ＣA＝Ａ 従って、図７のノッチ回路における伝達関数は、
【数６】 Ｖout／Ｖin＝｛Ｓ2＋Ａ（ＣA／ＣO）ｆC（ＣS／ＣO）Ｓ＋ （ｆC）2（ＣS）2／（ＣO）2｝／｛Ｓ2＋（ＣQ／ＣO）ｆC（ＣS／ＣO）Ｓ ＋（ｆC）2（ＣS）2／（ＣO）2｝ この伝達関数は、ノッチ幅がＣqによりプログラム可能
であり、かつノッチ深さがＡによりプログラム可能であ
り、またノッチ幅および深さが独立的にプログラム可能
であることを示す。
であり、かつノッチ深さがＡによりプログラム可能であ
り、またノッチ幅および深さが独立的にプログラム可能
であることを示す。
【００２３】この回路の性能は、図６に示される如く構
成されたノッチ・フィルタ回路に対して下記の如くに示
される。図８において、ノッチ・フィルタ利得カーブ６
８、６９、７０、７１および７２は、それぞれコンデン
サ・アレイ５２、５６へ加えられる１０進値の５つの異
なるディジタル信号と対応する入力信号周波数ｆkの関
数としてプロットされる。結果として得るカーブおよび
Ｑの値、即ち、Ｃo／Ｃqは表Ｉに示される。
成されたノッチ・フィルタ回路に対して下記の如くに示
される。図８において、ノッチ・フィルタ利得カーブ６
８、６９、７０、７１および７２は、それぞれコンデン
サ・アレイ５２、５６へ加えられる１０進値の５つの異
なるディジタル信号と対応する入力信号周波数ｆkの関
数としてプロットされる。結果として得るカーブおよび
Ｑの値、即ち、Ｃo／Ｃqは表Ｉに示される。
【００２４】 図９において、ノッチ・フィルタの利得カーブ７８、７
９、８０、８１および８２は、入力信号周波数ｆkの関
数としてプロットされ、それぞれプログラム可能電圧分
割器６４へ加えられる１０進値Ｎの５つの異なるディジ
タル信号と対応している。結果として得るカーブおよび
減衰値Ａは、表IIに示される。
９、８０、８１および８２は、入力信号周波数ｆkの関
数としてプロットされ、それぞれプログラム可能電圧分
割器６４へ加えられる１０進値Ｎの５つの異なるディジ
タル信号と対応している。結果として得るカーブおよび
減衰値Ａは、表IIに示される。
【００２５】 図９に示されるノッチ幅は、ノッチ深さがプログラム可
能に変化させられる時変化せず、図８におけるノッチ深
さはノッチ幅がプログラム可能に変化させられる時変化
しない。このため、これらの性能特性のプログラミング
における完全な独立性が具現される。
能に変化させられる時変化せず、図８におけるノッチ深
さはノッチ幅がプログラム可能に変化させられる時変化
しない。このため、これらの性能特性のプログラミング
における完全な独立性が具現される。
【００２６】本発明のプログラム可能な状態可変ノッチ
・フィルタ回路は、本発明と同じ譲受人に譲渡された同
じ新規性の本願と同時に出願された米国特許出願「ＨＹ
ＢＲＩＤ ＣＯＮＴＲＯＬ−ＬＡＷ ＳＥＲＶＯ ＣＯ
ＰＲＯＣＥＳＳＯＲ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣ
ＵＩＴ（ハイブリッド制御則サーボ・コプロセッサ集積
回路）」に記載された集積回路コプロセッサにおいて用
いられるアナログ信号操作回路の１つとして特に適する
ものである。このノッチ・フィルタ回路の用途および他
の利点については、参考のため本文に援用される本願と
同時出願された米国特許出願に記載されている。
・フィルタ回路は、本発明と同じ譲受人に譲渡された同
じ新規性の本願と同時に出願された米国特許出願「ＨＹ
ＢＲＩＤ ＣＯＮＴＲＯＬ−ＬＡＷ ＳＥＲＶＯ ＣＯ
ＰＲＯＣＥＳＳＯＲ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣ
ＵＩＴ（ハイブリッド制御則サーボ・コプロセッサ集積
回路）」に記載された集積回路コプロセッサにおいて用
いられるアナログ信号操作回路の１つとして特に適する
ものである。このノッチ・フィルタ回路の用途および他
の利点については、参考のため本文に援用される本願と
同時出願された米国特許出願に記載されている。
【図１】本発明のノッチ・フィルタ回路における使用に
適するディジタル的にプログラム可能なコンデンサ・ア
レイを示す回路図である。
適するディジタル的にプログラム可能なコンデンサ・ア
レイを示す回路図である。
【図２】図１のコンデンサ・アレイを示すブロック図で
ある。
ある。
【図３】スイッチド・コンデンサ抵抗を示す回路図であ
る。
る。
【図４】本発明のノッチ・フィルタ回路の第１の望まし
い実施例を示す図である。
い実施例を示す図である。
【図５】図４の回路と対応する電流図である。
【図６】本発明のノッチ・フィルタ回路の第２の望まし
い実施例を示す図である。
い実施例を示す図である。
【図７】ディジタル的に制御される電圧分割器として使
用される逆接続ＤＡＣを示すブロック図である。
用される逆接続ＤＡＣを示すブロック図である。
【図８】図５の回路に対する入力信号の周波数ｆkの関
数として、プログラム可能なキャパシタンス比Ｃｏ／Ｃ
ｑの異なる値に対する伝達関数Ｖout／Ｖinの関係を示
すグラフである。
数として、プログラム可能なキャパシタンス比Ｃｏ／Ｃ
ｑの異なる値に対する伝達関数Ｖout／Ｖinの関係を示
すグラフである。
【図９】図５の回路に対する入力信号の周波数ｆkの関
数として、プログラム可能な電圧分割比Ａの異なる値に
対する伝達関数Ｖout／Ｖin即ち「利得」の関係を示す
グラフである。
数として、プログラム可能な電圧分割比Ａの異なる値に
対する伝達関数Ｖout／Ｖin即ち「利得」の関係を示す
グラフである。
１０ プログラム可能コンデンサ・アレイ １２ コンデンサ １４〜１７ スイッチ １８ 端子 １９ 端子 ２０ コンデンサ・アレイ ２５ スイッチド・コンデンサ ３０ 演算増幅器 ３２ 演算増幅器 ３４ 積分コンデンサ ３６ 積分コンデンサ ３７ 正切換えコンデンサ抵抗回路 ３８ａ〜４１ａ、３８ｂ〜４１ｂ、３８ｃ〜４１ｃ ス
イッチ ４２ａ、４２ｂ、４２ｃ コンデンサ ４６ 負切換えコンデンサ抵抗 ４８ 正切換えコンデンサ抵抗 ５０ フィルタ出力導体 ５２ プログラム可能コンデンサ・アレイ ５４ ディジタル・プログラミング入力端子 ５６ プログラム可能コンデンサ・アレイ ５８ ディジタル・プログラミング入力端子 ６０ フィードフォワード・コンデンサ ６４ プログラム可能電圧分割器（ＰＶＤ） ８２ ＰＶＤディジタル・プログラミング端子 ８４ ＰＶＤ出力端子
イッチ ４２ａ、４２ｂ、４２ｃ コンデンサ ４６ 負切換えコンデンサ抵抗 ４８ 正切換えコンデンサ抵抗 ５０ フィルタ出力導体 ５２ プログラム可能コンデンサ・アレイ ５４ ディジタル・プログラミング入力端子 ５６ プログラム可能コンデンサ・アレイ ５８ ディジタル・プログラミング入力端子 ６０ フィードフォワード・コンデンサ ６４ プログラム可能電圧分割器（ＰＶＤ） ８２ ＰＶＤディジタル・プログラミング端子 ８４ ＰＶＤ出力端子
フロントページの続き (72)発明者 ポール・ウォーカー・ラザム，ザ・セカ ンド アメリカ合衆国ニューハンプシャー州 03428，リー，ホウィールライト・ドラ イブ 30 (56)参考文献 特開 昭63−242016（ＪＰ，Ａ) 特開 昭59−50607（ＪＰ，Ａ) 特開 昭64−30318（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 19/00 H03H 11/12
Claims (5)
- 【請求項１】 （ａ）フィルタ回路入力およびフィルタ
回路出力と、 （ｂ）第１および第２の演算増幅器と、 （ｃ）前記第１および第２の増幅器の各々の出力と負の
入力との間にそれぞれ接続された第１および第２のコン
デンサと、 （ｄ）前記フィルタ回路入力と前記第１の増幅器入力と
の間に接続された第１の切換えコンデンサ抵抗と、 （ｅ）前記第１の増幅器出力と前記第２の増幅器入力と
の間に接続された第２の切換えコンデンサ抵抗とを備
え、該第２の増幅器出力は前記第１の回路出力に接続さ
れ、 （ｆ）前記第１の回路出力と前記第１の増幅器入力との
間に接続された第３の切換えコンデンサ抵抗と、 （ｇ）前記第３の切換えコンデンサ抵抗と並列に接続さ
れた第１のプログラム可能コンデンサ・アレイと、 （ｈ）前記第２の増幅器入力と前記フィルタ回路入力と
の間に接続された第３のコンデンサと、 （ｉ）前記第１の切換えコンデンサ抵抗と並列に接続さ
れた第２のプログラム可能コンデンサ・アレイとを備
え、前記第２のコンデンサ・アレイのキャパシタンスの
みにおける変化がフィルタのノッチ幅における対応する
変化を生じ、かつ前記第１のコンデンサ・アレイのキャ
パシタンスのみにおける変化が前記フィルタのノッチ深
さにおける対応する変化を生じることを特徴とするノッ
チ・フィルタ回路。 - 【請求項２】 前記第１、第２および第３のコンデンサ
が同じキャパシタンス値を持ち、前記ノッチ・フィルタ
のＱが前記同じキャパシタンス値と前記第２のコンデン
サ・アレイのキャパシタンス値の比に等しいことを特徴
とする請求項１記載のノッチ・フィルタ。 - 【請求項３】 前記第１および第２のアレイがディジタ
ル的にプログラム可能であり、前記第１および第２のコ
ンデンサ・アレイがディジタル・プログラミング端子を
持ち、前記第１および第２のコンデンサ・アレイのプロ
グラミング端子グループが相互に接続されて、前記一緒
に接続された端子へ加えられる全てのディジタル・プロ
グラミング入力信号に対して前記第１および第２のアレ
イのキャパシタンス値の比を一定にすることを特徴とす
る請求項１記載のノッチ・フィルタ。 - 【請求項４】 前記第１および第２のコンデンサ・アレ
イが実質的に同じものであり、前記一緒に接続された端
子へ加えられる全てのディジタル・プログラミング入力
信号に対して前記第１および第２のアレイのキャパシタ
ンス値を等しくすることを特徴とする請求項３記載のノ
ッチ・フィルタ。 - 【請求項５】 前記フィルタ回路入力と前記第２のコン
デンサ・アレイとの間に前記第２のプログラム可能コン
デンサ・アレイと直列に接続されるディジタル的にプロ
グラム可能電圧分割回路を更に備えることを特徴とする
請求項３記載のノッチ・フィルタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/912,382 US5331218A (en) | 1992-07-13 | 1992-07-13 | Switched-capacitor notch filter with programmable notch width and depth |
| US912382 | 1992-07-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077384A JPH077384A (ja) | 1995-01-10 |
| JP3179252B2 true JP3179252B2 (ja) | 2001-06-25 |
Family
ID=25431822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17302293A Expired - Lifetime JP3179252B2 (ja) | 1992-07-13 | 1993-07-13 | プログラム可能ノッチ幅および深さを有するノッチ・フィルタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5331218A (ja) |
| JP (1) | JP3179252B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6686592B1 (en) | 1999-09-20 | 2004-02-03 | Hitachi, Ltd. | Mass spectrometer, mass spectrometry, and monitoring system |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5666083A (en) * | 1995-11-17 | 1997-09-09 | Harris Corporation | Discrete programming methodology and circuit for an active transconductance-C filter |
| DE19630406C1 (de) * | 1996-07-26 | 1998-01-29 | Sgs Thomson Microelectronics | Filterschaltung und damit ausgerüsteter Audiosignalprozessor |
| US5760728A (en) * | 1997-02-03 | 1998-06-02 | Motorola, Inc. | Input stage for an analog-to-digital converter and method of operation thereof |
| US6326818B1 (en) | 1999-03-16 | 2001-12-04 | Ess Technology, Inc. | Delta-sigma sample and hold |
| US6630860B1 (en) | 2000-09-20 | 2003-10-07 | Applied Micro Circuits Corporation | Programmable phase locked-loop filter architecture for a range selectable bandwidth |
| US20030184314A1 (en) * | 2002-03-26 | 2003-10-02 | Ilan Barak | Apparatus and method of providing output voltage |
| JP2009508364A (ja) * | 2005-05-25 | 2009-02-26 | クゥアルコム・インコーポレイテッド | フィルタ較正 |
| US7495508B2 (en) * | 2007-03-12 | 2009-02-24 | Texas Instruments Incorporated | Switched capacitor notch filter circuits |
| US7990209B2 (en) * | 2009-06-19 | 2011-08-02 | Allegro Microsystems, Inc. | Switched capacitor notch filter |
| US8416014B2 (en) * | 2010-03-12 | 2013-04-09 | Allegro Microsystems, Inc. | Switched capacitor notch filter with fast response time |
| US9389060B2 (en) | 2013-02-13 | 2016-07-12 | Allegro Microsystems, Llc | Magnetic field sensor and related techniques that provide an angle error correction module |
| US9400164B2 (en) | 2013-07-22 | 2016-07-26 | Allegro Microsystems, Llc | Magnetic field sensor and related techniques that provide an angle correction module |
| US10120042B2 (en) | 2013-12-23 | 2018-11-06 | Allegro Microsystems, Llc | Magnetic field sensor and related techniques that inject a synthesized error correction signal into a signal channel to result in reduced error |
| US9574867B2 (en) | 2013-12-23 | 2017-02-21 | Allegro Microsystems, Llc | Magnetic field sensor and related techniques that inject an error correction signal into a signal channel to result in reduced error |
| US9590592B2 (en) * | 2014-11-24 | 2017-03-07 | Cypress Semiconductor Corporation | Configurable capacitor arrays and switched capacitor circuits |
| US11163022B2 (en) | 2015-06-12 | 2021-11-02 | Allegro Microsystems, Llc | Magnetic field sensor for angle detection with a phase-locked loop |
| JP6520587B2 (ja) * | 2015-09-09 | 2019-05-29 | 株式会社島津製作所 | レーザ式ガス分析装置 |
| US9973081B1 (en) * | 2017-08-17 | 2018-05-15 | Qualcomm Incorporated | Low-power low-duty-cycle switched-capacitor voltage divider |
| US10873320B2 (en) | 2019-04-26 | 2020-12-22 | Allegro Microsystems, Llc | Methods and apparatus for reducing filter delay |
| US11473935B1 (en) | 2021-04-16 | 2022-10-18 | Allegro Microsystems, Llc | System and related techniques that provide an angle sensor for sensing an angle of rotation of a ferromagnetic screw |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3379931D1 (en) * | 1982-11-19 | 1989-06-29 | Toshiba Kk | Switched capacitor filter circuit |
| US4849662A (en) * | 1986-04-14 | 1989-07-18 | Crystal Semiconductor Corporation | Switched-capacitor filter having digitally-programmable capacitive element |
| GB2190255B (en) * | 1986-04-30 | 1989-11-29 | Philips Electronic Associated | Electrical filter |
| US4857778A (en) * | 1988-01-28 | 1989-08-15 | Maxim Integrated Products | Programmable universal active filter |
| US4866779A (en) * | 1988-07-13 | 1989-09-12 | Delco Electronics Corporation | Adaptive AM audio processor |
| US4939473A (en) * | 1989-03-20 | 1990-07-03 | The United States Of America As Represented By The Secretary Of The Navy | Tracking harmonic notch filter |
| US4954785A (en) * | 1989-04-12 | 1990-09-04 | Sundstrand Corporation | Auto tracking notch filter using switched capacitors to measure harmonic distortion and noise contained in a signal source |
-
1992
- 1992-07-13 US US07/912,382 patent/US5331218A/en not_active Expired - Lifetime
-
1993
- 1993-07-13 JP JP17302293A patent/JP3179252B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6686592B1 (en) | 1999-09-20 | 2004-02-03 | Hitachi, Ltd. | Mass spectrometer, mass spectrometry, and monitoring system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077384A (ja) | 1995-01-10 |
| US5331218A (en) | 1994-07-19 |
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