JPS6376515A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、入力信号を受ける入力端子と、出力信号を生
じる出力端子と、基準電位を受ける基準端子とを有する
少なくとも１つの全通過回路網を具える遅延回路であっ
て、この全通過回路網は第１、第２および第３の３つの
相互コンダクタを有　　・する少なくとも二次のフィル
タ区分を具えており、各相互コンダクタは第１入力端、
第２入力端、第１出力端および第２出力端を有しており
、３つの相互コンダクタの各々の第１入力端は前記の基
準端子に結合され、第１相互コンダクタの第２入力端は
前記の入力端子に結合され、第２相互コンダクタの第２
入力端は第１相互コンダクタの第２出力端および第３相
互コンダクタの第１出力端に結合され、第３相互コンダ
クタの第２入力端は第２相互コンダクタの第２出力端お
よび前記の出力端子に結合され、前記のフィルタ区分は
更に第１１目互コンダクタおよび第２相互コンダクタの
第２入力端間に配置した第１コンデンタと、第１相互コ
ンダクタおよび第３相互コンダクタの入力端間に配置し
た第２コンデンサとを具えている遅延回路に関するもの
である。

このような遅延回路は、遅延線（その遅延時間は可変に
してもよいし可変にしなくてもよい）としてフィルタの
エンベロープ遅延補正用に或いはアダプティブフィルタ
に用いることができる。

このような回路構成は、１９８２年８月に発行された学
会誌“アイ・イー・イー・イー・ジャーナル・オブ・ソ
リッド・ステート・サーキュイッツ（ＩＥＥＥ　Ｊｏｕ
ｒｎａｌ　ｏｆ　５ｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕ
ｉｔｓ）　″。

Ｖｏｌ、５Ｃ−１７、Ｎｏ、４の第７１３〜７２２頁か
ら既知である。相互コンダクタは出力電流と入力端子と
の間の比例度が相互コンダクタンスにより与えられる電
圧制御電流源である。相互コンダクタによれば、抵抗を
模擬することができ、コンデンサおよびインダクタを模
擬しうるジャイレータを形成するように互いに結合した
２つの相互コンダクタを構成しうる。このことは、相互
コンダクタおよびコンデンサを用いることにより、通常
のコイル、コンデンサおよび抵抗によっても製造しうる
すべてのフィルタ回路を実現することができるというこ
とを意味する。前記の学会誌からも知られているように
、全通過回路網は相互コンダクタおよびコンデンサによ
って形成しろる。この学会誌の第１５図には、これらの
素子を有する一次の全通過回路網および二次の全通過回
路網が示されている。相互コンダクタは接地された１つ
の入力端を有し、すべてのコンデンサは浮動となってい
る。比較的大きな帯域幅の信号を遅延させる為には、所
望の遅延時間からのずれを帯域幅全体に亘って比較的小
さく保つ目的で少なくとも二次の全通過回路網を必要と
する。このような二次の全通過回路網の場合、例えば標
遊キャパシタンスの結果としての寄生結果により共振効
果を呈するおそれがあるという欠点がある。この場合、
全通過回路網の利得（増幅度）は信号の帯域幅全体に亘
って１に等しくならず、所望の遅延時間からの、周波数
に依存するずれは比較的大きくなる。

本発明の目的は、寄生効果が呈する共振効果を減少させ
た少なくとも１つの全通過回路網が設けられた遅延回路
を提供せんとするにある。

本発明は、入力信号を受ける入力端子と、出力信号を生
じる出力端子と、基準電位を受ける基檗端子とを有する
少なくとも１つの全通過回路網を具える遅延回路であっ
て、この全通過回路網は第１、第２および第３の３つの
相互コンダクタを有する少なくとも二次のフィルタ区分
を具えており、各相互コンダクタは第１入力端、第２入
力端、第１出力端および第２出力端を有しており、３つ
の相互コンダクタの各々の第１入力端は前記の基準端子
に結合され、第１相互コンダクタの第２入力端は前記の
入力端子に結合され、第２相互コンダクタの第２入力端
は第１相互コンダクタの第２出力端および第３相互コン
ダクタの第１出力端に結合され、第３相互コンダクタの
第２入力端は第２相互コンダクタの第２出力端および前
記の出力端子に結合され、前記のフィルタ区分は更に第
１柑互コンダクタおよび第２相互コンダクタの第２入力
端間に配置した第１コンデンサと、第１相互コンダクタ
および第３相互コンダクタの入力端間に配置した第２コ
ンデンサとを具えている遅延回路において、前記のフィ
ルタ区分が前記の第２相互コンダクタおよび第３相互コ
ンダクタの第２入力端間に配置した第３コンデンサを具
えていることを特徴とする。

この第３コンデンサは共振効果を減少させる為、遅延す
べき信号の帯域幅全体に亘って利得を良好に１に維持す
ることができ、所望の遅延時間からのずれが最小となる
。

本発明の一実施例では、前記の全通過回路網が更に一次
のフィルタ区分を有し、この一次のフィルタ区分が前記
の二次のフィルタ区分と相俟って三次のフィルタ区分を
構成し、この一次のフィルタ区分は第１入力端、第２入
力端、第１出力端および第２出力端を有する第４相互コ
ンダクタと第４コンデンサとを具えているようにする。

全通過回路網を三次の回路網として構成することにより
、所望の遅延時間からのずれを二次の回路網において生
じるずれよりも減少せしめることができる。

本例では更に、前記の第４１目互コンダクタの第１入力
端が前記の基準端子に結合され、この第４相互コンダク
タの第２入力端が第３相互コンダクタの第２出力端に結
合され、この第４相互コンダクタの第１出力端が第３相
互コンダクタの第２入力端に結合され、この第４相互コ
ンダクタの第２出力端が全通過回路網の出力端子に結合
され、前記の第４コンデンサは第３相互コンダクタおよ
び第４相互コンダクタの第２入力端間に配置され、前記
の三次のフィルタ区分が更に第２相互コンダクタおよび
第４相互コンダクタの第２入力端間に配置された第５コ
ンデンサを具えているようにすることにより、また任意
ではあるが前記の三次のフィルタ区分が更に第１相互コ
ンダクタおよび第４相互コンダクタの第２入力端間に配
置した第６コンデンサを有しているようにすることによ
り共振効果が生じるおそれを更に減少せしめることがで
きる。

所望の遅延時間からのずれは、全通過回路網が１つでは
なく少なくとも第１および第２の２つの二次のフィルタ
区分の縦続接続回路を有し、第１の二次のフィルタ区分
の第３相互コンダクタと第２の二次のフィルタ区分の第
１相互コンダクタが共通となって１つの相互コンダクタ
を構成するようにすることによっても減少せしめること
ができる。

本発明による遅延回路が複数個の縦続接続した全通過回
路網を有する場合、他の実施例によれば、出力端子に接
続された全通過回路網のあらゆる相互コンダクタと入力
端子に接続された次の全通過回路網の相互コンダクタと
が共通となって１つの相互コンダクタを構成しているよ
うにすることかできる。本発明の更に他の実施例では、
第１の全通過回路網において入力端子に接続された相互
コンダクタの第１出力端が基準端子に接続されているよ
うにすることができる。更に他の実施例では、遅延回路
の最後の全通過回路網の出力端子が、この出力端子に接
続される相互コンダクタの第２出力端に接続されている
ようにすることができる。

本発明の更に他の実施例による遅延回路においては、相
互コンダクタの各々が直線化した差動増幅器を具え、こ
の差動増幅器はバイアス電流源を有する少なくとも２つ
のエミッタ結合トランジスタを有し、これらトランジス
タのベースが第１入力端および第２入力端を構成し、コ
レクタが第１出力端および第２出力端を構成しているよ
うにすることができる。この場合、各相互コンダクタの
第１出力端および第２出力端に電流源により負荷を与え
ることができる。

前述した遅延回路では、全通過回路網の相互コンダクタ
の入力端の１つが接地され、信号電流が相互コンダクタ
の双方の出力端から取出される。

これらの回路を解析することから明かなように、相互コ
ンダクタの双方の入力端を浮動とし、信号電流が出力端
の一方のみから取出されるものとすると、前述した遅延
回路は同様に動作する。この場合、入力信号を受ける入
力端子と、出力信号を生じる出力端子と、基準電位を受
ける基準端子とを有する少なくとも１つの全通過回路網
を具える遅延回路であって、この全通過回路網は第１、
第２および第３の３つの相互コンダクタを有する少なく
とも二次のフィルタ区分を具えており、各相互コンダク
タは第１入力端、第２入力端、第１出力端および第２出
力端と、第１および第２コンデンサとを有する遅延回路
において、前記の第１相互コンダクタの第１入力端が前
記の入力端子に結合され、前記の第２相互シンダクタの
第１入力端が第１相互コンダクタの第１出力端に結合さ
れ、この第２相互コンダクタの第１出力端が第１相互コ
ンダクタの第２入力端と前記の第３相互コンダクタの第
１入力端との双方に結合され、第２相互コンダクタの第
２入力端が第３相互コンダクタの第１出力端に結合され
、前記の第１コンデンサは第１相互コンダクタの第１出
力端と第２相互コンダクタの第１出力端との間に配置さ
れ、前記の第２コンデンサは第１相互コンダクタの第１
出力端と第３相互コンダクタの第１出力端との間に配置
され、更に第３コンデンサが第２相互コンダクタの第１
出力端と第３相互コンダクタの第１出力端との間に配置
されているようにすることができる。

本例でも、第３コンデンサの存在により、共振効果が生
じるおそれを減少せしめる。

遅延回路をこのように構成する場合、各全通過回路網が
一次のフィルタ区分を有し、この一次のフィルタ区分が
前記の二次のフィルタ区分と相俟って三次のフィルタ区
分を構成し、この一次のフィルタ区分は第１入力端、第
２入力端、第１出力端および第２出力端を有する第４相
互コンダクタと第４コンデンサとを具えているようにす
ることができる。

この遅延回路では、前記の第４相互コンダクタの第１入
力端は第３相互コンダクタの第１出力端に結合され、こ
の第４相互コンダクタの第１出力端は第３相互コンダク
タの第２入力端に結合され、前記の第４コンデンサは第
３相互コンダクタの第１出力端と前記の第４相互コンダ
クタの第１出力端との間に配置され、前記の三次のフィ
ルタ区分は第２相互コンダクタの第１出力端と第４相互
コンダクタの第１出力端との間に配置された第５コンデ
ンサおよび第１相互コンダクタの第１出力端と第４相互
コンダクタの第１出力端との間に配置した第６コンデン
サを有しているようにすれば、共振効果が生じるおそれ
を更に減少せしめることができる。

更に池の実施例では各全通過回路網が少なくとも第１お
よび第２の２つの二次のフィルタ区分の縦続接続回路を
具え、第１の二次のフィルタ区分の第３相互コンダクタ
と第２の二次のフィルタ区分の第１相互コンダクタとが
共通となって１つの相互コンダクタを構成しているよう
にすることができる。

遅延回路が縦続接続された複数個の全通過回路網を有す
る場合、本発明の更に他の実施例では、全通過回路網に
おいて出力端子に接続された相互コンダクタと、次の全
通過回路網において入力端子に接続された相互コンダク
タとが共通となって１つの相互コンダクタを形成してい
るようにすることができる。

このような遅延回路では、更に他の実施例によれば、相
互コンダンクの各々が、バイアス電流源を有する少なく
とも２つのエミッタ結合トランジスタを有する直線化し
た差動増幅器を具えており、これらトランジスタのベー
スが第１入力端および第２入力端を構成し、これらトラ
ンジスタのコレクタが第１出力端および第２出力端を構
成しているようにすることができる。各相互コンダクタ
の前記の第１出力端および第２出力端は電流ミラー回路
或いは負イミクンスコンバータにより互いに結合するこ
とができる。

以下図面につき説明する。

第１ａ図は本発明による遅延回路を用いろる遅延線を示
す基本線図である。この遅延線は縦続配置した複数個の
全通過回路網貼、・・・、Ｄ、、を有する。

ここに全通過回路網とは、利得が特定の帯域幅に亘って
ほぼ一定で１に等しい回路網を意味するものとする。各
回路網Ｄｋ　　（ｋ＝１．・・・、ｎ）は入力端子ａｋ
　、出力端子ｂｋおよび基準端子ｒ、を有する。遅延線
の入力端子を構成し入力端子ｖ１を受ける第１回路２１
’４Ｄ＋の入力端子ａ１を除いて、各回路網Ｄｋの入力
端子ａ、はその前の回路網Ｄｋ−１の出力端子す、−１
に接続されている。遅延した入力電圧Ｖ。は最後の回路
網Ｏｎの出力端子す。と接地端子３との間に配置した負
荷抵抗Ｒ５の両端間に現れる。回路網Ｄｋの各々の遅延
時間は固定とすることができるも、回路網の各々の制御
入力端を制御回路４に接続することにより遅延時間を可
変にすることもできる。

第１ｂ図は、本発明による遅延回路を用いうるトランス
バーサルフィルタの基本線図を示す。第１ａ　　〜図と
同一の素子には同じ符号を付した。このようなフィルタ
では、入力信号ｖ１および回路２１１１ｋによって遅延
された信号に重み付は手段１１１ｋ（ｋ＝１．・・・、
ｎ）で重みが乗ぜられ、次にこれら信号が加算装置５で
互いに加算される。これにより入力信号Ｖ１の濾波され
たレプリカである出力信号がこの装置の出力端に生ぜし
められる。重みを可変とすることによりアダプティブフ
ィルタを得ることができる。

第２ａ図は、本発明による遅延回路に対する全通過回路
網の一例を示すもので、この回路網は二次フィルタ区分
を有する。図面を簡単とする為に第２ａ図には回路の信
号路のみを示してあり、バイアス電流源等は図示してい
ない。二次フィルタ区分は３つの相互コンダクタＧ、、
　Ｇ２およびＧ３を有している。これら相互コンダクタ
は最も簡単な形態で、すなわち２つのエミッタ結合トラ
ンジスタを有する差動増幅器の形態で示してあり、これ
らトランジスタのベースが相互コンゴフタの入力端を構
成し、コレクタが相互コンダクタの出力端を構成する。

第１相互コンダクタＧ１はトランジスタＴ１およびＴ２
を有し、トランジスタＴ１のベースは接地端子３に接続
された第１入力端１０を構成し、トランジスタＴ２のベ
ースは入力信号が供給される全通過回路網の入力端子ａ
、に接続された第２入力端１６を構成する。トランジス
タＴ、のコレクタは第１出力端１２を構成し、トランジ
スタＴ２のコレクタは相互コンダクタＧ１の第２出力端
１３を構成する。第２相互コンダクタＧ２はトランジス
タＴ３およびＴ４を有し、トランジスタＴ３のベース１
４は接地端子３に接続され、コレクタ１６はトランジス
タＴ２のベースに接続され、トランジスタＴ４のベース
１５はトランジスタＴ２のコレクタ１３に接続されてい
る。第３相互コンダクタＧ３はトランジスタＴ、および
Ｔ６を有し、トランジスタＴ５のベース１８は接地端子
３に接続され、コレクタ２０はトランジスタＴ４のベー
スに接続され、トランジスタＴ６のベース１９はトラン
ジスタＴ４のコレクタ１７および全通過回路網の出力端
子す、に接続されている。更に、全通過回路網はトラン
ジスタＴ２およびＴ４のそれぞれのベース１１および１
５間に配置された第１コンデンサ自と、トランジスタＴ
２およびＴ６のそれぞれのベース１１および１９間に配
置された第２コンデンサＣ２とを有している。全通過回
路網は更にトランジスタＴ４およびＴ６のそれぞれのベ
ース１５右よび１９間に配置された第３コンデンサＣ２
をも有している。コンデンサＣ２を二次回路網に加える
ことにより全通過回路網における共振効果を減少させる
。その理由は、例えば漂遊キャパシタンスの結果として
の寄生効果により生じる共振増大徴候が減少する為であ
る。これらの寄生効果は特に利得を増大させる為、全通
過回路網の振幅特性は、それ程平坦とならず、所望の周
波数範囲内でほぼ１に等しくならない。全通過回路網の
伝達特性を決定する為に電圧ｖ１を入力端子ａ１に印加
する。この場合、トランジスタＴ１のコレクタ１２は接
地端子３に接続する。更に全通過回路網を負荷抵抗で、
負荷状態とする。この目的の為にトランジスタＴ６のコ
レクタ２１をそのベース１９に接続する。

このように接続することにより、全通過回路網が抵抗に
より負荷状態となるということが第２ｂ図により証明さ
れる。この第２ｂ図は全通過回路網の最後の相互コンダ
クタのみを示している。トランジスタＴ６のコレクタは
接地端子３に接続されている。

出力端子貼と接地端子３との間の抵抗Ｒは相互コンダク
タＧ３に等しい相互コンダクタを以って構成されており
、この相互コンダクタはトランジスタＴ７およびＴ８を
有し、これらのベースはこれらのコレクタに接続されて
いる。トランジスタＴ６およびＴ６のベースは同じ電圧
を有する為、抵抗Ｒを流れる電流は相互コンダクタＧ３
を流れる接地端子３に引かれる。その理由はトランジス
タＴ７のコレクタが接地端子３に接続されている為であ
る。トランジスタＴ、にはトランジスタＴ６のみが電流
を供給する。その理由は、トランジスタＴ６のコレクタ
が接地端子３に接続されている為である。トランジスタ
Ｔ６およびＴ７のコレクタ電流はいかなる有効な作用を
しない為、これらトランジスタを省略しうる。

この場合トランジスタＴ８のエミッタをトランジスタＴ
、のエミッタに接続する必要がある。これにより第２ａ
図に示す構造が得られる。

電圧ｖ１が印加されると、入力電流ＩＯが入力端子ａ、
を流れ、この電流がトランジスタＴ１のコレクタ１２を
経て完全に大地に引かれる。このことは、この電流がｌ
０＝ＧＶ１に等しいということを意味する。

ここにＧは相互コンダクタ貼の相互コンダクタンスであ
る。従って、全通過回路網の入力インピーダンスは１／
Ｇ　に等しい。このインピーダンスは純粋抵抗である為
、全通過回路網を互いに直接結合することができる。入
力端１５および１９における電圧がそれぞれｖ２および
ｖ３であり、トランジスタＴ。

およびＴ６のベース電流を無視する場合には、入力端１
５および１９を流れる電流の和は −ＧＶ１＋ＧＶ３＋（Ｖｌ−Ｖ２＞ＩＩｃ、＋（Ｖ３−
Ｖ２）ＩＩｃ２　＝Ｏ−（１）−ＧＶ２−ＧＶ３＋（Ｖ
２−Ｖ３）Ｉ］Ｃ２＋（Ｖｌ−Ｖ３）Ｉ］Ｃ３＝　０−
（２）に等しくなる。ここにｐ＝ｏ＋ｊωは複素周波数
であり、０は減衰項であり、ωは角周波数である。

ｈ記の式から得られるように、全通過回路網の伝達関数
は となる。

この式から全通過回路網の利得はあらゆる周波数に対し
１であるということを容易に導きうる。

周波数の関数としての全通過回路網の移を目も上記の式
から導き出すことができ、この式によれば遅延関数、す
なわち周波数の関数としての遅延時間を計算することが
できる。二次遅延回路網に対しては、式（３）の分子お
よび分母におけるｐの多項式は二次であり、共振周波数
Ｗ。およびクォリティファクタＱを規定しうる。これら
の式で表した二次の全通過回路網の伝達関数は既知のよ
うにとして表すことができる。式（３）および（４）か
ら次式（５）が得られる。

Ｃ１＋Ｃ２（Ｃ０＋Ｃ２）　２ １つの二次区分を有する回路網では共振周波数ｌＩ島お
よびクォリティファクタＱを例えば、遅延関数ができる
だけ平坦となるように、或いは遅延さすべき信号の帯域
幅内のすべての周波数に対する遅延時間が所望の遅延時
間にできるだけ近づくように選択しうる。

上述した全通過回路網のチェーンを集積化する場合、必
要とするチップ面積の点で回路網の全キャパシタンスを
最小にすることが重要である。共振周波数の式から明か
なように、所定のｔ目星コンダクタンスＧに対し、キャ
パシタンスＣ，＋Ｃ２の和は選択した共振周波数Ｗ。お
よびクォリティファクタＱによって規定される。またク
ォリティファクタＱに対する式から明かなように、キャ
パシタンスＣ３はＣ，＝Ｃ２の場合に最小となる。Ｃ＋
＝Ｃ２＝Ｃ／２であるものとすると、前述したところか
ら明かなように 自−Ｃ２＝Ｃ／２　　　　　”ｔ　　（６）となる。上
述した選択の結果、回路網の全キャパシタンスは最小と
なり、同時に共振効果は自”　Ｃ２の選択により最小と
なるということが分る。

第３ａ図は２つの二次の全通過回路網を有する遅延回路
を示す。この第３ａ図においては第２図と同じ部分に同
一符号を付した。実際には、フィルタ回路に数十個の全
通過回路網を設けることができることを銘記すべきであ
る。第２回路網Ｄ２は回路ＭＤＩと同随に構成されてお
り、３つの相互コンダクタＧ３＋　　Ｇ４およびＧ５を
有する。相互コンダクタＧ３は回路網ＤＩに共通の相互
コンダクタである。このことを第３ｂ図につき説明する
。この第３ｂ図には、第１回路網Ｄ１および第２回路網
Ｄ２の各々が３つの相互コンダクタを有する場合で、回
路網Ｄ１のトランジスタＴ５およびＴ６を有する最後の
相互コンダクタＧ３と、トランジスタＴ５ａ　および７
６ａを有する第１相互コンダクタＧ３ａ　とを示しであ
る。トランジスタＴ６およびＴＳａのコレクタは接地端
子３に接続されている。従って、これらトランジスタの
コレクタ電流はこの回路においていかなる他の目的に対
しても用いられない。これらのコレクタ電流は互いに等
しい。その理由は、２つの相互コンダクタが互いに等し
いト目互コンダクタンスを有しており、これらの２つの
相互コンダクタのそれぞれの両端間の電圧が同じである
為である。従って、トランリスタＴ６Ｍがトランジスタ
Ｔ５に電流を供給する場合に回路の動作が変化せず、ト
ランジスタＴ６およびＴ、ａを省略しうる。回路２Ｍ１
０２の最終相互コンダクタＧ５には第２ａ図における相
互コンダクタＧ３と同様に抵抗により負荷を与える。第
３ａ図の回路は電流源抵抗Ｒ８が両端に接続された信号
電流源Ｉによって駆動される。この抵抗は相互コンダク
タＧｏを以って構成されており、この相互コンダクタの
出力端はその入力端に接続されている。例えば公差によ
る影響を最小にする為に、この相互コンダクタＧ。の相
互コンダクタンスを回路網Ｄ１およびＤ２における相互
コンダクタンスと同じにするのが適している。遅延回路
は信号電圧源によっても駆動でき、この場合抵抗Ｒ８を
電圧源と直列に接続する必要があるということを銘記す
べきである。例えば上述したように、０〜５ｉＡＨｚの
帯域幅を有するビデオ信号を各全通過回路網に対し０．
１　μ秒の遅延時間で遅延させるように遅延線を構成す
ると、所望遅延からの最大のずれは、９．７％となった
。各全通過回路網の共振周波数（す。およびクォリティ
ファクタＱはそれぞれＷ。＝４．９８！、ＩＨｚおよび
Ｑ＝０．７０２に等しく、コンデンサＣ，，Ｃ２および
Ｃ３のキャパシタンスは全通過回路網の相互コンダクタ
の相互コンダクタンスをＧ＝１にΩ−１とした場合にＣ
ｌ＝Ｃ’２−２２．７６２ｐＦおよびＣ３＝　１１．０
５４ｐＦとした。

第３ａ図に示す回路では、各全通過回路網が１つの二次
フィルタ区分を有しており、本例のこの区分は所望の帯
域幅に亘ってできるだけ一定とした遅延を与えるように
設計されている。しかし、複数個の、例えば２個の二次
フィルタ区分から各全通過回路網を形成し、これら全通
過回路網がそれぞれ所定の周波数範囲内で比較的強い周
波数依存性の遅延を行い、これら全通過回路網の組合せ
で所望の帯域幅に亘ってほぼ一定の遅延を行うようにす
ることもできる。例えば、このようにして全通過回路網
の各々が２つの二次フィルタ区分を以って構成された遅
延線を実現した。第３ａ図はこの場合の１つの全通過回
路網を示している。全通過回路網は０〜５！、ＩＨｚの
帯域幅に亘って０．２μ秒の遅延を有し、所望の遅延か
らの最大のずれは０．７３：であった。遅延線の入力端
から数えて最初の三大フィルタ区分が共振周波数ｆ　＋
　＝　３．７２ＭＨｚおよびクォリティファクタＱ、　
＝０．５６９を有し、コンデンサのキャパシタンスがＣ
ｌ−Ｃ２＝３７．５９５ｐＦおよびＣ３＝５．５４６ｐ
Ｆに等しく、一方２番目の二次フィルタ区分が共振周波
数ｆ２＝５．８１ＭＨｚおよびクォリティファクタＱ２
＝１．１２９を有し、コンデンサのキャパシタンスがＣ
，＝Ｃ２＝　１２．１３２ｐＦおよびＣｓ　＝２４．８
６１ｐＦに等しくなるようにした。最初のおよび２番目
のこれら双方の二次フィルタ区分の相互コンダクタの相
互コンダクタンスをＧ＝１にΩ−１とした。

第４図は、三次フィルタ区分を有する本発明による遅延
回路に対する全通過回路網を示す。この三次フィルタ区
分は一次フィルタ区分Ｄ１と二次フィルタ区分Ｄ２とを
有する。一次区分０１は、トランジスタＴ１ｏおよびＴ
、ｌ　を有する相互コンダクタＧ、。

と、コンデンサ自と、二次区分Ｄ２に共通な相互コンダ
クタＧ１１　とを具えている。二次区分Ｄ２は第２ａ図
に示すのと同じであり、トランジスタＴＩ　２　＋　Ｔ
　ｌ　３を有する相互コンダクタＧ１１　　と、トラン
ジスタＴＩ４＋ＴＩ５を有する相互コンダクタＧ１□と
、トランジスタＬ６＋　ＴＩＴを有する相互コンダクタ
Ｇ１３との３つの相互コンダクタおよび３つのコンデン
サＣ２＋　、Ｃ３＋０５を具えている。上述したような
三次全通過回路網によれば二次全通過回路網の場合より
も高い精度で全帯域幅に亘って所望の遅延に等しい遅延
を得ることができる。例えば、０〜５：’ＪＨｚに亘っ
て０．１μ秒の遅延を呈する回路網を実現したところ、
所望遅延からの最大のずれは０．２２％であった。一次
区分の共振周波数をｆ　＋　＝６．４０ＭＨｚとし、第
１コンデンサのキャパシタンスをＣ，＝２４．８６８ｐ
Ｆ　トＬ、二次区分の共振周波数およびクォリティファ
クタをそれぞれｆ２　＝８．　ＩＱ！＝ＩＨｚおよびＱ
２＝０．７７９　とし、コンデンサのキャパシタンスを
ｃ２＝ｃ３＝　１２．６１１ｐＦおよびＣｓ　＝９．０
０１ｐＦとした。また相互コンダクタＧＩＯ＝Ｇｊ３の
ｔ自互コンダクタンスをＧ＝ｌｋΩ−１とした。

この三次全通過回路網では、漂遊キャパシタンスの結果
として共振する傾向を第５図に示すような２つの追加の
コンデンサにより更に減少せしめることができる。この
第５図では相互コンダクタＧ１ｏおよびＧ１２の入力端
２５および２７間にコンデンサＣ４を配置し、相互コン
ダクタＧ、。およびＣＩ３　の入力端２５および２８間
にコンデンサＣ６を配置する。

このコンデンサＣ６は省略することができることを銘記
すべきである。この回路網の伝達関数は入力端子ｖ１を
印加することにより得ることができ、この入力端子によ
れば第３ａ図に示す回路網と同様に入力電流ＩＯが第１
相互コンダクタＧＩＱの第１出力端を経て接地端子に引
かれる。入力端２６．２７および２８における電圧がＶ
２．　Ｖ３およびｖ４であり、相互コンダクタのトラン
ジスタのベース電流を無視するものとすると、入力端２
６．２７および２８を流れる電流に対し次式（７）、　
　（８）および（９）が得られる。

−ＧＶ１＋ＧＶ３＋（Ｖｌ−Ｖ２）ｐｃ＋＋（Ｖ３−Ｖ
２）ｐｃｉ＋（Ｖ４−Ｖ２）ｐｃｓ＝ｏ　　（７）−Ｇ
Ｖ２＋ＧＶ４＋（Ｖｌ−Ｖ３）ｐＣ，＋（Ｖ２−Ｖ３）
ｐｃ２＋（Ｖ４−Ｖ３）ｐｃｚ＝ｏ　　（８）−Ｇ３−
ＧＶ４＋（Ｖｌ−Ｖ４）ｐＣｇ＋（Ｖ２−Ｖ４）ｐＣ５
＋（Ｖ３−Ｖ４）ｐＣ，＝Ｏ（９）上記の式から全通過
回路網の伝達関数はＶｌ　　　　　　　ｂ＋＋ｐＡｌｊ
’＋ｐ’じし＋ｐ１となる。ここに、 Ａ　”ＣＩ＋Ｃ２＋Ｃ３＋Ｃ６ Ｂ　＝Ｃ，−Ｃ，＋Ｃ，・Ｃ３”ＣＩ・Ｃ，＋Ｃ２・Ｃ
３＋Ｃ２・Ｃ１↓Ｃ２・Ｃ５＋Ｃ３・Ｃｓ＋Ｃ４・Ｃ３ Ｄ＝Ｃ，・Ｃ２・Ｃ３＋Ｃ，−Ｃ２・Ｃ５＋Ｃ，・Ｃ３
・Ｃ４↑Ｃ１・Ｃ３・Ｃ５＋Ｃｔ−Ｃ，・Ｃ，＋Ｃ２・
Ｃ３・ｃ　、’＋　Ｃ２・Ｃ４・Ｃ５＋Ｃ３・Ｃ１・Ｃ
３＋ｅｃ６ である。この式から明かなように回路網の利得（増幅度
）はすべての周波数に対し１に等しい。

この場合も集積化の点で回路網の全キャパシタンスを最
小にすることが重要である。全キャパシタンスを最小に
するのは数値的にのみ行ないうる。

この場合、相互コンダクタの相互コンダクタンスをＧ＝
１にΩ−１とした回路網車たり０．１　μ秒の遅延を行
う０〜５！、ＩＨｚの帯域幅のビデオ信号に対する遅延
線に対しては以下のキャパシタンス（直が得られるとい
うことを確かめた。

Ｃ，＝Ｃ２＝Ｃ＊＝１６．２４６ｐＦ ｃ４＝ｃｓ　＝３．２４７ｐＦ Ｃ６＝　１．３５４ｐＦ 上述した例では相互コンダクタが常に簡単な差動増幅器
として表される。

比較的高い人力圧を処理しうるようにする為には、相互
コンダクタンスを最大電圧範囲に亘って一定とする必要
がある。簡単な差動増幅器では、出力電流が小範囲に亘
ってのみ入力電圧の直線関数として増大する為、相互コ
ンダクタンスは入力端子の小範囲に亘ってのみ一定とな
る。従って、直線化した差動増幅器が一般に相互コンダ
クタとして用いられる。このような相互コンダクタの一
例を第６ａ図に示す。この相互コンダクタは並列に配置
した２つの差動増幅器を有する。第１の差動増幅器はト
ランジスタＴ２ｏおよびＴ２□を有し、これらトランジ
スタのエミッタ面積は等しくない。

これらトランジスタの共通エミッタライン中には電流源
１．＝１が設けられている。第２の差動増幅器はトラン
ジスタＴ２゜およびＴ２３を有し、これらトランジスタ
のエミッタ面積も等しくない。トランジスタＴ２０およ
び７２＋　のエミッタ面積間の比はトランジスタＴ２３
およびＴ２゜のエミッタ面積間の比に等しい。トランジ
スタＴ２□およびＴ２３　の共通エミッタライン中には
電流源１ｚ＝１が設けられている。これらトランジスタ
Ｔ２０およびＴ２２の共通ベースは第１入力端３０を構
成し、トランジスタＴ２、およびＴ２３の共通ベースは
相互コンダクタの第２入力端３１を構成する。トランジ
スタＴ２ｏおよびＴ２２のコレクタは第１出力端３２に
接続され、トランジスタＴ２＋　およびＴ２３のコレク
タは第２出力端３３に接続されている。これら出力端３
２および３３には電流源１３−１および１４＝Ｉにより
それぞれ負荷が与えられている。トランジスタＴ２０お
よびＴ２＋　のエミッタ面積間の比が４である場合には
、出力端３２および３３における信号電流と入力端３０
および３１間の信号電圧との比に等しい１目互コンダク
タンス：まで与えられる。このような差動増幅器の直線
・範囲は１つの差動増幅器の直線範囲の約５培である。

相互コンダクタンスに対する式から、零入力端子１を変
えることによりこのト目互コンダクタンスを変えること
ができるということも分る。回路網の遅延時間は遅延回
路におけるすべての相互コンダクタンスに対しこの零入
力電流を変えることにより変えることができる。

第６ｂ図は直線化した相互コンダクタの２番目の例を示
す。この相互コンダクタはトランジスタＴ４０およびＴ
４１を有する第１差動増幅器を具え、その共通エミッタ
ラインには電流源１．＝２１が配置されており、更にト
ランジスタＴ４□およびＴ４３を有する第２差動増幅器
を具え、その共通エミッタラインには電流源１２＝２１
が配置されている。トランジスタＴ４０およびＴ４２の
ベースは入力端４０に接続され、この入力端には入力電
圧Ｖ、が供給される。

トランジスタＴ４１　のベースは基準電圧ＶＲＩが印加
される端子４１に接続され、トランジスタＴ４３のベー
スは基準電圧ＶＲ２が印加される端子４２に接続されて
いる。トランジスタＴ４０＋　Ｔ４２のコレクタは電流
源＋３−（Ｉｌ”＋２）／２により負荷が与えられる第
１出力端・１３に接続され、トランジスタＴ４１　＋　
Ｔ　４３のコレクタは電流源１−−（Ｉ　ｔ＋Ｌ）　／
２により負荷が与えられる第２出力端４４に接続されて
おり、基準電圧ＶＲＩおよびＶｌ２はフィルタ接地であ
る電圧レベルＶ、。を中心として対称的である。これら
の電圧を適当に選択することにより、１つの差動増幅器
によって得られるよりも広い範囲に亘って出力電流が入
力電圧の直線関数として増大するようにすることができ
る。

この直線範囲は、第６Ｃ図に示すように上記の回路にト
ランジスタＴ、４およびＴ４Ｓを有する第３の差動増幅
器を加え、これらトランジスタの共通エミッタラインに
電流源Ｌ＝ｋ・２＋（ｋ＜１）を配置することにより更
に拡張することができる。トランジスタＴ４４のベース
およびコレクタはそれぞれ入力端４０および出力端４３
に接続する。トランジスタＴ４Ｓのベースは基準電圧Ｖ
Ｒ［ｌが印加される端子４５に接続する。このトランジ
スタＴ４Ｓのコレクタは出力端４４に接続する。この場
合も値Ｖ、。を中心として対称的である電圧ＶＲＩおよ
びＶｌ２と、電流源１．、　Ｉ２および＋３の電流相互
間の比とを適当に選択することにより、一定の相互コン
ダクタンスの範囲が比較的広くなる。この回路に更に他
の差動増幅器を加えることにより相互コンダクタンスの
直線範囲を更に拡張することができる。

第７図は第５図の回路に第６図に示す型の相互コンダク
タを設けたものを示す。本発明は図示の本目互コンダク
タに限定されず、特願昭６２−３５９９４号明細書に記
載されたような他の相互コンダクタを用いることもでき
ることを銘記すべきである。

第８ａ図に再び第２ａ図の回路を示すも、図面を明瞭と
する為にコンデンサは省略しである。接続点１５に供給
される電流Ｉ２はトランジスタＴ２およびＴ。

のコレクタ電流間の差に等しい。このことは電流Ｉ２が １２　＝ＧＶ１−ＧＶ３　＝Ｇ（Ｖｌ−Ｖ３）　　　　
・（１１）に従うということを意味する。この式の解析
により、第８ｂ図に示すように相互コンダクタンスＧを
有する相互コンダクタの両端に電圧Ｖ３−Ｖｌを印加す
ることによっても同じ電流Ｉ２を得ることができるとい
うことが分る。本例の場合、相互コンダクタは第８ａ図
に示す相互コンダクタの場合のように接地入力端を有さ
す、更に信号電流を取出しうる出力端は２つではなく１
つであり、他の１つの出力端は接地される。接続点１１
および１９を流れる電流に対しては次式αりが満足され
る。

従って、これらの電流は相互コンダクタの両端間に関連
の電圧を印加することにより得ることができる。この原
理に応じて第８ａ図の回路を変更した回路を第８Ｃ図に
示す。Ｇ、は負荷抵抗を構成する相互コンダクタである
。第８ｄ図は完全に二次の全通過回路網を示す。更にこ
の回路は第２図に示す回路と同様に動作する。

第９ａ、　９ｂおよび９０図は第３，４および５図の回
路を上述したのと同様に変形したものを示す。この種類
の相互コンダクタに対しても同じ回路網を縦続接続する
ことにより１つの共通の相互コンダクタを得ることがで
き、従って１つの相互コンダクタを節約しうるというこ
とを銘記すべきである。

第８および９図に示す回路では信号電流が）目互コンダ
クタの一方の出力端のみから取出され、他方の出力端は
用いられず、原理的にこの他方の出力端に得られる信号
電流は電源電圧端子に引かれる。

しかし、相互コンダクタの出力信号電流は使用されない
出力端から生じる信号電流を出力信号電流に加えること
により高めることができる。原理的にはこのことは電流
ミラー回路により達成しうる。

第１０ａ図は、第６図の相互コンダクタに、ダイオード
接続したＰＮＰ　　）ランジスクＴ３０およびＰＮＰ　
　トランジスタＴ３１　を有する電流ミラー回路を設け
たものを示す。しかし、ＰＮＰ　　）ランジスクを用い
ることはそれ程好ましくない。その理由は、ＰＮＰ　　
）ランジスクは回路の高周波動作に悪影響を及ぼす為で
ある。第１０ｂ図はこの点でより好ましい解決策を示す
。この場合、接続点３３に接続された反転入力端（−）
と、接続点３２に接続された非反転入力端（＋）と、抵
抗Ｒ，＝Ｒを経て前記の反転入力端に且つ抵抗Ｒ２＝Ｒ
を経て前記の非反転入力端に接続された出力端３４とを
有する演算増幅器３６を有する負イミタンスコンハータ
により相互コンダクタに負荷が与えられている。接続点
３２は相互コンダクタの出力端３５に接続されている。

接続点３３を通る信号電流と接続点３２を通る信号電流
とは互いに逆相となっている。イミタンスコンバータは
接続点３３を流れる信号電流を変換し、この電流を接続
点３２に流れる電流に加え、従って出力電流が２倍とな
る。その理由は、演算増幅器３６が反転入力端における
電圧を非反転入力端における電圧に等しくする為である
。抵抗Ｒ，およびＲ２の値は互いに等しい為、これら抵
抗を流れる電流も等しくなる。

接続点３３を流れる電流は抵抗Ｒ２を流れる為、抵抗Ｒ
１にも同じ電流が流れる。

第１１図は負イミタンスコンバータを有する上述した相
互コンダクタの２例を示す。第１１ａ図では、トランジ
スタＴ２＋　およびＩ２３のコレクタ間の相互接続点３
３が抵抗Ｒ２とダイオード接続トランジスタＴ３３　と
電流源１．−Ｉ＋Ｊとの直列回路により正電源端子に接
続され、トランジスタＴ２０およびＩ２゜のコレクタ間
の相互接続点３２が抵抗Ｒ１とベースがトランジスタＴ
３３のベースに接続されているトランジスタＴ３゜のコ
レクターエミッタ通路との直列回路により正電源端子に
接続されている。更に、相互接続点３２および３３は差
動増幅器として構成した２つのトランジスタＴ、４およ
びＴ３Ｓのベースにそれぞれ接続されており、この差動
増幅器の共通エミッタ端子は電流源１６＝２Ｊを経て負
電源端子に接続されている。トランジスタＴ３５のコレ
クタはトランジスタＴ３２のベースに接続され、トラン
ジスタＴ３４のコレクタは正電源端子に接続されている
。

第１１ｂ図に示す回路は第１１ａ図の抵抗Ｒ１およびＲ
２とトランジスタＴ３２およびＩ３３の代わりに、差動
増幅器”　３４　＋　Ｔ　３　Ｓの非反転入力端３２と
出力端との間および差動増幅器の反転入力端３３と出力
端との間にそれぞれ配置した２つのダイオードＤ１およ
びＤ２を有している。第１１ａおよびｌｌｂ図に示す回
路の動作は第１０ｂ図に示す回路の動作と同じである。

第１２図は、第１１ａ図に示すような相互コンダクタを
設けた第９Ｃ図に示すような三次全通過回路網の詳細回
路図を示す。この場合、相互コンダクタＧ１０　’＝Ｇ
１３およびＧＬの出力端がクランプ回路によりＯＶの電
圧点にクランプされている。このクランプ回路は、エミ
ッタが関連の相互コンダクタの出力端３３に接続され、
コレクタが正電源端子に接続され、ベースが正基準電圧
Ｖ、を生じる端子に接続されているＮＰＮ　　）ランリ
スタＴ４ｏ　と、エミッタが出力端３３に接続され、コ
レクタが負電源端子に接続され、ベースが負基準電圧ｖ
、Ｉを生じる端子に接続されているＰＮＰ　　）ランリ
スタＴ４１　とを有している。上記の基準電圧は例えば
ｖｐ　−２０／３゜Ｖ）Ｉ　＝−２０／３とする。ここ
にＤはダイオード電圧である。負イミタンスコンバータ
の電流源Ｉ６から電流Ｊが相互コンダクタの電流源１１
およびＩ２から生じる電流■よりも大きいという条件が
満足されると、この電圧クランピングにより、電源のス
イッチ・オン後回路が所望通りに動作し、パラッチ・ア
ップ″が生じえないようにする。

本発明は上述した実施例のみに限定されず、幾多の変更
を加えうろこと勿論である。例えば、相互コンダクタの
構成自体は本発明に関連しない為、これら相互コンダク
タを種々に構成しうる。

【図面の簡単な説明】

第１ａ図は、遅延回路を有する遅延線を示す基本的ブロ
ック線図、 第１ｂ図は、遅延回路を有するトランスバーサルブイル
タを示す基本的ブロック線図、 第２ａ図は、二次全通過回路網を有する本発明の第１実
施例による遅延回路を示す回路図、第２ｂ図は、第２ａ
図に示す回路の構造を説明する為の回路図、 第３ａ図は、第２ａ図に示す２つの縦続接続した二次回
路網を有する本発明による遅延回路を示す回路図、 第３ｂ図は、第３ａ図に示す回路の構造を説明する為の
回路図、 第４図は、第１の型の三次全通過回路網を有する本発明
による遅延回路を示す回路図、第５図は、第１の型の改
善した三次全通過回路網を有する本発明による遅延回路
を示す回路図、第５ａ、　６ｂおよび６０図は、本発明
による遅延回路に用いる数種類の相互コンダクタを示す
回路図、第７図は、第６ａ〜６Ｃ図に示す相互コンダク
タを有する第５図の回路を示す回路図、 第８ａ、　８ｂおよび８０図は、第２ａ図に示す回路の
動作を解析する為の回路図、 第８ｄ図は、第２の型の全通過回路網を有する本発明に
よる遅延回路を示す回路図、 第９ａ図は、第８ｄ図に示す２つの縦続接続した二次回
路網を有する本発明による遅延回路を示す回路図、 第９ｂ図は、第２の型の三次全通過回路網を有する本発
明による遅延回路を示す回路図、第９Ｃ図は、第２の型
の改善した三次回路網を有する本発明による遅延回路を
示す回路図、第１０ａ図は、第８ｄ図および第９図の遅
延回路に用いる第１の型の相互コンダクタを示す回路図
、第１０ｂ図は、第８ｄ図および第９図に示す遅延回路
に用いる第２の型の相互コンダクタを示す回路図、 第１１ａ図は、第１０ｂ図に示す回路の第１の変形例を
示す回路図、 第１１ｂ図は、第１０ｂ図に示す回路の第２変形例を示
す回路図、 第１２図は、第１１ａ図に示す相互コンダクタを有する
第９Ｃ図の回路を示す回路図である。 Ｄ、〜Ｄ、・・・全通過回路網 １ｌ１１〜Ｗ、・・・重み付は手段 Ｃ１・・・第１コンデンサ Ｃ２・・・第３コンデンサ Ｃ３・・・第２コンデンサ ４・・・制御回路　　　　５・・・加算装置ＲＧ、１ａ ＦＩＧ、１ｂ Ｆｌｏ、２Ｇ 〒 ＩＧ　４ （り Ｕ− スス 一 手　　続　　補　　正　　書 昭和６２年１０月２９日 特許庁長官　　　小　　川　　邦　　夫　　殿１、事件
の表示 昭和６２年特許願第２２８６５６号 ２、発明の名称 遅　　延　　回　　路 ３、補正をする者 事件との関係　　特許出願人 名　称　　エヌ・ベー・フィリンプス・１、明細書第４
３頁第１１行の「配置されている。」の後に「トランジ
スタＴ４゜およびＴａ＋　のエミッタ面積は互いにほぼ
等しく、トランジスタＴ４□およびＴａ２のエミッタ面
積は互いにほぼ等しくする。」を加入かる。 ２、同第４４頁第１２行の「拡張することができる。」
の後に「トランジスタＴ４４およびＴ４Ｓのエミッタ面
積は互いにほぼ等しくする。」を加入する。

Claims (1)

1. 【特許請求の範囲】 １、入力信号を受ける入力端子と、出力信号を生じる出
   力端子と、基準電位を受ける基準端子とを有する少なく
   とも１つの全通過回路網を具える遅延回路であって、こ
   の全通過回路網は第１、第２および第３の３つの相互コ
   ンダクタを有する少なくとも二次のフィルタ区分を具え
   ており、各相互コンダクタは第１入力端、第２入力端、
   第１出力端および第２出力端を有しており、３つの相互
   コンダクタの各々の第１入力端は前記の基準端子に結合
   され、第１相互コンダクタの第２入力端は前記の入力端
   子に結合され、第２相互コンダクタの第２入力端は第１
   相互コンダクタの第２出力端および第３相互コンダクタ
   の第１出力端に結合され、第３相互コンダクタの第２入
   力端は第２相互コンダクタの第２出力端および前記の出
   力端子に結合され、前記のフィルタ区分は更に第１相互
   コンダクタおよび第２相互コンダクタの第２入力端間に
   配置した第１コンデンサと、第１相互コンダクタおよび
   第３相互コンダクタの入力端間に配置した第２コンデン
   サとを具えている遅延回路において、前記のフィルタ区
   分が前記の第２相互コンダクタおよび第３相互コンダク
   タの第２入力端間に配置した第３コンデンサを具えてい
   ることを特徴とする遅延回路。 ２、特許請求の範囲第１項に記載の遅延回路において、
   前記の全通過回路網が更に一次のフィルタ区分を有し、
   この一次のフィルタ区分が前記の二次のフィルタ区分と
   相俟って三次のフィルタ区分を構成し、この一次のフィ
   ルタ区分は第１入力端、第２入力端、第１出力端および
   第２出力端を有する第４相互コンダクタと第４コンデン
   サとを具えていることを特徴とする遅延回路。 ３、特許請求の範囲第２項に記載の遅延回路において、
   前記の第４相互コンダクタの第１入力端が前記の基準端
   子に結合され、この第４相互コンダクタの第２入力端が
   第３相互コンダクタの第２出力端に結合され、この第４
   相互コンダクタの第１出力端が第３相互コンダクタの第
   ２入力端に結合され、この第４相互コンダクタの第２出
   力端が全通過回路網の出力端子に結合され、前記の第４
   コンデンサは第３相互コンダクタおよび第４相互コンダ
   クタの第２入力端間に配置され、前記の三次のフィルタ
   区分が更に第２相互コンダクタおよび第４相互コンダク
   タの第２入力端間に配置された第５コンデンサを具えて
   いることを特徴とする遅延回路。 ４、特許請求の範囲第３項に記載の遅延回路において、
   前記の三次のフィルタ区分が更に第１相互コンダクタお
   よび第４相互コンダクタの第２入力端間に配置した第６
   コンデンサを有していることを特徴とする遅延回路。 ５、特許請求の範囲第１項に記載の遅延回路において、
   各全通過回路網が少なくとも２つ、すなわち第１および
   第２の二次フィルタ区分の縦続接続回路を有しており、
   第１の二次フィルタ区分の第３相互コンダクタと第２の
   二次フィルタ区分の第１相互コンダクタとが共通となっ
   て１つの相互コンダクタを構成していることを特徴とす
   る遅延回路。 ６、特許請求の範囲第１〜５項のいずれか１項に記載の
   遅延回路において、この遅延回路が縦続接続した複数個
   の全通過回路網を有し、出力端子に接続された全通過回
   路網のあらゆる相互コンダクタと入力端子に接続された
   次の全通過回路網の相互コンダクタとが共通となって１
   つの相互コンダクタを構成していることを特徴とする遅
   延回路。 ７、特許請求の範囲第１〜６項のいずれか１項に記載の
   遅延回路において、入力端子に接続された第１の全通過
   回路網の相互コンダクタの第１出力端が基準端子に接続
   されていることを特徴とする遅延回路。 ８、特許請求の範囲第１〜７項のいずれか１項に記載の
   遅延回路において、遅延回路の第１の全通過回路網の入
   力端子と基準端子との間に入力抵抗が配置され、この入
   力抵抗は第１入力端、第２入力端、第１出力端および第
   ２出力端を有する第５相互コンダクタを以って構成され
   、第１入力端は第１出力端に接続されていることを特徴
   とする遅延回路。 ９、特許請求の範囲第１〜８項のいずれか１項に記載の
   遅延回路において、遅延回路の最後の全通過回路網の出
   力端子が、この出力端子に接続される相互コンダクタの
   第２出力端に接続されていることを特徴とする遅延回路
   。 １０、特許請求の範囲第１〜９項のいずれか１項に記載
   の遅延回路において、相互コンダクタの各々が直線化し
   た差動増幅器を具え、この差動増幅器はバイアス電流源
   を有する少なくとも２つのエミッタ結合トランジスタを
   有し、これらトランジスタのベースが第１入力端および
   第２入力端を構成し、コレクタが第１出力端および第２
   出力端を構成していることを特徴とする遅延回路。 １１、特許請求の範囲第１０項に記載の遅延回路におい
   て、各相互コンダクタの第１出力端および第２出力端に
   電流源によって負荷が与えられていることを特徴とする
   遅延回路。 １２、特許請求の範囲第１０項に記載の遅延回路におい
   て、相互コンダクタの各々が並列に配置された２つの差
   動増幅器を有し、各差動増幅器はエミッタ面積が互いに
   等しくない２つのトランジスタを有し、一方の差動増幅
   器の一方のトランジスタのベースおよびコレクタが他方
   の差動増幅器の一方のトランジスタのベースおよびコレ
   クタにそれぞれ接続され、前記の一方の差動増幅器の他
   方のトランジスタのベースおよびコレクタが前記の他方
   の差動増幅器の他方のトランジスタのベースおよびコレ
   クタにそれぞれ接続されていることを特徴とする遅延回
   路。 １３、特許請求の範囲第１０項に記載の遅延回路におい
   て、相互コンダクタの各々が少なくとも２つの差動増幅
   器を有し、各差動増幅器はエミッタ面積が互いにほぼ等
   しい２つのトランジスタを有し、これら差動増幅器の各
   々の一方のトランジスタのベースおよびコレクタがそれ
   ぞれ相互接続され、これら差動増幅器の各々の他方のト
   ランジスタのベースに互いに異なる基準電圧が与えられ
   、これら他方のトランジスタのコレクタが相互接続され
   ていることを特徴とする遅延回路。 １４、入力信号を受ける入力端子と、出力信号を生じる
   出力端子と、基準電位を受ける基準端子とを有する少な
   くとも１つの全通過回路網を具える遅延回路であって、
   この全通過回路網は第１、第２および第３の３つの相互
   コンダクタを有する少なくとも二次のフィルタ区分を具
   えており、各相互コンダクタは第１入力端、第２入力端
   、第１出力端および第２出力端と、第１および第２コン
   デンサとを有する遅延回路において、前記の第１相互コ
   ンダクタの第１入力端が前記の入力端子に結合され、前
   記の第２相互コンダクタの第１入力端が第１相互コンダ
   クタの第１出力端に結合され、この第２相互コンダクタ
   の第１出力端が第１相互コンダクタの第２入力端と前記
   の第３相互コンダクタの第１入力端との双方に結合され
   、第２相互コンダクタの第２入力端が第３相互コンダク
   タの第１出力端に結合され、前記の第１コンデンサは第
   １相互コンダクタの第１出力端と第２相互コンダクタの
   第１出力端との間に配置され、前記の第２コンデンサは
   第１相互コンダクタの第１出力端と第３相互コンダクタ
   の第１出力端との間に配置され、更に第３コンデンサが
   第２相互コンダクタの第１出力端と第３相互コンダクタ
   の第１出力端との間に配置されていることを特徴とする
   遅延回路。 １５、特許請求の範囲第１４項に記載の遅延回路におい
   て、各全通過回路網が一次のフィルタ区分を有し、この
   一次のフィルタ区分が前記の二次のフィルタ区分と相俟
   って三次のフィルタ区分を構成し、この一次のフィルタ
   区分は第１入力端、第２入力端、第１出力端および第２
   出力端を有する第４相互コンダクタと第４コンデンサと
   を具えていることを特徴とする遅延回路。 １６、特許請求の範囲第１５項に記載の遅延回路におい
   て、前記の第４相互コンダクタの第１入力端は第３相互
   コンダクタの第１出力端に結合され、この第４相互コン
   ダクタの第１出力端は第３相互コンダクタの第２入力端
   に結合され、前記の第４コンデンサは第３相互コンダク
   タの第１出力端と前記の第４相互コンダクタの第１出力
   端との間に配置され、前記の三次のフィルタ区分は第２
   相互コンダクタの第１出力端と第４相互コンダクタの第
   １出力端との間に配置された第５コンデンサを有してい
   ることを特徴とする遅延回路。 １７、特許請求の範囲第１６項に記載の遅延回路におい
   て、前記の三次のフィルタ区分が更に、第１相互コンダ
   クタの第１出力端と第４相互コンダクタの第１出力端と
   の間に配置した第６コンデンサを有していることを特徴
   とする遅延回路。 １８、特許請求の範囲第１４項に記載の遅延回路におい
   て、各全通過回路網が少なくとも第１および第２の２つ
   の二次のフィルタ区分の縦続接続回路を具え、第１の二
   次のフィルタ区分の第３相互コンダクタと第２の二次の
   フィルタ区分の第１相互コンダクタとが共通となって１
   つの相互コンダクタを構成していることを特徴とする遅
   延回路。 １９、特許請求の範囲第１４〜１８項のいずれか１項に
   記載の遅延回路において、この遅延回路が縦続接続した
   複数個の全通過回路網を有し、全通過回路網において出
   力端子に接続された相互コンダクタと、次の全通過回路
   網において入力端子に接続された相互コンダクタとが共
   通となって１つの相互コンダクタを形成していることを
   特徴とする遅延回路。 ２０、特許請求の範囲第１４〜１９項のいずか１項に記
   載の遅延回路において、第１の全通過回路網の、入力端
   子に接続された相互コンダクタの第１出力端がこの相互
   コンダクタの入力端に接続されていることを特徴とする
   遅延回路。 ２１、特許請求の範囲第１４〜２０項のいずれか１項に
   記載の遅延回路において、この遅延回路の最後の全通過
   回路網の出力端子と基準端子との間に負荷が配置され、
   この負荷は第１入力端、第２入力端、第１出力端および
   第２出力端を有する第５相互コンダクタを以って構成さ
   れ、この第５相互コンダクタの第１入力端および第１出
   力端が出力端子に接続され、第２入力端が基準端子に接
   続されていることを特徴とする遅延回路。 ２２、特許請求の範囲第１４〜２１項のいずれか１項に
   記載の遅延回路において、相互コンダンタの各々が、バ
   イアス電流源を有する少なくとも２つのエミッタ結合ト
   ランジスタを有する直線化した差動増幅器を具えており
   、これらトランジスタのベースが第１入力端および第２
   入力端を構成し、これらトランジスタのコレクタが第１
   出力端および第２出力端を構成していることを特徴とす
   る遅延回路。 ２３、特許請求の範囲第２２項に記載の遅延回路におい
   て、各相互コンダクタの第１出力端および第２出力端が
   電流ミラー回路により互いに結合されていることを特徴
   とする遅延回路。 ２４、特許請求の範囲第２２項に記載の遅延回路におい
   て、各相互コンダクタの第１出力端および第２出力端が
   負イミタンスコンバータにより互いに結合されているこ
   とを特徴とする遅延回路。 ２５、特許請求の範囲第２２項に記載の遅延回路におい
   て、相互コンダクタの各々が並列に配置された２つの差
   動増幅器を有し、各差動増幅器はエミッタ面積が互いに
   等しくない２つのトランジスタを有し、一方の差動増幅
   器の一方のトランジスタのベースおよびコレクタが他方
   の差動増幅器の一方のトランジスタのベースおよびコレ
   クタにそれぞれ接続され、前記の一方の差動増幅器の他
   方のトランジスタのベースおよびコレクタが前記の他方
   の差動増幅器の他方のトランジスタのベースおよびコレ
   クタにそれぞれ接続されていることを特徴とする遅延回
   路。 ２６、特許請求の範囲第２２項に記載の遅延回路におい
   て、相互コンダクタの各々が少なくとも２つの差動増幅
   器を有し、各差動増幅器はエミッタ面積が互いにほぼ等
   しい２つのトランジスタを有し、これら差動増幅器の各
   々の一方のトランジスタのベースおよびコレクタがそれ
   ぞれ相互接続され、これら差動増幅器の各々の他方のト
   ランジスタのベースに互いに異なる基準電圧が与えられ
   、これら他方のトランジスタのコレクタが相互接続され
   ていることを特徴とする遅延回路。