JPH02295209A

JPH02295209A - Ｆｔダブラ差動増幅器

Info

Publication number: JPH02295209A
Application number: JP2099162A
Authority: JP
Inventors: James S Lamb; ジェームズ・エス・ラム
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1989-04-13
Filing date: 1990-04-13
Publication date: 1990-12-06
Anticipated expiration: 2010-11-13
Also published as: US4890067A; JPH07105675B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、差勤増幅器、特にベース接地段を含む所謂Ｆ
７ダブラ差動増幅器に関する。

［従来技術］第４Ａ図〜第４Ｃ図は、本発明の一実施例に閲連する従
来の差動増幅器の回路図である。第４Ａ図は、ベース接
地段を含む差動増幅器を示している。この増幅器は、抵
抗値Ｒの抵抗器（５）を介してエミッタを相互接続した
トランジスタ（６）及び（８）を含んでいる。トランジ
スタ（６）及び（８）のベースは、夫々抵抗器（２２）
及び（２４）を介して入力端子（１８）及び（２０）に
接続されている。差動入力電圧Ｖ■が入力端子（１８）
及び（２０）間に印加されている。トランジスタ（６）
及び（８）のバイアス電流は、定電流源（７）及び（９
）から各々２　Ｉ　　（ｍＡ）ずつ供給されている。こ
の増幅器のベース接地段は、トランジスタ（２）及び（
４）を含み、これらトランジスタ（２）及び（４）のベ
ースは、基準電圧源Ｖ，に接続されている。トランジス
タ（２）及び（４）から出力される差動出力電流は、正
電圧源Ｖｃｃに接続された抵抗器（１０）及び（１２）
により、出力端子（１４）及び（１６）間の差動出力電
圧ＶＯに変換される。

第４Ｂ図の増幅器は、従来のダーリントン型Ｆｒダブラ
増幅器であり、周波数応答に関しては第４Ａ図の増幅器
より改善されている。ここで、Ｆｒダブラとは、電流増
幅率が１になる遷移周波数（　Ｆ　丁）　を２倍にする
回路という意味で、広帯域化を実現している。第４Ａ図
のトランジスタ（６）及び（８）は、夫々２つのダーリ
ントン接続された２つのトランジスタで置換されている
。トランジスタ　（６）は、トランジスタ　（６１）及
び（６３）で置換され、トランジスタ（８）は、トラン
ジスタ（８１）及び（８３）で置換されている。エミッ
タ抵抗器（５）は、抵抗値２Ｒ（Ω）の抵抗器（５ｌ）
及び（５３）で置換されており、抵抗器（５１）は、ト
ランジスタ（６１）及び（８１）のエミッタ間に接続さ
れ、抵抗器（５３）は、トランジスタ（６３）及び（８
３）のエミッタ間に接続されている。トランジスタ　（
６１）、（６３）、（８１）及び（８３）のバイアス電
流は、夫々電流源（７１）、（７３）、（９１）及び（
９３）から供給される。各電流源の電流値は、Ｉ　　（
ｍＡ）である。第４Ｂ図の回路の残りの部分は、第４Ａ
図の回路と同様の構成である。

各トランジスタ　（６１）、（６３）、（８１）及び（
８３）は、夫々第４Ａ図のトランジスタ（６）及び（８
）の電流の半分の電流で動作し、且つ抵抗器（５１）及
び（５３）の抵抗値は、抵抗器（５）の２倍になってい
るので、人力静電容量を約２分の１に低減している。し
かし、増幅器の総利得は、第４Ａ図の回路と略同じであ
る。

（総利得の半分は、トランジスタ（６３）及び（８３）
に起因し、後の半分の利得は、トランジスタ（６工）及
び（８ｌ）に起因する。》この第４Ｂ図の増幅器の帯域
幅が入力回路によって制限されると仮定すると、増幅器
の総利得が同じで入力静電容量が半分になっているので
、この第４Ｂ図の回路の周波数応答は、約２倍に改善さ
れる。

更に、人力端子（１８）及び（２０）の入カバイアス電
流も２分の１となり、トランジスタの電流増幅率βが乗
算される入力バイアス電流の変動分も２分の１に低減す
る。

第４Ｃ図の増幅器もダーリントン型Ｆｒダブラ増幅器で
あり、第４Ａ図及び第４Ｂ図の回路に対してベース接地
役の回路が改善されている。トランジスタ（２）及び（
４）は、夫々ダーリントン接続された２つのトランジス
タで置換されている。

即ち、トランジスタ（２）は、トランジスタ（２３）及
び（２１）で置換され、トランジスタ（４）は、トラン
ジスタ　（４３）及び（４１）で置換されている。この
ようなダーリントン型のベース接地役を追加したことに
より、トランジスタ（２）及び（４）のベース電流損失
を格段に低減することが出来る。第４Ｃ図の回路の残り
の部分の構成は、第４Ｂ図のものと同様である。

第５Ａ図〜第５Ｃ図は、本発明の他の実施例に関連する
従来の増幅器の回路図を示している。第５Ａ図は、第４
Ａ図の回路と同じものであるが、他の回路構成との対比
の為に便宜上示した図である。

第５Ｂ図の増幅器は、直列人力・並列出力型Ｆ７ダブラ
増幅器を示しており、第５Ａ図（第４Ａ図）の回路より
も周波数応答特性が改善されている。

第５Ｂ図の回路は、カール・パッジェスの発明によるも
ので、米国特許第３６３３１２０号（特公昭５０−２６
８９９号に対応）の明細書に詳細に記載されている。ト
ランジスタ（６）及び（８）は、基準電圧源Ｖ　ｆｆｉ
　２に接続された２つの差劾トランジスタ対で夫々置換
されている。即ち、トランジスタ　（６）は、トランジ
スタ　（６６）及び（６８）によって置換され、トラン
ジスタ（８）は、トランジスタ（８６）及び（８８）に
よって置換されている。エミッタ抵抗器（５）は、エミ
ッタ抵抗器（５６）及び（５８）によって置換されてい
る。抵抗器（５６）は、２Ｒ（Ω）の値を持ち、トラン
ジスタ（６８）及び（８６）のエミッタ間に接続され、
抵抗器（５８）も２Ｒの値を持ち、トラン，ジスタ（６
６）及び（８８）のエミッタ間に接続されている。トラ
ンジスタ（６８）、（８６）、（６６）及び（８８）の
バイアス電流は、電流源（７８）、（９６）、（７６）
及び（９８）から夫々供給される。各電流源の電流値は
、Ｉ　　（ｍＡ）である。第５Ｂ図の回路の残りの部分
は、第５Ａ図のものと同一である。

第５Ｂ図のＦｒダブラ増幅器の周波数応答特性の解析内
容は、第４Ｂ図の回路の場合と同様である。各トランジ
スタ（６８）、（８６）、（６６）及び（８８）は、第
５Ａ図のトランジスタ（６）及び（８）に比べて半分の
電流で動作し、エミツタ抵抗器の抵抗値は、２倍である
。その結果、人力静電容量は、約２分の１に低減する。

増幅器の総利得は、第５Ａ図の場合と同じである（総利
得の半分は、トランジスタ（６８）及び（８６）＋．：
起因し、後の半分は、トランジスタ（６６）及び（８８
）に起因している。）。入力回路によって帯域幅が制限
されるとすると、総利得が同じであるのに入力静電容量
が２分の１に低減するので、周波数応答は約２倍に改善
される。更に、入力端子（１８）及び（２０）の入力バ
イアス電流が２分の１になり、トランジスタの電流増幅
率βが乗算される入力バイアス電流の変動分も約半分と
なる。

第５Ｃ図は、従来の直列人力・並列出力型Ｆ丁ダブラ増
幅器を示しており、第５Ａ図及び第５Ｂ図と比較してベ
ース接地段が改善されている。トランジスタ（２）及び
（４）は、夫々ダーリントン型の２つのトランジスタで
置換されている。即ち、トランジスタ　（２）は、トラ
ンジスタ　（２８）及び（２６）で置換され、トランジ
スタ（４）は、トランジスタ（４８）及び（４６）で置
換されている。このようなダーリントン型のベース接地
段を採用することにより、トランジスタ（２）及び（４
）のベース電流損失を大幅に低減することが出来る。第
５Ｃ図の回路の残りの部分は、第５Ｂ図の回路と同一で
ある。

［発明が解決しようとする課題コ第４Ｂ図及び第４Ｃ図並びに第５Ｂ図及び第５Ｃ図の増
幅器は、総利得を２つの増幅段に分散させた分散型の増
幅器群として構成しても良い。そのような増幅器群の場
合、各増幅段からの個々の寄与が同相で加算され、増幅
役間の遅延がないことが重要である。第４Ｃ図及び第５
Ｃ図のダーリントン型ベース接地役では、各増幅役から
の個々の寄与は正確に加算されるものではない。即ち、
ダーリントン型ベース接地段及び増幅段の分散型構成に
問題がある。一例として第４Ｃ図の増幅器について説明
すると、入力電圧信号が供給されるトランジスタ（６３
）及び（８３）からの信号の寄与は、トランジスタ（２
３）及び（４３》を含む比較的遅延程度の低い信号路を
介して伝達される（この遅延の程度が比較的低いことを
以下「高速」という）。トランジスタ（６１）及び（８
１）を含む増幅段からの寄与は、トランジスタ（６３）
及び（８３）によるある程度の遅延により遅延される。

しかし、この遅延された信号は、トランジスタ（２１）
及び（４１）を含む比較的遅延程度の高い信号路により
更に遅延される（この比較的遅延程度の高いことを以下
低速という）。この結果、各増幅段からの信号の寄与は
、互いに遅延によって大幅にずれることになる。従って
、入力電圧パルスに応じて出力端子（１０）及び（１２
）に生じる出力電圧パルスには、各増幅段の寄与の位相
のずれによって、オーバシニート、アンダーシュート又
はそれらの合成成分等の過渡応答が生じるという問題が
あった。

従って、本発明の目的は、ダーリントン型ベース接地段
の信号寄与の位相を調整することにより帯域幅及び過渡
応答を改善したＦＴダブラ増幅器を提供することである
。

［課題を解決する為の手段及び作用］本発明の第１実施例のＦｒダブラ増幅器はダーリントン
型である。第１実施例の変更例では、個々の増幅段を複
数個用いて３つ以上の増幅段を含んだ構成とし、各増幅
段の出力は適当なベース接地トランジスタを介して出力
される。本発明の第２実施例のＦｒダブラ増幅器は、直
列入力・並列出力型の構成である。

本発明に係るダーリントン型ベース接地段を有するＦｒ
ダブラ増幅器によれば、高速に寄与する電流信号に低速
の信号路を通過させ、低速に寄与する電流信号に高速の
信号路を通過させることにより、各電流信号の寄与の遅
延を略整合させている。これにより、増幅器の電流路の
分散型構成起因する位相歪が最少に低減され、且つ過渡
応答特性も改善される。

［実施例コ本発明の理解を容易にする為に、本明細書においてトラ
ンジスタの配置を説明する用語を定義する。第４Ｃ図に
おいて、ベースに差動入力電圧が印加される差動増幅段
のトランジスタは、「外部トランジスタ」と呼び、これ
らの外部トランジスタのエミッタ及びコレクタを夫々「
外部エミッタ」及び「外部コレクタＪと呼ぶ。例えば、
第４Ｃ図において、外部トランジスタは、トランジスタ
（６３）及び（８３）のことである。反対に、人力電圧
が直接印加されないトランジスタを「内部トランジスタ
」と呼び、これらのトランジスタのエミッタ及びコレク
タを夫々「内部エミッタ」及び「内部コレクタ」と呼ぶ
。例えば第４Ｃ図において、内部トランジスタは、トラ
ンジスタ　（６１）及び（８１）のことである。

同様に、ダーリントン型のベース接地段のトランジスタ
に関しても、上述の第４Ｃ図の取り決めに従って呼ぶこ
とにする。即ち、差動増幅段と同様の回路構成の場合、
トランジスタ対のベースは外側に向いている。第４Ｃ図
において、基準電圧Ｖ，にダーリントン接続されている
ベース接地増幅段のトランジスタを「外部トランジスタ
」と呼び、これらのトランジスタのエミッタ及びコレク
タも夫々「外部エミッタ」及び口外部コレクタＪと呼ぶ
。第４Ｃ図のベース接地役の外部トランジスタは、トラ
ンジスタ（２３）及び（４３）である。逆に、基準電圧
Ｖ，に直接接続されていないトランジスタは、「内部ト
ランジスタ」と呼び、これらのエミッタ及びコレクタも
夫々「内部エミッタ」及び「内部コレクタ」と呼ぶ。第
４Ｃ図で、内部トランジスタとは、トランジスタ　（２
１）及び（４１）のことである。よって．、この定義に
従うと、第５Ｃ図のトランジスタ（６８）及び（８８）
が増幅段の外部トランジスタであり、トランジスタ（８
６）及び（６６）は、増幅段の内部トランジスタであり
、トランジスタ（２８）及び（４８）は、ベース接地段
の外部トランジスタであり、トランジスタ（２６）及び
（４６）は、ベース接地段の内部トランジスタとなる。

第１図は、本発明に係る第１実施例の回路図である。こ
の回路の増幅段に関しては、既に本明細書の従来技術の
項で第４Ｃ図を参照して説明した。

第４Ｃ図の回路と第１図の回路を比較して、ペース接地
段の内部トランジスタ及び外部トランジスタの配置が逆
に構成されていることに留意されたい。具体的に言えば
、トランジスタ（２１）及び（２３）は、配置が変わり
、トランジスタ（２ｌ）のエミッタはトランジスタ（６
３）のコレクタに接続され、トランジスタ（２３）のエ
ミッタは、トランジスタ（６１）のコレクタに接続され
ている。同様に、トランジスタ（４１）及び（４３）も
配置が変わり、トランジスタ　（４１）のエミッタはト
ランジスタ（８３）のコレクタに接続され、トランジス
タ　（４３）のエミッタは、トランジスタ（８１）のコ
レクタに接続されている。

本発明の実施例である第１図、第２図及び第３図の構成
によってパルス応答の位相歪が低減する理由を理解する
為に、コレクタ電流及びベース電流の流れる経路につい
て解析する。回路の対称性の為に、各回路の半分の構成
に関してのみ解析すれば十分である。

トランジスタのコレクタ電流の応答は、コレクタ・ベー
ス間の静電容量（ミラー容量）を充電する寄生ベース抵
抗によって大きな影響を受ける。

トランジスタ（２３）のベースが直流電圧源Ｖ，に直接
接続されており、トランジスタ（２ｌ）のベースが同じ
電圧源ＶＩ１にトランジスタ（２３）を介して接続され
ていることに留意されたい。トランジスタ（，２１）及
び（２３）のエミッタの対応する電圧の変化により、ト
ランジスタ（６３）のコレクタのミラー容量はより大き
くなり、トランジスタ　（６１）のコレクタのミラー容
量は比較的小さくなる。しかし、トランジスタ　（６３
）には入力電圧が直接印加されるのに対し、トランジス
タ（６１）にはトランジスタ（６３）を介して入力電圧
が供給されるので、トランジスタ（６１）の応答は、遅
延する。従って、トランジスタ（６３）の高速応答は、
トランジスタ（２１）のエミッタの比較的大きなミラー
容量によって遅延されるのに対して、トランジスタ（６
１）の低速応答は、トランジスタ（２３）のエミツタの
比較的小さなミラー容量分しか遅延されない。この結果
、２つの電流路の遅延量は近似的に整合し、各電流路か
らの電流の寄与は、出力端子（１４）で最祢的に加算さ
れる。

ベース電流の回復時間も、位相歪を低減するのに重要で
ある。ベース電流の回復が大幅に遅延して、他の電流の
寄与と加算されると、オーバシュート等の位相歪が生じ
る。ペース電流が遅延すると立ち上がり時間も遅くなる
。第４Ｂ図を参照して説明したように、ダーリントン型
のベース接地段は、ベース電流の損失を低減する為に用
いられている。回復されるベース電流は、トランジスタ
（２１）のベース電流である。第１図において、このベ
ース電流は、第４Ｃ図のようにトランジスタ（６３）の
エミッタを介して遅延することがない。従って、回復し
たベース電流は、出力端子（１４）により早く達し、立
ち上がり時間及び位相歪が改善される。

第２図は、本発明の第１実施例の変形例で、第１図の回
路を拡張した回路である。この回路は、Ｆｒトリブラ（
３倍）回路として設計されている。

トランジスタ　（６）及び（８９）、｝ランジスタ（６
７）及び（８７）並びにトランジスタ　（６５）及び（
８５）は、一連のカスケード型差動増幅段を構成してい
る。各差動増幅段のトランジスタのエミッタは、夫々エ
ミッタ抵抗器（５９）、（５７）及び（５５）に夫々接
続されている。各エミッタ抵抗器の抵抗値は、３Ｒ（Ω
）である。

各増幅段のエミッタは、定電流源（７９）及び（９９）
、（７７）及び（９　７）　、並びに（７５）及び（９
５）に夫々接続されている。各電流源の電流値は、２　
Ｉ／３　（ｍＡ）である。第２図のダ一リントン型ベー
ス接地段は、３つのトランジスタ対（２９）及び（４９
）、（２７）及び（４７）並びに（２５）及び（４５）
で構成されている。

１つのトランジスタのエミッタが次のトランジスタのベ
ースに接続され、一連のカスケード型トランジスタ回路
を構成している。ベース接地段の第１トランジスタ対（
２９）及び（４９）のベースが基準電圧源Ｖｉに接続さ
れている。

ベース接地段の第１トランジスタ対（２９）及び（４９
）のエミッタは、最後の差動増幅段のトランジスタ対（
６５）及び（８５）の出力端（コレクタ）に接続され、
ベース接地役の第２トランジスタ対（２７）及び（４７
）のエミッタは、その次の差動増幅段のトランジスタ対
（６７）及び（８７）の出力端（コレクタ）に接続され
、更に、最後のベース接地段のトランジスタ対（２５）
及び（４５）のエミッタは、第１増幅役のトランジスタ
対（６９）及び（８９）の出力端（コレクタ）に接続さ
れている。ベース接地段の各トランジスタ対のコレクタ
は、夫々相互接続されて差動出力電流を形成し、負荷抵
抗器（１０）及び（１２）によって、出力端子（１４）
及び（１６）で差劾出力電圧に変換される。

この回路のコレクタ電流及びベース電流の遅延に関する
解析は、第１図の回路の場合と同様である。即ち、最も
高速の差動増幅段のコレクタ電流は、最も低速の電流路
を流れ、最も低速の差動増幅段のコレクタ電流が最も高
速の電流路を流れるように構成されているので、出力端
子で加算される各電流路の遅延量が整合され位相歪及び
立ち上がり時間が改善される。同様に、回復されたペー
ス電流も加算される際に遅延量の整合性が改善されるこ
とになる。

第１図のＦｒダブラ増幅器から第２図のＦｒ｝ＩＪブラ
増幅器に拡張したように、更にＦｒを４倍以上に高く出
来るように増幅段を拡張した回路を構成出来ることは明
らかである。更に、増幅段を追加した場合、ダーリント
ン型ベース接地段も同様に追加すれば良い。しかし、ダ
ーリントン型べ一ス接地段のエミッタを増幅段の出力端
に接続する順序は維持しなければならない。

第３図は、本発明の第２実施例の回路図である。

この回路の増幅段の構成は、本明細書の従来技術の項で
説明した第５Ｃ図の回路の増幅段と同じである。第３図
と第５Ｃ図の回路の重要な違いも、ベース接地段の構成
にある。この回路のベース接地増幅段の内部トランジス
タと外部トランジスタの配置が第５Ｃ図の回路と反対に
なっている点に留意されたい。具体的に言えば、トラン
ジスタ（２６）及び〈２８）は、第５Ｃ図の場合と反対
に配置され、トランジスタ（２６）のエミッタはトラン
ジスタ（６８）のコレククに接続され、トランジスタ　
（２８）のエミッタはトランジスタ（６６）のコレクタ
に接続されている。同様に、トランジスタ（４６）及び
（４８）も第５Ｃ図の場合と反対に配置され、トランジ
スタ（４６）のエミッタは、トランジスタ（８８）のコ
レクタに接続され、トランジスタ（４８）のエミッタは
、トランジスタ（８６）のコレクタに夫々接続されてい
る。

この回路の立ち上がり時間の改善及び位相歪の低減は、
コレクタ電流及びベース電流の遅延遣の整合によるもの
であり、第１図の実施例の場合と同様に説明することが
出来る。

以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱することなく必要に応じて種々の変
形及び変更を実施し得ることは当業者には明らかである
。例えば、第１図、第２図及び第３図の本発明の実施例
は、ＮＰＮ　｝ランジスタを用いて構成してあるが、バ
イアス電圧及びバイアス電流の極性を適宜変更すること
により、ＰＮＰ｝ランジスタを用いて構成することも当
然可能である。

［発明の効果］本発明によれば、ＦＴダブラ差動増幅役の高速の外部コ
レクタにベース接地段の低速の電流路を形成する内部エ
ミッタを接続し、差動増幅段の低速の内部コレクタにベ
ース接地役の高速の電流路を形成する外部エミッタを接
続することにより、両方の電流路の電流の加算により得
られた出力電流の位相歪及び過渡応答を大幅に改善する
ことが出来る。

【図面の簡単な説明】

第１図は、本発明に係る第１実施例の回路図、第２図は
、第１図の回路を拡張した実施例の回路図、第３図は、
本発明の第２実施例の回路図、第４Ａ図〜第４Ｃ図は、
本発明の第１実施例と比較するのに好適な従来の差動増
幅器の回路図、第５Ａ図〜第５Ｃ図は、本発明の第２実
施例と比較するのに好適な従来の差動増幅器の回路図で
ある。（６３）及び（８３）並びに（６８）及び（８８）は、
ＦＴダブラ差動増幅段の外部トランジスタ、（６１）及
び（８１）並びに（８６）及び（６６〉は、ＦＴダブラ
差動増幅段の内部トランジスタ、（２１）及び（４１）
並びに（２６）及び（４６）は、ダーリントン型ベース
接地段の内部トランジスタ、（２３）及び（４３）並び
に（２８）及び（４８）は、ダーリントン型ペース接地
段の外部トランジスタである。代　　理　　人松　　隈　　秀　　盛ＶＣＣＶＣＣＶＣＣＶＣＣＶＣＣＶＣＣ４６一ＶＣＣＶＣＣ

Claims

【特許請求の範囲】差動入力電圧を１対の入力端に受け、１対の内部コレク
タに第１差動電流を発生し、１対の外部コレクタに第２
差動電流を発生するＦｒダブラ差動増幅段と、１対の内部エミッタに上記第２差動電流を受け、１対の
外部エミッタに上記第１差動電流を受ける１対のダーリ
ントン型ベース接地段と、該ダーリントン型ベース接地段の１対のコレクタに接続
された１対の出力端を具えることを特徴とするＦｒダブ
ラ差動増幅器。