JP2790278B2 - 遅延回路 - Google Patents

遅延回路

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JP2790278B2
JP2790278B2 JP62228656A JP22865687A JP2790278B2 JP 2790278 B2 JP2790278 B2 JP 2790278B2 JP 62228656 A JP62228656 A JP 62228656A JP 22865687 A JP22865687 A JP 22865687A JP 2790278 B2 JP2790278 B2 JP 2790278B2
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    • H03H11/02—Multiple-port networks
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  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Filters That Use Time-Delay Elements (AREA)

Description

【発明の詳細な説明】 本発明は、入力信号を受ける入力端子と、出力信号を
生じる出力端子と、基準電位を受ける基準端子とを有す
る少なくとも１つの全通過回路網を具える遅延回路であ
って、この全通過回路網は第１、第２および第３の３つ
の相互コンダクタを有する少なくとも二次のフィルタ区
分を具えており、各相互コンダクタは第１入力端、第２
入力端、第１出力端および第２出力端を有しており、３
つの相互コンダクタの各々の第１入力端は前記の基準端
子に結合され、第１相互コンダクタの第２入力端は前記
の入力端子に結合され、第２相互コンダクタの第２入力
端は第１相互コンダクタの第２出力端および第３相互コ
ンダクタの第１出力端に結合され、第３相互コンダクタ
の第２入力端は第２相互コンダクタの第２出力端および
前記の出力端子に結合され、前記のフィルタ区分は更に
第１相互コンダクタおよび第２相互コンダクタの第２入
力端間に配置した第１コンデンタと、第１相互コンダク
タおよび第３相互コンダクタの入力端間に配置した第２
コンデンサとを具えている遅延回路に関するものであ
る。 このような遅延回路は、遅延線（その遅延時間は可変
にしてもよいし可変にしなくてもよい）としてフィルタ
のエンベロープ遅延補正用に或いはアダプティブフィル
タに用いることができる。 このような回路構成は、1982年８月に発行された学会
誌“アイ・イー・イー・イー・ジャーナル・オブ・ソリ
ッド・ステート・サーキュイッツ（IEEE Journal of So
lid state Circuits）",Vol.SC−17、No.4の第713〜722
頁から既知である。相互コンダクタは出力電流と入力電
圧との間の比例度が相互コンダクタタンスにより与えら
れる電圧制御電流源である。相互コンダクタによれば、
抵抗を模擬することができ、コンデンサおよびインダク
タを模擬しうるジャイレータを形成するように互いに結
合した２つの相互コンダクタを構成しうる。このこと
は、相互コンダクタおよびコンデンサを用いることによ
り、通常のコイル、コンデンサおよび抵抗によっても製
造しうるすべてのフィルタ回路を実現することができる
ということを意味する。前記の学会誌からも知られてい
るように、全通過回路網は相互コンダクタおよびコンデ
ンサによって形成しうる。この学会誌の第15図には、こ
れらの素子を有する一次の全通過回路網および二次の全
通過回路網が示されている。相互コンダクタは接地され
た１つの入力端を有し、すべてのコンデンサは浮動とな
っている。比較的大きな帯域幅の信号を遅延させる為に
は、所望の遅延時間からのずれを帯域幅全体に亘って比
較的小さく保つ目的で少なくとも二次の全通過回路網を
必要とする。このような二次の全通過回路網の場合、例
えば標遊キャパシタンスの結果としての寄生結果により
共振効果を呈するおそれがあるという欠点がある。この
場合、全通過回路網の利得（増幅度）は信号の帯域幅全
体に亘って１に等しくならず、所望の遅延時間からの、
周波数に依存するずれは比較的大きくなる。 本発明の目的は、寄生効果が呈する共振効果を減少さ
せた少なくとも１つの全通過回路網が設けられた遅延回
路を提供せんとするにある。 本発明は、入力信号を受ける入力端子と、出力信号を
生じる出力端子と、基準電位を受ける基準端子とを有す
る少なくとも１つの全通過回路網を具える遅延回路であ
って、この全通過回路網は第１、第２および第３の３つ
の相互コンダクタを有する少なくとも二次のフィルタ区
分を具えており、各相互コンダクタは第１入力端、第２
入力端、第１出力端および第２出力端を有しており、３
つの相互コンダクタの各々の第１入力端は前記の基準端
子に結合され、第１相互コンダクタの第２入力端は前記
の入力端子に結合され、第２相互コンダクタの第２入力
端は第１相互コンダクタの第２出力端および第３相互コ
ンダクタの第１出力端に結合され、第３相互コンダクタ
の第２入力端は第２相互コンダクタの第２出力端および
前記の出力端子に結合され、前記のフィルタ区分は更に
第１相互コンダクタおよび第２相互コンダクタの第２入
力端間に配置した第１コンデンサと、第１相互コンダク
タおよび第３相互コンダクタの入力端間に配置した第２
コンデンサとを具えている遅延回路において、前記のフ
ィルタ区分が前記の第２相互コンダクタおよび第３相互
コンダクタの第２入力端間に配置した第３コンデンサを
具えていることを特徴とする。 この第３コンデンサは共振効果を減少させる為、遅延
すべき信号の帯域幅全体に亘って利得を良好に１に維持
することができ、所望の遅延時間からのずれが最小とな
る。 本発明の一実施例では、前記の全通過回路網が更に一
次のフィルタ区分を有し、この一次のフィルタ区分が前
記の二次のフィルタ区分と相俟って三次のフィルタ区分
を構成し、この一次のフィルタ区分は第１入力端、第２
入力端、第１出力端および第２出力端を有する第４相互
コンダクタと第４コンデンサとを具えているようにす
る。全通過回路網を三次の回路網として構成することに
より、所望の遅延時間からのずれを二次の回路網におい
て生じるずれよりも減少せしめることができる。本例で
は更に、前記の第４相互コンダクタの第１入力端が前記
の基準端子に結合され、この第４相互コンダクタの第２
入力端が第３相互コンダクタの第２出力端に結合され、
この第４相互コンダクタの第１出力端が第３相互コンダ
クタの第２入力端に結合され、この第４相互コンダクタ
の第２出力端が全通過回路網の出力端子に結合され、前
記の第４コンデンサは第３相互コンダクタおよび第４相
互コンダクタの第２入力端間に配置され、前記の三次の
フィルタ区分が更に第２相互コンダクタおよび第４相互
コンダクタの第２入力端間に配置された第５コンデンサ
を具えているようにすることにより、また任意ではある
が前記の三次のフィルタ区分が更に第１相互コンダクタ
および第４相互コンダクタの第２入力端間に配置した第
６コンデンサを有しているようにすることにより共振効
果が生じるおそれを更に減少せしめることができる。 所望の遅延時間からのずれは、全通過回路網が１つで
はなく少なくとも第１および第２の２つの二次のフィル
タ区分の縦続接続回路を有し、第１の二次のフィルタ区
分の第３相互コンダクタと第２の二次のフィルタ区分の
第１相互コンダクタが共通となって１つの相互コンダク
タを構成するようにすることによっても減少せしめるこ
とができる。 本発明による遅延回路が複数個の縦続接続した全通過
回路網を有する場合、他の実施例によれば、出力端子に
接続された全通過回路網のあらゆる相互コンダクタと入
力端子に接続された次の全通過回路網の相互コンダクタ
とが共通となって１つの相互コンダクタを構成している
ようにすることかできる。本発明の更に他の実施例で
は、第１の全通過回路網において入力端子に接続された
相互コンダクタの第１出力端が基準端子に接続されてい
るようにすることができる。更に他の実施例では、遅延
回路の最後の全通過回路網の出力端子が、この出力端子
に接続される相互コンダクタの第２出力端に接続されて
いるようにすることができる。 本発明の更に他の実施例による遅延回路においては、
相互コンダクタの各々が直線化した差動増幅器を具え、
この差動増幅器はバイアス電流源を有する少なくとも２
つのエミッタ結合トランジスタを有し、これらトランジ
スタのベースが第１入力端および第２入力端を構成し、
コレクタが第１出力端および第２出力端を構成している
ようにすることができる。この場合、各相互コンダクタ
の第１出力端および第２出力端に電流源により負荷を与
えることができる。 前述した遅延回路は、全通過回路網の相互コンダクタ
の入力端の１つが接地され、信号電流が相互コンダクタ
の双方の出力端から取出される。これらの回路を解析す
ることから明かなように、相互コンダクタの双方の入力
端を浮動とし、信号電流が出力端の一方のみから取出さ
れるものとすると、前述した遅延回路は同様に動作す
る。この場合、入力信号を受ける入力端子と、出力信号
を生じる出力端子と、基準電位を受ける基準端子とを有
する少なくとも１つの全通過回路網を具える遅延回路で
あって、この全通過回路網は第１、第２および第３の３
つの相互コンダクタを有する少なくとも二次のフィルタ
区分を具えており、各相互コンダクタは、第１入力端、
第２入力端、第１出力端および第２出力端と、第１およ
び第２コンデンサとを有する遅延回路において、前記の
第１相互コンダクタの第１入力端が前記の入力端子に結
合され、前記の第２相互コンダクタの第１入力端が第１
相互コンダクタの第１出力端に結合され、この第２相互
コンダクタの第１出力端が第１相互コンダクタの第２入
力端と前記の第３相互コンダクタの第１入力端との双方
に結合され、第２相互コンダクタの第２入力端が第３相
互コンダクタの第１出力端に結合され、前記の第１コン
デンサは第１相互コンダクタの第１出力端と第２相互コ
ンダクタの第１出力端との間に配置され、前記の第２コ
ンデンサは第１相互コンダクタの第１出力端と第３相互
コンダクタの第１出力端との間に配置され、更に第３コ
ンデンサが第２相互コンダクタの第１出力端と第３相互
コンダクタの第１出力端との間に配置されているように
することができる。本例でも、第３コンデンサの存在に
より、共振効果が生じるおそれを減少せしめる。 遅延回路をこのように構成する場合、各全通過回路網
が一次のフィルタ区分を有し、この一次のフィルタ区分
が前記の二次のフィルタ区分と相俟って三次のフィルタ
区分を構成し、この一次のフィルタ区分は第１入力端、
第２入力端、第１出力端および第２出力端を有する第４
相互コンダクタと第４コンデンサとを具えているように
することができる。 この遅延回路では、前記の第４相互コンダクタの第１
入力端は第３相互コンダクタの第１出力端に結合され、
この第４相互コンダクタの第１出力端は第３相互コンダ
クタの第２入力端に結合され、前記の第４コンデンサは
第３相互コンダクタの第１出力端と前記の第４相互コン
ダクタの第１出力端との間に配置され、前記の三次のフ
ィルタ区分は第２相互コンダクタの第１出力端と第４相
互コンダクタの第１出力端との間に配置された第５コン
デンサおよび第１相互コンダクタの第１出力端と第４相
互コンダクタの第１出力端との間に配置した第６コンデ
ンサを有しているようにすれば、共振効果が生じるおそ
れが更に減少せしめることができる。 更に他の実施例では各全通過回路網が少なくとも第１
および第２の２つの二次のフィルタ区分の縦続接続回路
を具え、第１の二次のフィルタ区分の第３相互コンダク
タと第２の二次のフィルタ区分の第１相互コンダクタと
が共通となって１つの相互コンダクタを構成しているよ
うにすることができる。 遅延回路が縦続接続された複数個の全通過回路網を有
する場合、本発明の更に他の実施例では、全通過回路網
において出力端子に接続された相互コンダクタと、次の
全通過回路網において入力端子に接続された相互コンダ
クタとが共通となって１つの相互コンダクタを形成して
いるようにすることができる。 このような遅延回路では、更に他の実施例によれば、
相互コンダンタの各々が、バイアス電流源を有する少な
くとも２つのエミッタ結合トランジスタを有する直線化
した差動増幅器を具えており、これらトランジスタのベ
ースが第１入力端および第２入力端を構成し、これらト
ランジスタのコレクタが第１出力端および第２出力端を
構成しているようにすることができる。各相互コンダク
タの前記の第１出力端および第２出力端は電流ミラー回
路或いは負イミタンスコンバータにより互いに結合する
ことができる。 以下図面につき説明する。 第1a図は本発明による遅延回路を用いうる遅延線を示
す基本線図である。この遅延線は縦続配置した複数個の
全通過回路網D1,…,Dnを有する。ここに全通過回路網と
は、利得が特定の帯域幅に亘ってほぼ一定で１に等しい
回路網を意味するものとする。各回路網Dk（ｋ＝1,…,
n）は入力端子ak、出力端子bkおよび基準端子rkを有す
る。遅延線の入力端子を構成して入力電圧Viを受ける第
１回路網D1の入力端子a1を除いて、各回路網Dkの入力端
子akはその前の回路網DK-1の出力端子bk-1に接続されて
いる。遅延した入力電圧Voは最後の回路網Dnの出力端子
bnと接地端子３との間に配置した負荷抵抗RLの両端間に
現れる。回路網Dkの各々の遅延時間は固定とすることが
できるも、回路網の各々の制御入力端を制御回路４に接
続することにより遅延時間を可変にすることもできる。 第1b図は、本発明による遅延回路を用いうるトランス
バーサルフィルタの基本線図を示す。第1a図と同一の素
子には同じ符号を付した。このようなフィルタでは、入
力信号Viおよび回路網Dkによって遅延された信号に重み
付け手段Wk（ｋ＝1,…,n）で重みが乗ぜられ、次にこれ
ら信号が加算装置５で互いに加算される。これにより入
力信号Viの濾波されたレプリカである出力信号がこの装
置の出力端に生ぜしめられる。重みを可変とすることに
よりアダプティブフィルタを得ることができる。 第2a図は、本発明による遅延回路に対する全通過回路
網の一例を示すもので、この回路網は二次フィルタ区分
を有する。図面を簡単とする為に第2a図には回路の信号
路のみを示してあり、バイアス電流源等は図示していな
い。二次フィルタ区分は３つの相互コンダクタG1,G2お
よびG3を有している。これら相互コンダクタは最も簡単
な形態で、すなわち２つのエミッタ結合トランジスタを
有する差動増幅器の形態で示してあり、これらトランジ
スタのベースが相互コンゴクタの入力端を構成し、コレ
クタが相互コンダクタの出力端を構成する。第１相互コ
ンダクタG1はトランジスタT1およびT2を有し、トランジ
スタT1のベースは接地端子３に接続された第１入力端01
を構成し、トランジスタT2のベースは入力信号が供給さ
れる全通過回路網の入力端子a1に接続された第２入力端
16を構成する。トランジスタT1のコレクタは第１出力端
12を構成し、トランジスタT2のコレクタは相互コンダク
タG1の第２出力端13を構成する。第２相互コンダクタG2
はトランジスタT3およびT4を有し、トランジスタT3のベ
ース14は接地端子３に接続され、コレクタ16はトランジ
スタT2のベースに接続され、トランジスタT4のベース15
はトランジスタT2のコレクタ13に接続されている。第３
相互コンダクタG3はトランジスタT5およびT6を有し、ト
ランジスタT5のベース18は接地端子３に接続され、コレ
クタ20はトランジスタT4のベースに接続され、トランジ
スタT6のベース19はトランジスタT4のコレクタ17および
全通過回路網の出力端子b1に接続されている。更に、全
通過回路網はトランジスタT2およびT4のそれぞれのベー
ス11および15間に配置された第１コンデンサC1と、トラ
ンジスタT2およびT6のそれぞれのベース11および19間に
配置された第２コンデンサC3とを有している。全通過回
路網は更にトランジスタT4およびT6のそれぞれのベース
15および19間に配置された第３コンデンサC2をも有して
いる。コンデンサC2を二次回路網に加えることにより全
通過回路網における共振効果を減少させる。その理由
は、例えば漂遊キャパシタンスの結果としての寄生効果
により生じる共振増大徴候が減少する為である。これら
の寄生効果は特に利得を増大させる為、全通過回路網の
振幅特性は、それ程平坦とならず、所望の周波数範囲内
でほぼ１に等しくならない。全通過回路網の伝達特性を
決定する為に電圧V1を入力端子a1に印加する。この場
合、トランジスタT1のコレクタ12は接地端子３に接続す
る。更に全通過回路網を負荷抵抗で、負荷状態とする。
この目的の為にトランジスタT6のコレクタ21をそのベー
ス19に接続する。このように接続することにより、全通
過回路網が抵抗により負荷状態となるということが第2b
図により証明される。この第2b図は全通過回路網の最後
の相互コンダクタのみを示している。トランジスタT6の
コレクタは接地端子３に接続されている。出力端子b1と
接地端子３との間の抵抗Ｒは相互コンダンタG3に等しい
相互コンダクタを以って構成されており、この相互コン
ダクタはトランジスタT7およびT8を有し、これらのベー
スはこれらのコレクタに接続されている。トランジスタ
T6およびT8のベースは同じ電圧を有する為、抵抗Ｒを流
れる電流は相互コンダクタG3を流れる接地端子３に引か
れる。その理由はトランジスタT7のコレクタが接地端子
３に接続されている為である。トランジスタT5にはトラ
ンジスタT6のみが電流を供給する。その理由は、トラン
ジスタT6のコレクタが接地端子３に接続されている為で
ある。トランジスタT6およびT7のコレクタ電流はいかな
る有効な作用をしない為、これらトランジスタを省略し
うる。この場合トランジスタT8のエミッタをトランジス
タT5のエミッタに接続する必要がある。これにより第2a
図に示す構造が得られる。 電圧V1が印加されると、入力電流IOが入力端子a1を流
れ、この電流がトランジスタT1のコレクタ12を経て完全
に大地に引かれる。このことは、この電流がIO＝GV1に
等しいということを意味する。ここにＧは相互コンダク
タG1の相互コンダクタンスである。従って、全通過回路
網の入力インピーダンスは1/Gに等しい。このインピー
ダンスは純粋抵抗である為、全通過回路網を互いに直接
結合することができる。入力端15および19における電圧
がそれぞれV2およびV3であり、トランジスタT4およびT6
のベース電流を無視する場合には、入力端15および19を
流れる電流の和は −GV1＋GV3＋（V1−V2）pC1＋（V3−V2）pC2＝０ …（１） −GV2−GV3＋（V2−V3）pC2＋（V1−V3）pC3＝０ …（２） に等しくなる。ここにｐ＝ｏ＋ｊωは複素周波数であ
り、ｏは減衰項であり、ωは角周波数である。 上記の式から得られるように、全通過回路網の伝達関
数は となる。 この式から全通過回路網の利得はあらゆる周波数に対
し１であるということを容易に導きうる。周波数の関数
としての全通過回路網の移相も上記の式から導き出すこ
とができ、この式によれば遅延関数、すなわち周波数の
関数としての遅延時間を計算することができる。二次遅
延回路網に対しては、式（３）の分子および分母におけ
るｐの多項式は二次であり、共振周波数Woおよびクオリ
ティファクタＱを規定しうる。これらの式で表した二次
の全通過回路網の伝達関係は既知のように として表すことができる。式（３）および（４）から次
式（５）が得られる。 １つの二次区分を有する回路網では共振周波数Woおよ
びクオリティファクタＱを例えば、遅延関数ができるだ
け平坦となるように、或いは遅延さすべき信号の帯域幅
内のすべての周波数に対する遅延時間が所望の遅延時間
にできるだけ近づくように選択しうる。 上述した全通過回路網のチェーンで集積化する場合、
必要とするチップ面積の点で回路網の全キャパシタンス
を最小にすることが重要である。共振周波数の式から明
かなように、所定の相互コンダクタンスＧに対し、キャ
パシタンスC1＋C2の和は選択した共振周波数Woおよびク
オリティファクタＱによって規定される。またクオリテ
ィファクタＱに対する式から明かなように、キャパシタ
ンスC3はC1＝C2の場合に最小となる。C1＝C2＝C/2であ
るものとすると、前述したところから明かなように となる。上述した選択の結果、回路網の全キャパシタン
スは最小となり、同時に共振効果はC1＝C2の選択により
最小となるということが分る。 第3a図は２つの二次の全通過回路網を有する遅延回路
を示す。この第3a図においては第２図と同じ部分に同一
符号を付した。実際には、フィルタ回路に数十個の全通
過回路網を設けることができることを銘記すべきであ
る。第２回路網D2は回路網D1と同様に構成されており、
３つの相互コンダクタG3,G4およびG5を有する。相互コ
ンダクタG3は回路網D1に共通の相互コンダクタである。
このことを第3b図につき説明する。この第3b図には、第
１回路網D1および第２回路網D2の各々が３つの相互コン
ダクタを有する場合で、第１回路網D1のトランジスタT5
およびT6を有する最後の相互コンダクタG3と、第２回路
網D2のトランジスタT5aおよびT6aを有する第１相互コン
ダクタG3aとを示してある。トランジスタT6およびT5aの
コレクタは接地端子３に接続されている。従って、これ
らトランジスタのコレクタ電流はこの回路においていか
なる他の目的に対しても用いられない。これらのコレク
タ電流は互いに等しい。その理由は、２つの相互コンダ
クタが互いに等しい相互コンダクタンスを有しており、
これらの２つの相互コンダクタのそれぞれの両端間の電
圧が同じである為である。従って、トランジスタT6aが
トランジスタT5に電流を供給する場合に回路の動作が変
化せず、トランジスタT6およびT5aを省略しうる。回路
網D2の最終相互コンダクタG5には第2a図における相互コ
ンダクタG3と同様に抵抗により負荷を与える。第3a図の
回路は電流源抵抗Roが両端に接続された信号電流源Ｉに
よって駆動される。この抵抗は相互コンダクタGoを以っ
て構成されており、この相互コンダクタの出力端はその
入力端に接続されている。例えば公差による影響を最小
にする為に、この相互コンダクタGoの相互コンダクタン
スを回路網D1およびD2における相互コンダクタンスと同
じにするのが適している。遅延回路は信号電圧源によっ
ても駆動でき、この場合抵抗Roを電圧源と直列に接続す
る必要があるということを銘記すべきである。例えば上
述したように、０〜5MHzの帯域幅を有するビデオ信号を
各全通過回路網に対し0.1μ秒の遅延時間で遅延させる
ように遅延線を構成すると、所望遅延からの最大のずれ
は、9.7％となった。各全通過回路網の共振周波数Woお
よびクオリティファクタＱはそれぞれWo＝4.98MHzおよ
びＱ＝0.702に等しく、コンデンサC1,C2およびC3のキャ
パシタンスは全通過回路網の相互コンダクタの相互コン
ダクタンスをＧ＝1kΩ-1とした場合にC1＝C2−22.762pF
およびC3＝11.054pFとした。 第3a図に示す回路では、各全通過回路網が１つの二次
フィルタ区分を有しており、本例のこの区分は所望の帯
域幅に亘ってできるだけ一定とした遅延を与えるように
設計されている。しかし、複数個の、例えば２個の二次
フィルタ区分から各全通過回路網を形成し、これら全通
過回路網がそれぞれの所定の周波数範囲内で比較的強い
周波数依存性の遅延を行い、これら全通過回路網の組合
せで所望の帯域幅に亘ってほぼ一定の遅延を行うように
することもできる。例えば、このようにして全通過回路
網の各々が２つの二次フィルタ区分を以って構成された
遅延線を実現した。第3a図はこの場合の１つの全通過回
路網を示している。全通過回路網は０〜5MHzの帯域幅に
亘って0.2μ秒の遅延を有し、所望の遅延からの最大の
ずれは0.73％であった。遅延線の入力端から数えて最初
の二次フィルタ区分が共振周波数f1＝3.72MHzおよびク
オリティファクタQ1＝0.569を有し、コンデンサのキャ
パシタンスがC1＝C2＝37.595pFおよびC3＝5.546pFに等
しく、一方２番目の二次フィルタ区分が共振周波数f2＝
5.81MHzおよびクオリティファクタQ2＝0.129を有し、コ
ンデンサのキャパシタンスがC1＝C2＝12.132pFおよびC3
＝24.861pFに等しくなるようにした。最初のおよび２番
目のこれらの双方の二次フィルタ区分の相互コンダクタ
の相互コンダクタをＧ＝1kΩ-1とした。 第４図は、三次フィルタ区分を有する本発明による遅
延回路に対する全通過回路網を示す。この三次フィルタ
区分は一次フィルタ区分D1と二次フィルタ区分D2とを有
する。一次区分D1は、トランジスタT10およびT11を有す
る相互コンダクタG10と、コンデンサC1と、二次区分D2
に共通な相互コンデクタG11を具えている。二次区分D2
は第2a図に示すものと同じであり、トランジスタT12,T
13を有する相互コンダクタG11と、トランジスタT14,T15
を有する相互コンダクタG12と、トランジスタT16,T17を
有する相互コンダクタG13との３つの相互コンダクタお
よび３つのコンデンサC2,C3,C5を具えている。上述した
ような三次全通過回路網によれば二次全通過回路網の場
合よりも高い精度で全帯域幅に亘って所望の遅延に等し
い遅延を得ることができる。例えば、０〜5MHzに亘って
0.1μ秒の遅延を呈する回路網を実現したところ、所望
遅延からの最大のずれは0.22％であった。一次区分の共
振周波数をf1＝6.40MHzとし、第１コンデンサのキャパ
シタンスをC1＝24.868pFとし、二次区分の共振周波数お
よびクオリティファクタをそれぞれf2＝8.10MHzおよびQ
2＝0.779とし、コンデンサのキャンパシタンスをC2＝C3
＝12.611pHおよびC5＝9.001pHとした。また相互コンダ
クタG10〜G13の相互コンダクタンスをＧ＝1kΩ-1とし
た。 この三次全通過回路網では、漂遊キャパシタンスの結
果として共振する傾向を第５図に示すような２つの追加
のコンデンサにより更に減少せしめることができる。こ
の第５図では相互コンダクタG10およびG12の入力端25お
よび27間にコンデンサC4を配置し、相互コンダクタG10
およびG13の入力端25および28間にコンデンサC6を配置
する。このコンデンサC6は省略することができることを
銘記すべきである。この回路網の伝達関数は入力電圧V1
を印加することにより得ることができ、この入力電圧に
よれば第3a図に示す回路網と同様に入力電流IOが第１相
互コンダクタG10の第１出力端を経て接地端子に引かれ
る。入力端26,27および28における電圧がV2,V3およびV4
であり、相互コンダクタのトランジスタのベース電流を
無視するものとすると、入力端26,27および28を流れる
電流に対し次式（７），（８）および（９）が得られ
る。 −GV1＋GV3＋（V1−V2）pC1＋（V3−V2）pC2＋（V4−V2）pC5＝０ （７） −GV2＋GV4＋（V1−V3）pC4＋（V2−V3）pC2＋（V4−V3）pC3＝０ （８） −G3−GV4＋（V1−V4）pC6＋（V2−V4）pC5＋（V3−V4）pC3＝０ （９） 上記の式から全通過回路網の伝達関数は となる。ここに、 Ａ＝C1＋C2＋C3＋C6 Ｂ＝C1・C2＋C1・C3＋C1・C4＋C2・ C3＋C2・C4＋C2・ C5＋C3・C5＋C4・C5 Ｄ＝C1・C2・C3＋C1・C2・C5＋C1・C3・C4＋C1・C3・C5 ＋C1・C4・C5＋C2・C3・C4＋C2・C4・C5＋C3・C4・C5 ＋BC6 である。この式から明かなように回路網の利得（増幅
度）はすべての周波数に対し１に等しい。この場合も集
積化の点で回路網の全キャパシタンスを最小にすること
が重要である。全キャパシタンスを最小にするのは数値
的にのみ行ないうる。この場合、相互コンダクタの相互
コンダクタンスをＧ＝1kΩ-1とした回路網当たり0.1μ
秒の遅延を行う０〜5MHzの帯域幅のビデオ信号に対する
遅延線に対しては以下のキャパシタンス値が得られると
いうことを確かめた。 C1＝C2＝C3＝16.246pF C4＝C5＝3.247pF C6＝1.354pF 上述した例では相互コンダクタが常に簡単な差動増幅
器として表される。 比較的高い入力圧を処理しうるようにする為には、相
互コンダクタンスを最大電圧範囲に亘って一定とする必
要がある。簡単な差動増幅器では、出力電流が小範囲に
亘ってのみ入力電圧の直線関数として増大する為、相互
コンダクタンスは入力電圧の小範囲に亘ってのみ一定と
なる。従って、直線化した差動増幅器が一般に相互コン
ダクタとして用いられる。このような相互コンダクタの
一例を第6a図に示す。この相互コンダクタは並列に配置
した２つの差動増幅器を有する。第１の差動増幅器はト
ランジスタT20およびT21を有し、これらトランジスタの
エミッタ面積は等しくない。これらトランジスタの共通
エミッタライン中には電流源I1＝Ｉが設けられている。
第２の差動増幅器はトランジスタT22およびT23を有し、
これらトランジスタのエミッタ面積も等しくない。トラ
ンジスタT20およびT21のエミッタ面積間の比はトランジ
スタT23およびT22のエミッタ面積間の比に等しい。トラ
ンジスタT22およびT23の共通エミッタライン中には電流
源I2＝Ｉが設けられている。これらトランジスタT20お
よびT22の共通ベースは第１入力端30を構成し、トラン
ジスタT21およびT23の共通ベースは相互コンダクタの第
２入力端31を構成する。トランジスタT20およびT22のコ
レクタは第１出力端32に接続され、トランジスタT21お
よびT23のコレクタは第２出力端33に接続されている。
これら出力端32および33には電流源I3＝ＩおよびI4＝Ｉ
によりそれぞれ負荷が与えられている。トランジスタT
20およびT21のエミッタ面積間の比が４である場合に
は、出力端32および33における信号電流と入力端30およ
び31間の信号電圧との比に等しい相互コンダクタンスは で与えられる。このような差動増幅器の直線範囲は１つ
の差動増幅器の直線範囲の約５倍である。相互コンダク
タンスに対する式から、零入力電流Ｉを変えることによ
りこの相互コンダクタンスを変えることができるという
ことも分る。回路網の遅延時間は遅延回路におけるすべ
ての相互コンダクタンスに対しこの零入力電流を変える
ことにより変えることができる。 第6a図は直線化した相互コンダクタの２番目の例を示
す。この相互コンダクタはトランジスタT40およびT41を
有する第１差動増幅器を具え、その共通エミッタライン
には電流源I1＝2Iが配置されており、更にトランジスタ
T42およびT43を有する第２差動増幅器を具え、その共通
エミッタラインには電流源I2＝2Iが配置されている。ト
ランジスタT40およびT41のエミッタ面積は互いにほぼ等
しく、トランジスタT42およびT43のエミッタ面積は互い
にほぼ等しくする。トランジスタT40およびT42のベース
は入力端40に接続され、この入力端には入力電圧Viが供
給される。トランジスタT41のベースは基準電圧VR1が印
加される端子41に接続され、トランジスタT43のベース
は基準電圧VR2が印加される端子42に接続されている。
トランジスタT40,T42のコレクタは電流源I3＝（I1＋
I2）/2より負荷が与えられる第１出力端43に接続され、
トランジスタT41,T43のコレクタは電流源I4＝（I1＋
I2）/2により負荷が与えられる第２出力端44に接続され
ており、基準電圧VR1およびVR2はフィルタ接地である電
圧レベルVR0を中心として対称的である。これらの電圧
を適当に選択することにより、１つの差動増幅器によっ
て得られるよりも広い範囲に亘って出力電流が入力電圧
の直線関数として増大するようにすることができる。 この直線範囲は、第6c図に示すように上記の回路にト
ランジスタT44およびT45を有する第３の差動増幅器を加
え、これらのトランジスタの共通エミッタラインに電流
源I3＝ｋ・2I（ｋ＜１）を配置することにより更に拡張
することができる。トランジスタT44およびT45のエミッ
タ面積は互いにほぼ等しくする。トランジスタT44のベ
ースおよびコレクタはそれぞれ入力端40および出力端43
に接続する。トランジスタT45のベースは基準電圧VR0が
印加される端子45に接続する。このトランジスタT45の
コレクタは出力端44に接続する。この場合も値VR0を中
心として対称的である電圧VR1およびVR2と、電流源I1,I
2およびI3の電流相互間の比とを適当に選択することに
より、一定の相互コンダクタンスの範囲が比較的広くな
る。この回路に他の差動増幅器を加えることにより相互
コンダクタンスの直線範囲を更に拡張することができ
る。 第７図は第５図の回路に第６図に示す型の相互コンダ
クタを設けたものを示す。本発明は図示の相互コンダク
タに限定されず、特願昭62−35994号明細書に記載され
たような他の相互コンダクタを用いることもできること
を銘記すべきである。 第8a図に再び第2a図の回路を示すも、図面を明瞭とす
る為にコンデンサは省略してある。接続点15に供給され
る電流I2はトランジスタT2およびT5のコレクタ電流間の
差に等しい。このことは電流I2が I2＝GV1−GV3＝Ｇ（V1−V3） …（11） に従うということを意味する。この式の解析により、第
8b図に示すように相互コンダクタンスＧを有する相互コ
ンダクタの両端に電圧V3−V1を印加することによっても
同じ電流I2を得ることができるということが分る。本例
の場合、相互コンダクタは第8a図に示す相互コンダクタ
の場合のように接地入力端を有さず、更に信号電流を取
出しうる出力端は２つではなく１つであり、他の１つの
出力端は接地される。接続点11および19を流れる電流に
対しては次式（12）が満足される。 従って、これらの電流は相互コンダクタの両端間に関
連の電圧を印加することにより得ることができる。この
原理に応じて第8a図の回路を変更した回路第8c図に示
す。GLは負荷抵抗を構成する相互コンダクタである。第
8d図は完全に二次の全通過回路網を示す。更にこの回路
は第２図に示す回路と同様に動作する。 第9a,9bおよび9c図は第3,4および５図の回路を上述し
たのと同様に変形したものを示す。この種類の相互コン
ダクタに対しても同じ回路網を縦続接続することにより
１つの共通の相互コンダクタを得ることができ、従って
１つの相互コンダクタを節約しうるということを銘記す
べきである。第８および９図に示す回路では信号電流が
相互コンダクタの一方の出力端のみから取出され、他方
の出力端は用いられず、原理的にこの他方の出力端に得
られる信号電流は電源電圧端子に引かれる。しかし、相
互コンダクタの出力信号電流は使用されない出力端から
生じる信号電流を出力信号電流に加えることにより高め
ることができる。原理的にはこのことは電流ミラー回路
により達成しうる。第10a図は、第６図の相互コンダク
タに、ダイオード接続したPNPトランジスタT30およびPN
PトランジスタT31を有する電流ミラー回路を設けたもの
を示す。しかし、PNPトランジスタを用いることはそれ
程好ましくない。その理由はPNPトランジスタは回路の
高周波動作に悪影響を及ぼす為である。第10b図はこの
点でより好ましい解決策を示す。この場合、接続点33に
接続された反転入力端（−）と、接続点32に接続された
非反転入力端（＋）と、抵抗R1＝Ｒを経て前記の反転入
力端に且つ抵抗R2＝Ｒを経て前記の非反転入力端に接続
された出力端34とを有する演算増幅器36を有する負イミ
タンスコンバータにより相互コンダクタに負荷が与えら
れている。接続点32は相互コンダクタの出力端35に接続
されている。接続点33を通る信号電流と接続点32を通る
信号電流とは互いに逆相となっている。イミタンスコン
バータは接続点33を流れる信号電流を変換し、この電流
を接続点32に流れる電流に加え、従って出力電流が２倍
となる。その理由は、演算増幅器36が反転入力端におけ
る電圧を非反転入力端における電圧に等しくする為であ
る。抵抗R1およびR2の値は互いに等しい為、これら抵抗
を流れる電流も等しくなる。接続点33を流れる電流は抵
抗R2を流れる為、抵抗R1にも同じ電流が流れる。 第11図は負イミタンスコンバータを有する上述した相
互コンダクタの２例を示す。第11a図では、トランジス
タT21およびT23のコレクタ間の相互接続点33が抵抗R2と
ダイオード接続トランジスタT33と電流源I5＝Ｉ＋Ｊと
の直列回路により正電源端子に接続され、トランジスタ
T20およびT22のコレクタ間の相互接続点32が抵抗R1とベ
ースがトランジスタT33のベースに接続されているトラ
ンジスタT32のコレクタ−エミッタ通路との直列回路に
より正電源端子に接続されている。更に、相互接続点32
および333は差動増幅器として構成した２つのトランジ
スタT34およびT35のベースにそれぞれ接続されており、
この差動増幅器の共通エミッタ端子は電流源I6＝2Jを経
て負電源端子に接続されている。トランジスタT35のコ
レクタはトランジスタT32のベースに接続され、トラン
ジスタT34のコレクタは正電源端子に接続されている。 第11b図に示す回路は第11a図の抵抗R1およびR2とトラ
ンジスタT32およびT33の代わりに、差動増幅器T34,T35
の非反転入力端32と出力端との間および差動増幅器の反
転入力端33と出力端との間にそれぞれ配置した２つのダ
イオードD1およびD2を有している。第11aおよび11b図に
示す回路の動作は第10b図に示す回路の動作と同じであ
る。 第12図は、第11a図に示すような相互コンダクタを設
けた第9c図に示すような三次全通過回路網の詳細回路図
を示す。この場合、相互コンダクタG10〜G13およびGLの
出力端がクランプ回路により0Vの電圧点にクランプされ
ている。このクランプ回路は、エミッタが関連の相互コ
ンダクタの出力端33に接続され、コレクタが正電源端子
に接続され、ベース正基準電圧VPを生じる端子に接続さ
れているNPNトランジスタT40と、エミッタが出力端33に
接続され、コレクタが負電源端子に接続され、ベースが
負基準電圧VNを生じる端子に接続されているPNPトラン
ジスタT41とを有している。上記の基準電圧は例えばVP
＝2D/3,VN＝−2D/3とする。ここにＤはダイオード電圧
である。負イミタンスコンバータの電流源I6から電流Ｊ
が相互コンダクタの電流源I1およびI2から生じる電流Ｉ
よりも大きいという条件が満足されると、この電圧クラ
ンピングにより、電源のスイッチ・オン後回路が所望通
りに動作し、“ラッチ・アップ”が生じえないようにす
る。 本発明は上述した実施例のみ限定されず、幾多の変更
を加えうること勿論である。例えば、相互コンダクタの
構成自体は本発明に関連しない為、これら相互コンダク
タを種々に構成しうる。
【図面の簡単な説明】 第1a図は、遅延回路を有する遅延線を示す基本的ブロッ
ク線図、 第1b図は、遅延回路を有するトランスバーサルフィルタ
を示す基本的ブロック線図、 第2a図は、二次全通過回路網を有する本発明の第１実施
例による遅延回路を示す回路図、 第2b図は、第2a図に示す回路の構造を説明する為の回路
図、 第3a図は、第2a図に示す２つの縦続接続した二次回路網
を有する本発明による遅延回路を示す回路図、 第3b図は、第3a図に示す回路の構造を説明する為の回路
図、 第４図は、第１の型の三次全通過回路網を有する本発明
による遅延回路を示す回路図、 第５図は、第１の型の改善した三次全通過回路網を有す
る本発明による遅延回路を示す回路図、 第6a,6bおよび6c図は、本発明による遅延回路に用いる
数種類の相互コンダクタを示す回路図、 第７図は、第6a〜6c図に示す相互コンダクタを有する第
５図の回路を示す回路図、 第8a,8b図および8c図は、第2a図に示す回路の動作を解
析する為の回路図、 第8d図は、第２の型の全通過回路網を有する本発明によ
る遅延回路を示す回路図、 第9a図は、第8d図に示す２つの縦続接続した二次回路網
を有する本発明による遅延回路を示す回路図、 第9b図は、第２の型の三次全通過回路網を有する本発明
による遅延回路を示す回路図、 第9c図は、第２の型の改善した三次回路網を有する本発
明による遅延回路を示す回路図、 第10a図は、第8d図および第９図の遅延回路に用いる第
１の型の相互コンダクタを示す回路図、 第10b図は、第8d図および第９図に示す遅延回路に用い
る第２の型の相互コンダクタを示す回路図、 第11a図は、第10b図に示す回路の第１の変形例を示す回
路図、 第11b図は、第10b図に示す回路の第２変形例を示す回路
図、 第12図は、第11a図に示す相互コンダクタを有する第9c
図の回路を示す回路図である。 D1〜Dn……全通過回路網 W1〜Wn……重み付け手段 C1……第１コンデンサ C2……第３コンデンサ C3……第２コンデンサ ４……制御回路、５……加算装置
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03H 11/26

Claims (1)

  1. (57)【特許請求の範囲】 １．入力信号を受ける入力端子と、出力信号を生じる出
    力端子と、基準電位を受ける基準端子とを有する少なく
    とも１つの全通過回路網を具える遅延回路であって、こ
    の全通過回路網は第１、第２および第３の３つの相互コ
    ンダクタを有する少なくとも二次のフィルタ区分を具え
    ており、各相互コンダクタは第１入力端、第２入力端、
    第１出力端および第２出力端を有しており、３つの相互
    コンダクタの各々の第１入力端は前記の基準端子に結合
    され、第１相互コンダクタの第２入力端は前記の入力端
    子および第２相互コンダクタの第１出力端に結合され、
    第２相互コンダクタの第２入力端は第１相互コンダクタ
    の第２出力端および第３相互コンダクタの第１出力端に
    結合され、第３相互コンダクタの第２入力端は第２相互
    コンダクタの第２出力端および前記の出力端子に結合さ
    れ、前記のフィルタ区分は更に第１相互コンダクタおよ
    び第２相互コンダクタの第２入力端間に配置した第１コ
    ンデンサと、第１相互コンダクタおよび第３相互コンダ
    クタの第２入力端間に配置した第２コンデンサとを具え
    ている遅延回路において、前記のフィルタ区分が前記の
    第２相互コンダクタおよび第３相互コンダクタの第２入
    力端間に配置した第３コンデンサを具えていることを特
    徴とする遅延回路。 ２．特許請求の範囲第１項に記載の遅延回路において、
    前記の全通過回路網が更に一次のフィルタ区分を有し、
    この一次のフィルタ区分が前記の二次のフィルタ区分と
    相俟って三次のフィルタ区分を構成し、この一次のフィ
    ルタ区分は第１入力端、第２入力端、第１出力端および
    第２出力端を有する第４相互コンダクタと第４コンデン
    サとを具えていることを特徴とする遅延回路。 ３．特許請求の範囲第２項に記載の遅延回路において、
    前記の第４相互コンダクタの第１入力端が前記の基準端
    子に結合され、この第４相互コンダクタの第２入力端が
    第３相互コンダクタの第２出力端に結合され、この第４
    相互コンダクタの第１出力端が第３相互コンダクタの第
    ２入力端に結合され、この第４相互コンダクタの第２出
    力端が全通過回路網の出力端子に結合され、前記の第４
    コンデンサは第３相互コンダクタおよび第４相互コンダ
    クタの第２入力端間に配置され、前記の三次のフィルタ
    区分が更に第２相互コンダクタおよび第４相互コンダク
    タの第２入力端間に配置された第５コンデンサを具えて
    いることを特徴とする遅延回路。 ４．特許請求の範囲第３項に記載の遅延回路において、
    前記の三次のフィルタ区分が更に第１相互コンダクタお
    よび第４相互コンダクタの第２入力端間に配置した第６
    コンデンサを有していることを特徴とする遅延回路。 ５．特許請求の範囲第１項に記載の遅延回路において、
    各全通過回路網が少なくとも２つ、すなわち第１および
    第２の二次フィルタ区分の縦続接続回路を有しており、
    第１の二次フィルタ区分の第３相互コンダクタと第２の
    二次フィルタ区分の第１相互コンダクタとが共通になっ
    て１つの相互コンダクタを構成していることを特徴とす
    る遅延回路。 ６．特許請求の範囲第１〜５項のいずれか１項に記載の
    遅延回路において、この遅延回路が縦続接続した複数個
    の全通過回路網を有し、出力端子に接続された全通過回
    路網のあらゆる相互コンダクタと入力端子に接続された
    次の全通過回路網の相互コンダクタとが共通となって１
    つの相互コンダクタを構成していることを特徴とする遅
    延回路。 ７．特許請求の範囲第１〜６項のいずれか１項に記載の
    遅延回路において、入力端子に接続された第１の全通過
    回路網の相互コンダクタの第１出力端が基準端子に接続
    されていることを特徴とする遅延回路。 ８．特許請求の範囲第１〜７項のいずれか１項に記載の
    遅延回路において、遅延回路の第１の全通過回路網の入
    力端子と基準端子との間に入力抵抗が配置され、この入
    力抵抗は第１入力端、第２入力端、第１出力端および第
    ２出力端を有する第５相互コンダクタを以って構成さ
    れ、第１入力端は第１出力端に接続されていることを特
    徴とする遅延回路。 ９．特許請求の範囲第１〜８項のいずれか１項に記載の
    遅延回路において、遅延回路の最後の全通過回路網の出
    力端子が、この出力端子に接続される相互コンダクタの
    第２出力端に接続されていることを特徴とする遅延回
    路。 １０．特許請求の範囲第１〜９項のいずれか１項に記載
    の遅延回路において、相互コンダクタの各々が直線化し
    た差動増幅器を具え、この差動増幅器はバイアス電流源
    を有する少なくとも２つのエミッタ結合トランジスタを
    有し、これらのトランジスタのベースが第１入力端およ
    び第２入力端を構成し、コレクタが第１出力端および第
    ２出力端を構成していることを特徴とする遅延回路。 １１．特許請求の範囲第10項に記載の遅延回路におい
    て、各相互コンダクタの第１出力端および第２出力端に
    電流源によって負荷が与えられていることを特徴とする
    遅延回路。 １２．特許請求の範囲第10項に記載の遅延回路におい
    て、相互コンダクタの各々が並列に配置された２つの差
    動増幅器を有し、各差動増幅器はエミッタ面積が互いに
    等しくない２つのトランジスタを有し、一方の差動増幅
    器の一方のトランジスタのベースおよびコレクタが他方
    の差動増幅器の一方のトランジスタのベースおよびコレ
    クタにそれぞれ接続され、前記の一方の差動増幅器の他
    方のトランジスタのベースおよびコレクタが前記の他方
    の差動増幅器の他方のトランジスタのベースおよびコレ
    クタにそれぞれ接続されていることを特徴とする遅延回
    路。 １３．特許請求の範囲第10項に記載の遅延回路におい
    て、相互コンダクタの各々が少なくとも２つの差動増幅
    器を有し、各差動増幅器はエミッタ面積が互いにほぼ等
    しい２つのトランジスタを有し、これら差動増幅器の各
    々の一方のトランジスタのベースおよびコレクタがそれ
    ぞれ相互接続され、これら差動増幅器の各々の他方のト
    ランジスタのベースに互いに異なる基準電圧が与えら
    れ、これらの他方のトランジスタのコレクタが相互接続
    されていることを特徴とする遅延回路。 １４．入力信号を受ける入力端子と、出力信号を生じる
    出力端子と、基準電位を受ける基準端子とを有する少な
    くとも１つの全通過回路網を具える遅延回路であって、
    この全通過回路網は第１、第２および第３の３つの相互
    コンダクタと、第１および第２コンデンサとを有する少
    なくとも二次のフィルタ区分を具えており、各相互コン
    ダクタは第１入力端、第２入力端、第１出力端および第
    ２出力端を有している遅延回路において、前記の第１相
    互コンダクタの第１入力端が前記の入力端子に結合さ
    れ、前記の第２相互コンダクタの第１入力端が第１相互
    コンダクタの第１出力端に結合され、この第２相互コン
    ダクタの第１出力端が第１相互コンダクタの第２入力端
    と前記の第３相互コンダクタの第１入力端との双方に結
    合され、第２相互コンダクタの第２入力端が第３相互コ
    ンダクタの第１出力端および前記出力端子に結合され、
    前記の第１コンデンサは第１相互コンダクタの第１出力
    端と第２相互コンダクタの第１出力端との間に配置さ
    れ、前記の第２コンデンサは第１相互コンダクタの第１
    出力端と第３相互コンダクタの第１出力端との間に配置
    され、更に第３コンデンサが第２相互コンダクタの第１
    出力端と第３相互コンダクタの第１出力端との間に配置
    されていることを特徴とする遅延回路。 １５．特許請求の範囲第14項に記載の遅延回路におい
    て、各全通過回路網が一次のフィルタ区分を有し、この
    一次のフィルタ区分が前記の二次のフィルタ区分と相俟
    って三次のフィルタ区分を構成し、この一次のフィルタ
    区分は第１入力端、第２入力端、第１出力端および第２
    出力端を有する第４相互コンダクタと第４コンデンサと
    を具えていることを特徴とす遅延回路。 １６．特許請求の範囲第15項に記載の遅延回路におい
    て、前記の第４相互コンダクタの第１入力端は第３相互
    コンダクタの第１出力端に結合され、この第４相互コン
    ダクタの第１出力端は第３相互コンダクタの第２入力端
    に結合され、前記の第４コンデンサは第３相互コンダク
    タの第１出力端と前記の第４相互コンダクタの第１出力
    端との間に配置され、前記の三次のフィルタ区分は第２
    相互コンダクタの第１出力端と第４相互コンダクタの第
    １出力端との間に配置された第５コンデンサを有してい
    ることを特徴とする遅延回路。 １７．特許請求の範囲第16項に記載の遅延回路におい
    て、前記の三次のフィルタ区分が更に、第１相互コンダ
    クタの第１出力端と第４相互コンダクタの第１出力端と
    の間に配置した第６コンデンサを有していることを特徴
    とする遅延回路。 １８．特許請求の範囲第14項に記載の遅延回路におい
    て、各全通過回路網が少なくとも第１および第２の２つ
    の二次のフィルタ区分の縦続接続回路を具え、第１の二
    次フィルタ区分の第３相互コンダクタと第２の二次のフ
    ィルタ区分の第１相互コンダクタとが共通となって１つ
    の相互コンダクタを構成していることを特徴とする遅延
    回路。 １９．特許請求の範囲第14〜18項のいずれか１項に記載
    の遅延回路において、この遅延回路が縦続接続した複数
    個の全通過回路網を有し、全通過回路網において出力端
    子に接続された相互コンダクタと、次の全通過回路網に
    おいて入力端子に接続された相互コンダクタとが共通と
    なって１つの相互コンダクタを形成していることを特徴
    とする遅延回路。 ２０．特許請求の範囲第14〜19項のいずれか１項に記載
    の遅延回路において、第１の全通過回路網の、入力端子
    に接続された相互コンダクタの第１出力端がこの相互コ
    ンダクタの入力端に接続されていることを特徴とする遅
    延回路。 ２１．特許請求の範囲第14〜20項のいずれか１項に記載
    の遅延回路において、この遅延回路の最後の全通過回路
    網の出力端子と基準端子との間に負荷が配置され、この
    負荷は第１入力端、第２入力端、第１出力端および第２
    出力端を有する第５相互コンダクタを以って構成され、
    この第５相互コンダクタの第１入力端および第１出力端
    が出力端子に接続され、第２入力端が基準端子に接続さ
    れていることを特徴とする遅延回路。 ２２．特許請求の範囲第14〜21項のいずれか１項に記載
    の遅延回路において、相互コンダクタの各々が、バイア
    ス電流源を有する少なくとも２つのエミッタ結合トラン
    ジスタを有する直線化した差動増幅器を具えており、こ
    れらトランジスタのベースが第１入力端および第２入力
    端を構成し、これらトランジスタのコレクタが第１出力
    端および第２出力端を構成していることを特徴とする遅
    延回路。 ２３．特許請求の範囲第22項に記載の遅延回路におい
    て、各相互コンダクタの第１出力端および第２出力端が
    電流ミラー回路により互いに結合されていることを特徴
    とする遅延回路。 ２４．特許請求の範囲第22項に記載の遅延回路におい
    て、各相互コンダクタの第１出力端および第２出力端が
    負イミタンスコンバータにより互いに結合されているこ
    とを特徴とする遅延回路。 ２５．特許請求の範囲第22項に記載の遅延回路におい
    て、相互コンダクタの各々が並列に配置された２つの差
    動増幅器を有し、各差動増幅器はエミッタ面積が互いに
    等しくない２つのトランジスタを有し、一方の差動増幅
    器の一方のトランジスタのベースおよびコレクタが他方
    の差動増幅器の一方のトランジスタのベースおよびコレ
    クタにそれぞれ接続され、前記の一方の差動増幅器の他
    方のトランジスタのベースおよびコレクタが前記の他方
    の差動増幅器の他方のトランジスタのベースおよびコレ
    クタにそれぞれ接続されていることを特徴とする遅延回
    路。 ２６．特許請求の範囲第22項に記載の遅延回路におい
    て、相互コンダクタの各々が少なくとも２つの差動増幅
    器を有し、各差動増幅器はエミッタ面積が互いにほぼ等
    しい２つのトランジスタを有し、これら差動増幅器の各
    々の一方のトランジスタのベースおよびコレクタがそれ
    ぞれ相互接続され、これら差動増幅器の各々の他方のト
    ランジスタのベースに互いに異なる基準電圧が与えら
    れ、これら他方のトランジスタのコレクタが相互接続さ
    れていることを特徴とする遅延回路。
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