KR880004641A - 지연 회로 - Google Patents

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KR880004641A
KR880004641A KR870010154A KR870010154A KR880004641A KR 880004641 A KR880004641 A KR 880004641A KR 870010154 A KR870010154 A KR 870010154A KR 870010154 A KR870010154 A KR 870010154A KR 880004641 A KR880004641 A KR 880004641A
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오토 보르만 요하네스
야곱 스니데르 피테르
소피아 브로만스 요하네스
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이반 밀러 레트너
엔. 브이. 필립스 글로아이람펜파브리켄
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Abstract

내용 없음

Description

지연회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도는 지연회로를 구비한 지연라인의 기본선도.
제1b도는 지연회로를 구비한 트랜스버설 필터의 기본선도.
제2a도는 본 발명의 제1실시예에 따라 2차수 전통과 회로망을 구비한 지연회로도.
제2b도는 제2a도에서 도시된 회로의 구조를 설명하기 위한 선도.
제3a도는 제2a도에서 도시된 바와같이 종속 접속된 두개의 2차수 회로망을 구비한 본 발명에 따른 지연회로도.
제3b도는 제3a도에서 도시된 회로의 구조를 설명하기 위한 선도.
제4도는 제1형의 3차수 전통과 회로망을 구비한 본 발명에 따른 지연회로도.
제5도는 제1형의 개선된 3차수 전통과 회로망을 구비한 발명에 따른 지연회로도.
제6도는 본 발명에 따른 지연회로에서 사용하기 위한 상호 콘덕터를 도시.
제7도는 제6도에서 도시된 바와같이 상호 콘덕터를 구비한 제5도의 회로도.
제8a, 제8b, 제8c도는 제2a도에서 도시된 회로의 동작을 분석하기 위한 선도.
제8d도는 제2형의 전통과 회로망을 구비한 본 발명에 다른 지연회로도,
제9a도는 제8d도에서 도시된 바와같이 종속 접속된 두개의 2차수 회로망을 구비한 본 발명에 따른 지연회로도.
제9b도는 제2형의 3차수 전통과 회로망을 구비한 본 발명에 따른 지연회로도.
제9c도는 제2형의 개선된 3차수 회로망을 구비한 본 발명에 따른 지연회로도.
제10a도는 제8d도 및 제9도의 지연회로에서 사용하기 위한 제1형의 상호 콘덕터를 도시.
제10b도는 제8d도 및 제9도에서 도시된 지연회로에서 사용하기 위한 제2형의 상호 콘덕터를 도시.
제11a도는 제10b도에서 도시된 회로의 상세한 제1변형도.
제11b도는 제10b도에서 도시된 회로의 상세한 제2변형도.
제12도는 제11a도에서 도시된 바와같이 상호 콘덕터를 구비한 제9c도의 회로도.

Claims (26)

  1. 입력신호를 수신하는 입력단자, 출력신호를 공급하는 출력단자 및 기준전위를 전달하는 기준단자를 가지며, 제1입력, 제2입력, 제1출력 및 제2출력을 각각 갖는 세 상호콘덕터를 포함한 최소한 2차수 필터부를 가지며 상기 세 상호콘덕터 각각의 제1입력은 기준단자에 접속되며, 제1상호콘덕터의 제2입력은 입력단자에 접속되며, 제2상호콘덕터의 제2입력은 제1상호콘덕터의 제2출력 및 제3상호콘덕터의 제1출력에 접속되며, 제3상호콘덕터의 제2입력은 제2상호콘덕터의 제2출력 및 출력단자에 결합되며, 상기 필터부는 또한 제1상호콘덕터 제2상호콘덕터의 제2입력간에 배열된 제1캐패시터 및 제1상호콘덕터 및 제3상호콘덕터의 입력간에 배열된 제2캐패시터를 구비하는 적어도 하나의전통과 회로망을 구비한 지연회로에 있어서,
    상기 필터부는 제2상호콘덕터와 제3상호콜덕터의 제2입력간에 배열되는 제3캐패시터를 구비하는 것을 특징으로 하는 지연회로.
  2. 제1항에 있어서, 상기 전통과 회로망은 또한 2차수 필터부와 함께 3차수 필터부를 구성하는 1차수 필터부를 구비하며, 이 1차수 필터부는 제1입력, 제2입력, 제1출력, 제2출력 및 제4캐패시터를 갖는 제4상호콘덕터를 구비하는 것을 특징으로 하는 지연회로.
  3. 제2항에 있어서, 제4상호콘덕터는 기준단자에 접속된 제1입력, 제3상호콘덕터의 제2출력에 접속된 제2입력, 제3상호곤덕터의 제2입력에 접속된 제1출력 및 회로망의 출력에 접속된 제2출력을 가지며, 3차수 필터부는 또한 제2상호콘덕터와 제4상호콘덕터의 제2입력간에 배열된 제5캐패시터를 구비하는 것을 특징으로하는 지연회로.
  4. 제3항에 있어서, 3차수 필터부는 또한 제1상호콘덕터와 제4상호콘덕터의 제2입력간에 배열된 제6캐패시터를 구비하는 것을 특징으로 하는 지연회로.
  5. 제1항에 있어서, 전통과 회로망 각각은 최소한 종속 접속된 두개의 2차수 필터부를 구비하여, 제1부의 제3상호콘덕터 및 제2부의 제1상호콘덕터는 공통 접속되어 단일 상호콘덕터를 형성하는 것을 특징으로 하는 지연회로.
  6. 제1,2,3,4 또는 5향에 있어서, 지연회로는 다수의 종속 접속된 전통과 회로망을 구비하며, 출력단자에 접속된 전통과 회로망의 모든 상호콘덕터 및 입력단자에 접속된 후속 전통과 회로망의 상호콘덕터는 공통 접속되어 단일 상호콘덕터를 형성하는 것을 특징으로 하는 지연회로.
  7. 제1항에 있어서, 입력단자에 접속된 제1전통과 회로망의 상호콘덕터의 제1출력은 기준단자에 접속되는 것을 특징으로 하는 지연회로.
  8. 제1항에 있어서, 입력저항은 지연회로의 제1전통과 회로망의 입력단자와 기준단자간에 배열되며, 이입력저항은 제1입력, 제2입력, 제1출력 및 제2출력을 갖는 제5상호콘덕터로 구성되며, 제1입력은 제1출력에접속되며 제2입력은 제2출력에 접속되는 것을 특징으로 하는 지연회로.
  9. 제1항에 있어서, 지연회로의 최종 전통과 회로망의 출력단자는 출력단자에 접속된 상호콘덕터의 제2출력에 접속되는 것을 특징으로 하는 지연회로.
  10. 제1항에 있어서, 상호콘덕터 각각은 바이어스 전류원을 갖는 에미터 결합된 두 트랜지스터를 구비하는 선형 차동증폭기를 구비하며, 이들 트랜지스터의 베이스는 제1 및 제2입력을 구성하며 콘덕터는 제1 및 제2출력을 구성하는 것을 특징으로 하는 지연회로.
  11. 제10항에 있어서, 상호콘덕터 각각의 제1 및 제2출력은 전류원에 의해 부하되는 것을 특징으로 하는 지연회로.
  12. 입력신호를 수신하는 입력단자, 출력신호를 공급하는 출력단자 및 기준전위를 전달하는 기준단자를가지며, 제1 및 제2입력, 제1 및 제2출력, 제1 및 제2캐패시터를 각각 갖는 세개의 상호콘덕터를 구비하는 2차수 필터부를 갖는 적어도 하나의 전통과 회로망을 구비한 지연회로에 있어서,
    제1상호콘덕터의 제1입력은 입력단자에 결합되며, 제2상호콘덕터의 제1입력은 제1상호콘덕터의 제1출력에 결합되며, 제2상호콘덕터의 제1출력은 제1상호콘덕터의 제2입력 및 제3상호콘덕터의 제1입력에 접속되며, 제2상호콘덕터의 제2입력은 제3상호콘덕터의 제1출력에 접속되며, 제1캐패시터가 제1상호콘덕터의 제1출력과 제2상호콘덕터의 제1출력간에 배열되며, 제2캐패시터가 제1상호콘덕터의 제1출력과 제3상호콘덕터의 제1출력간에 배열되며, 제3캐패시터가 제2상호콘덕터의 제1출력과 제3상호콘덕터의 제1출력간에 배열되는 것을 특징으로 하는 지연회로.
  13. 제12항에 있어서, 전통과 회로망 각각은 2자수 필터부와 함께 3차수 필터부를 구성하는 1차수 필터부를 구비하며, 이 1차수 필터부는 제1 및 제2입력, 제1 및 제2출력, 제4캐패시터를 갖는 제1상호콘덕터를 구비하는 것을 특징으로 하는 지연회로.
  14. 제13항에 있어서, 제4상호콘덕터는 제3상호콘덕터의 제1출력에 접속된 제1입력 및 상호콘덕터의 제2입력에 접속된 제1출력을 가지며, 제4캐패시터가 제3상호콘덕터의 제1출력과 제4상호콘덕터의 제1출력간에배열되며, 3차수 필터부는 제2상호콘덕터의 제1출력과 제4상호콘덕터의 제1출력간에 배열된 제5캐패시터를구비하는 것을 특징으로 하는 지연회로.
  15. 제14항에 있어서, 3차수 필터부는 또한 제1상호콘덕터의 제1출력과 제4상호콘덕터의 제1출력간에 배열된 제6캐패시터를 구비하는 것을 특징으로 하는 지연회로.
  16. 제12항에 있어서, 전통과 회로망 각각은 적어도 종속 겁속된 두개의 2차수 필터부를 구비하며 제1부의 제3상호콘덕터 및 제2부의 제1상호콘덕터는 공통 접속되어 단일 변환기를 형성하는 것을 특징으로 하는 지연회로.
  17. 제12 내지 16항중 어느 한 항에 있어서, 지연회로는 다수의 종속 접속된 전통과 회로망을 구비하며, 출력단자에 접속된 회로망의 상호콘덕터 및 입력단자에 접속된 후속 회로망의 상호콘덕터는 공통 접속되어 단일 상호콘덕터를 형성하는 것을 특징으로 하는 지연회로.
  18. 제12항에 있어서, 입력단자에 접속된 제1전통과 회로망의 상호콘덕터의 제1출력은 상기 콘덕터의 제1입력에 접속되는 것을 특징으로 하는 지연회로.
  19. 제12항에 있어서, 지연회로의 최종 전통과 회로망의 출력단자와 기준단자간에 부하가 배열되며, 이 부하는 제1 및 제2입력, 제1 및 제2출력을 갖는 제5상호콘덕터로 구성되며, 제1입력 및 제1출력은 출력단자에 접속되며 제2입력은 기준단자에 접속되는 것을 특징으로 하는 지연회로.
  20. 제12항에 있어서, 상호콘덕터 각각은 바이어스 전류원을 갖는 최소한 두개의 에미터 결합된 트랜지스터를 구비한 선형 차동증폭기를 구비하며, 이들 트랜지스터의 베이스는 제1입력 및 제2입력을 구성하며 콜렉터는 제1출력 및 제2출력을 구성하는 것을 특징으로 하는 지연회로.
  21. 제20항에 있어서, 상호콘덕터 각각의 제1출력 및 제2출력은 전류 미러에 의하여 서로 접속되는 것을 특징으로 하는 지연회로.
  22. 제20항에 있어서, 상호콘덕터 각각의 제1출력 및 제2출력은 부임피던스 변환기에 의해 서로 접속되는 것을 특징으로 하는 지연회로.
  23. 제10항에 있어서, 상호콘덕더 각각은 병렬로 배열되며 비동일한 에미터 영역을 갖는 두 트랜지스터를 각각 구비하는 두개의 차동증폭기를 구비하며, 비동일 에미터 영역을 갖는 두 트랜지스터의베이스 및 콜렉터는 상호 접속되는 것을 특징으로 하는 지연회로.
  24. 제10항에 있어서, 상호콘덕터 각각은 실제로 동일한 에미터 영역을 갖는 두 트랜지스터를 각각 구비하는 최소한 두개의 차동증폭기를 구비하며, 차동증폭기 각각 트랜지스터중 한 트랜지스터의 베이스 및 콜렉터는 상호 접속되며, 차동증폭기 각각의 다른 트랜지스터의 배이스는 서로 다른 기준전압을 전달하며, 상기 다른 트랜지스터의 콜렉터는 상호 접속되는 것을 특징으로 하는 지연회로.
  25. 제20항에 있어서, 상호콘덕터 각각은 병렬로 배열되며 비동일한 에미터 영역을 갖는 두 트랜지스터를 각각 구비하는 두개의 차동증폭기를 구비하며, 비동일 에미터 영역을 갖는 두 트랜지스터의 베이스 및 콜렉터는 상호 접속되는 것을 특징으로 하는 지연회로.
  26. 제20항에 있어서, 상호콘덕터 각각은 실재로 동일한 에미터 영역을 갖는 두 트랜지스터를 각각 구비하는 최소한 두개의 차동증폭기를 구비하며, 차동증폭기 각각의 트랜지스터중 한 트랜지스터의 베이스 및콜렉터는 상호 접속되며, 차동증폭기 각각의 다른 트랜지스터의 베이스는 서로 다른 기준전압을 전달하며,상기 다른 트랜지스터 콜렉터는 상호 접속되는 것을 특징으로 하는 지연회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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