KR100458143B1 - 필터및발진기용의상보형트랜스컨덕터를포함하는전자회로 - Google Patents
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Abstract
전자회로는 접속된 트랜스컨덕터들을 포함한다. 상기 트랜스컨덕터들은 그 출력이 두 출력 단자들(OA 및 OB)에 직접적으로 접속되는, 두 상보형의 차동 쌍(P1/P2; N1/N2)을 포함한다. 두 다이오드들(P3, N3)은 차동 쌍들의 공통 단자들(BA 및 BB) 사이에서 직렬로 배열된다. 차동 쌍들의 공통-모드 전압은 두 다이오드들(P3, N3) 사이의 노드 상에서 이용가능하다. 한 트랜스컨덕터(TR2)의 공통-모드 전압은 다른 트랜스컨덕터(TR1)의 바이어스 전류원들(P4)의 하나를 제어하기 위해서 사용되며, 필요하다면, 트랜스컨덕터(TR2)의 바이어스 전류원중 하나를 제어하기 위해서 사용된다. 이러한 방식으로, 트랜스컨덕터(TR1)의 출력 단자들(OA 및 OB) 상의 공통-모드 전압은 고정된다.
Description
본 발명은 복수의 적어도 제 1 트랜스컨덕터 및 제 2 트랜스컨덕터를 포함하는 전자회로에 관한 것으로, 각각은 차동 전압을 수신하기 위한 제 1 및 제 2 입력 단자와 차동 전압에 응답하여 차동 전류를 제공하기 위한 제 1 및 제 2 출력 단자를 갖는다.
이러한 전자회로는 『"A Micropower CMOS Continuous-Time Low-Pas filter", IEEE Journal of Solid-State Circuits, Vol. 24, No. 3, June 1989, pp.736-734』에 공지되어 있다. 트랜스컨덕터들은 소위 트랜스컨덕터-C 필터들에서 사용되는 전압 제어 전류원들(voltage-controlled current sources)인데, 전자회로가 일반적으로 평형 장치들(balanced device)로 구성되기 때문에, 트랜스컨덕터는 평형 적분기 필터(Balanced Integrator Filters)로도 칭해진다. 이러한 형태의 필터들에 대한 배경 기술은 Y.P. Tsividis 및 J.O. Voorman에 의해 발행된 책 "Integrated Continuous-Time Filters"(IEEE Press, Now York)에 포괄적으로 상술되어 있는데, 상기 책 안에 상기 IEEE 논문은 Paper 3-B.4로 나타난다. 가장 간단한 트랜스컨덕터는 차동 트랜지스터 쌍이다. 동작중인 트랜스컨덕턴스 증폭기(operational transconductance amplifier; OTA)는 복잡한 트랜스컨덕터로 간주된다. 트랜스컨덕터-C 필터들은 한편으로는 최소의 칩영역을 사용하기 위해, 다른 한편으로는, 고품질의 필터를 제공하기 위한 목적으로 종종 집적된다. 상기 책은 선형성, 대역폭 및 출력 전압 스윙(swing)과 같은 특정 특성을 향상하기 위한 목적으로 차동 쌍에 기초한 많은 변형들 및 향상들을 개시하고 있다. 이것은 트랜스컨덕터-C 필터들에서 사용하기에 적합한 소형의 트랜스컨덕터, 즉 작은 칩 영역을 차지하는 트랜스컨덕터에 대한 필요성이 있음을 의미한다.
도 1은 본 발명에 따른 트랜스컨덕터들을 갖는 전자회로의 실시예를 도시하는 도면.
도 2는 트랜스컨덕터들이 부호들로 도시된 도 1의 실시예.
도 3은 본 발명에 따른 기호적으로 도시된 트랜스컨덕터들을 갖는 전자회로의 실시예를 포함하는 제 1 트랜스컨덕터-C 필터를 도시하는 도면.
도 4는 본 발명에 따른 기호적으로 도시된 트랜스컨덕터들을 갖는 전자회로의 실시예를 포함하는 제 2 트랜스컨덕터-C 필터를 도시하는 도면.
도 5는 본 발명에 따른 기호적으로 도시된 트랜스컨덕터들을 갖는 전자회로의 실시예를 포함하는 제 3의 트랜스컨덕터-C 필터.
도 6은 두 트랜스컨덕터들 및 두 커패시터들을 갖는 발진기의 바이어스 회로도.
도 7은 도 6에 도시된 발진기에서 사용하기 위한 본 발명에 따른 트랜스컨덕터를 구비하는 전자회로 실시예의 일부를 도시하는 도면.
이것을 성취하기 위해서, 본 발명에 따르면, 서두에서 정의된 형태의 전자회로는 적어도 제 1 트랜스컨덕터 및 제 2의 트랜스컨덕터의 각 트랜스컨덕터가,
제 1 도전형의 트랜지스터들의 제 1 차동쌍으로서, 제 1 노드에서 서로 접속 되는 그들 각각의 제 1 주 전극들을 갖고, 상기 제 1 출력 단자 및 상기 제 2 출력 단자에 접속되는 그들 각각의 제 2 주 전극들을 갖고, 제 1 입력 단자 및 제 2 입력 단자에 접속되는 그들 각각의 제어 전극들을 갖는, 상기 제 1 도전형의 트랜지스터들의 제 1 차동쌍과;
상기 제 1 차동 쌍의 상기 제 1 도전형과 반대인 제 2 도전형의 트랜지스터들의 제 2 차동쌍으로서, 제 2 노드에서 서로 접속되는 그들 각각의 제 1 주 전극들을 갖고, 제 1 출력 단자 및 제 2 출력 단자에 접속되는 그들 각각의 제 2 주 전극들을 갖고, 상기 제 1 입력 단자 및 상기 제 2 입력단자에 접속된 각각의 제어 전극들을 갖는, 상기 트랜지스터들의 제 2 차동쌍과;
상기 제 1 노드에 접속되어 제 1 바이어스 전류를 상기 제 1 차동 쌍으로 공급하는 제 1 전류원과;
상기 제 2 노드에 접속되어 제 2 바이어스 전류를 상기 제 2 차동 쌍으로 공급하는 제 2 전류원과;
상기 제 1 노드와 상기 제 2 노드 사이에서 직렬로 접속된 상기 제 1 도전형의 제 1 다이오드 접속 트랜지스터 및 상기 제 2 도전형의 제 2 다이오드 접속 트랜지스터를 포함하고,
상기 전자 회로는,
상기 제 2 트랜스컨덕터의 공통-모드 전압에 응답하여 적어도 제 1 트랜스컨덕터의 제 1 전류원을 제어하기 위한 수단을 더 포함하는 것을 특징으로 한다.
트랜스컨덕터들 각각은, 트랜지스터 형태에 따라, 입력 단자들에 접속된 그들의 베이스들 또는 게이트들 및 출력 단자들에 접속된 그들의 컬렉터들 또는 드레인들을 갖는 2 개의 상보형 트랜지스터 쌍들을 포함한다. 각각의 쌍의 에미터 또는 소스 노드들은 바이어스 전류원에 접속된다. 2 개의 다이오드 접속 트랜지스터들, 즉 베이스가 컬렉터에 접속되거나 또는 게이트가 드레인에 접속된 트랜지스터는 두 쌍들의 각각의 노드들 사이에서 직렬로 배치된다. 이러한 형태의 트랜스컨덕터는 미국 특허원 3,991,380호로부터 공지된다. 상보형 트랜지스터 쌍들의 트랜지스터들의 바이어스 전류들은 서로 정확하게 동일해야만 한다. 가능한 차이점으로는, 부하가 직류 통과를 허용한다면, 이 부하를 통한 그들의 경로만이 있을수 있다. 이러한 경우가 아니라면, 출력 단자들 상의 직류 전압(direct voltage)은 막연한 값으로 표류할 것이고 출력 단자들에 연결된 다른 트랜스컨덕터들의 동작을 방해할 것이다. 이것은 낮은 공통-모드 이득 및 높은 차동 이득을 갖는 특정 부하 회로를 제공함으로써 방지될 수 있다. 이것은 부가적인 저항기들 및/또는 트랜지스터들을 요구 하는데, 필터 디자인의 관점에서 바람직하지 않거나 부가적인 칩 영역을 차지하게 된다. 상기 미국 특허원 3,991,380호에 있어서, 이러한 문제점은 출력 단자들 상의 공통-모드 전압을 측정하여 두 상보형 트랜지스터 쌍들의 바이어스 전류원들의 전류를 제어함으로써 해결된다. 각각의 개별적인 트랜스컨덕터에 대해서, 이것은 복수의 부가적인 트랜지스터들을 요구하고, 따라서, 부가적인 칩 영역을 필요로 한다. 그러나, 각 개별적인 트랜스컨덕터에 대한 공통-모드 문제들을 완화하기 위한 조치를 취하게 되면, 선회기 회로들(gyrator circuits)의 경우와 같이, 이러한 트랜스컨덕터가 교차 결합된 트랜스컨덕터와 함께 사용될 때 불안정성을 나타나게 될 것이다.
트랜스컨덕터-C 필터들에 있어서 한 트랜스컨덕터의 출력들은 다른 트랜스컨덕터의 입들력에 연결된다. 본 발명에 따르면, 상기 미국 특허원 3,991,380호에 개시된 바와 같이, 이 트랜스컨덕터의 출력 단자 상의 공통-모드 전압에 영향을 주기 위해서 각 개별적인 트랜스컨덕터 내에서 어떠한 개별적인 단계도 취해지지 않지만, 이러한 단계는 그룹으로 적용된다. 이때 한 트랜스컨덕터의 공통-모드 전압은 하나 이상의 다른 트랜스컨덕터들, 요구된다면 이 하나의 트랜스컨덕터의 두 바이어스 전류원들 중 하나를 제어하기 위해 사용된다. 이것은, 특히 복잡한 필터 배열들에서 많은 소자들를 절약하고 불안정성을 방지한다.
상기 IEEE 문헌에서 제 1 트랜스컨덕터의 공통-모드 전압이 제 2 트랜스컨덕터의 공통-모드 전압에 영향을 주기 위해 사용되는 것을 알 수 있다. 이것은 그룹이 아닌, 두 트랜스컨덕터들 사이에서만 매번 유효하게 된다. 또한, 상기 IEEE 문헌의 트랜스컨덕터들은 전체적으로 상이한 형태로 구성되며, 두 입력 차동 쌍들의 한 입력 차동 쌍의 바이어스 전류원은 제어되지 않는다.
원칙적으로, 한 트랜스컨덕터의 두 바이어스 전류원들의 하나는 공통-모드 전압에 응답하여 여러 방식으로 제어될 수 있다. 이러한 목적을 위한 소형 회로는 제어용 수단은,
제 2 트랜스컨덕터의 제 1 다이오드 접속 트랜지스터와 제 2 다이오드 접속 트랜지스터 사이의 노드에 연결된 제어 전극을 갖는 제 1 도전형의 측정 트랜지스터; 및
상기 제 2 트랜스컨덕터의 상기 제 1 노드에 접속되는 입력 브랜치를 갖고, 적어도 상기 제 1 트랜스컨덕터의 각각의 제 1 노드에 접속되는 출력 브랜치들을 갖는 전류 미러를 포함하는 것을 특징으로 하고,
특히, 상기 전류 미러의 입력 브랜치는,
상기 제 2 트랜스컨덕터의 상기 제 1 다이오드 접속 트랜지스터 및 상기 제 2 다이오드 접속 트랜지스터 사이의 노드에 접속된 제어 전극을 갖는 제 1 도전형의 측정 트랜지스터와;
상기 측정 트랜지스터의 제 1 주 전극과 직렬로 배치된 제 1 도전형의 또 다른 다이오드 접속 트랜지스터; 및
상기 또 다른 다이오드 접속 트랜지스터의 대응하는 전극들과 병렬로 배열된 제어 전극 및 제 1 주 전극을 갖고, 상기 제 2 트랜스컨덕터의 상기 제 1 노드에 접속된 제 2 주 전극을 갖는 제 1 도전형의 여전히 또 다른 트랜지스터를 포함한다.
상기 제 2 트랜스컨덕터의 공통-모드 전압은 두 다이오드 접속 트랜지스터들 사이의 노드 상에 나타난다. 측정 트랜지스터는 이 전압을 상기 전류 미러의 입력 브랜치로 다시 공급한다. 입력 브랜치를 통과하는 전류는 트랜스컨덕터들 그룹의 제 1 노드들, 즉 2 개의 에미터 또는 소스 노드들 중 하나의 노드에 미러링된다.
복수의 트랜스컨덕터들, 특히 입력 단자들이 서로 접속된 트랜스컨덕터들의 다이오드 접속 트랜지스터들의 각 노드들을 상호 접속함으로써 복잡한 트랜스컨덕터-C 필터에서 다른 소자들이 절약될 수 있다.
한 트랜스컨덕터의 출력들을 다른 트랜스컨덕터의 입력에 접속하고 상기 한 트랜스컨덕터의 입력을 상기 다른 트랜스컨덕터의 출력에 연결함으로써, 두 트랜스컨덕터들 및 두 커패시터들에 의해 발진기를 형성하는 것이 가능하다. 이러한 구성에 적합한 실시예는 제 1 및 제 2 트랜스컨덕터 각각이,
다른 노드에서 서로 접속되는 제 1 주 전극들을 각각 갖고, 상기 제 1 입력 단자 및 상기 제 2 입력 단자에 접속되는 제 2 주 전극들을 각각 갖고, 상기 제 2 입력 단자 및 상기 제 1 입력 단자에 접속된 제어 전극을 각각 갖는, 제 1 도전형의 트랜지스터들의 또 다른 차동 쌍; 및
상기 제 1 트랜스컨덕터의 상기 또 다른 노드에 접속되는 입력 브랜치를 갖고, 상기 제 2 트랜스컨덕터의 제 1 노드에 접속된 출력 브랜치를 갖는 전류 미러를 더 포함하는 것을 특징으로 한다.
상기 또 다른 차동 쌍은 작은 신호들에 대해 감쇠 등화(attenuation equalization)를 제공하여, 발진기가 정확하게 기동하도록 하고, 또한 관련 트랜스컨덕터의 공통-모드 전압의 공급기로서 동작하도록 한다.
이 실시예는 제 1 및 상기 제 2 트랜스컨덕터 각각이,
상기 제 1 및 제 2의 트랜스컨덕터 각각은,
제 3 바이어스 전류를 공급하기 위한 제 3 전류원과;
상기 제 1 입력 단자 및 상기 제 3 전류원 사이에 접속된 제 2 도전형의 제 3 다이오드 접속 트랜지스터와;
상기 제 2 입력 단자 및 상기 제 3 전류원 사이에 접속된, 제 2 도전형의 제 4 다이오드 접속 트랜지스터와;
제 4 바이어스 전류를 공급하기 위한 제 4 전류원과;
상기 제 1 입력 단자 및 상기 제 4 전류원 사이에 접속된, 제 2 도전형의 제 5 다이오드 접속 트랜지스터; 및
상기 제 2 입력 단자 및 상기 제 4 전류원 사이에 접속된, 제 2 도전형의 제 6 다이오드 접속 트랜지스터를 더 포함하는 것을 특징으로 한다.
제 3 내지 제 6 다이오드 접속 트랜지스터들 및 제 3 및 제 4 전류원은 발진 신호의 진폭을 제한하도록 큰 신호 감쇠를 제공한다.
본 발명의 이들 및 다른 양상은 첨부된 도면들을 참조하여 하기에 상세히 설명되고 명백해 질 것이다.
도면들에서 동일 기능 및 목적을 갖는 부분은 동일한 참조부호로 표기되었다.
도 1은 본 발명에 따른 트랜스컨덕터들을 갖는 전자회로의 실시예를 도시한다. 회로는 2 개의 트랜스컨덕터들(TR1 및 TR2)를 포함한다. 각각의 트랜스컨덕터 는 차동 입력 전압을 수신하기 위한 입력 단자들(IA 및 IB)과, 차동 출력 전류를 제공하기 위한 출력 단자들(OA 및 OB) 및, 제 1 바이어스 전류를 수신하기 위한 제 1 노드(BA)와, 제 2 바이어스 전류를 수신하기 위한 제 2 노드(BB), 및 공통-모드 전압을 제공하기 위한 공통-모드 단자(CM)를 구비한다. 각각의 트랜스컨덕터는, 제 1 노드(BA)에 접속된 제 1 주 전극들 또는 에미터들을 갖고, 입력 단자(IA) 및 입력 단자(IB)에 각각 접속된 그들의 제어 전극들 또는 베이스들을 갖고, 입력 단자(OA) 및 출력 단자(OB)에 각각 접속된 그들의 제 2 주 전극들 또는 컬렉터들을 갖는 트랜지스터들(P1 및 P2)를 포함하는 PNP 트랜지스터 쌍과; 제 2 노드(BB)에 접속되는 그들의 에미터를 갖고, 입력 단자(IA) 및 입력 단자(IB)에 각각 접속되는 그들의 베이스를 갖고, 출력 단자(OA) 및 출력 단자(OB)에 각각 접속된 그들의 컬렉터 들을 갖는 트랜지스터들(N1 및 N2)을 포함하는 NPN 트랜지스터 쌍과; 제 1 노드(BA)와 공통-모드 단자(CM) 사이의 다이오드 접속 PNP 트랜지스터(P3); 및 공통-모드 단자(CM)와 제 2 노드(BB) 사이의 제 2 다이오드 접속 NPN 트랜지스터를 더 포함한다. 트랜지스터(P3)의 에미터 면적은 괄호 안의 숫자에 의해 나타내어진 바와 같이 트랜지스터(P1 및 P2)의 에미터 면적보다 되도록 4배 크다. 또한, 트랜지스터(N3)의 에미터 면적은 트랜지스터(N1 및 N2)의 에미터 면적보다 되도록 4배 크게 선택된다.
트랜스컨덕터(TR1)의 NPN 트랜지스터 쌍(N1, N2)은 NPN 전류원 트랜지스터(N4)로부터 바이어스 전류를 수신하는데, 상기 NPN 전류원 트랜지스터(N4)는 제 2 노드(BB)와 음의 공급 전압 사이에 접속된다. NPN 트랜지스터(N5)는 다른 트랜스컨덕터(TR2)에 대해서 동일한 기능을 수행한다. 전류원 트랜지스터(N4 및 N5)의 베이스는 전압원(VB)에 접속되는데, 이것에 의해 트랜지스터(N4 및 N5)의 바이어스 전류는 고정된다.
트랜스컨덕터(TR1)의 PNP 트랜지스터(P1, P2)는 PNP 전류원 트랜지스터(P4)로부터 바이어스 전류를 수신하며, 상기 PNP 전류원 트랜지스터(P4)는 제 1 노드(BA)와 양의 공급 전압 사이에 접속된다. 유사하게 배치된 PNP 트랜지스터(P5)는 바이어스 전류를 트랜스컨덕터(TR2)의 제 1 노드(BA)로 공급한다. 트랜스컨덕터(TR2)의 공통-모드 단자(CM)는 에미터-폴로워(emitter-follower)로서 배치된 PNP 트랜지스터(P6)의 베이스-에미터 접합을 통해 다이오드 접속 PNP 트랜지스터(P7)에 연결되며, 상기 트랜지스터(P7)는 그 베이스-에미터 접합이 트랜지스터(P4 및 P5)의 에미터-베이스 접합과 병렬로 배치된다. 트랜지스터(P4 및 P5/P6/P7)는 입력 브랜치, 즉 트랜지스터(P5/P6/P7)와 출력 브랜치, 즉 트랜지스터(P4)를 구비하는 간단한 전류 미러를 형성한다.
트랜스컨덕터(TR1 및 TR2)의 입력 단자 및 출력 단자는 도 2에 도시된 바와 같이 서로 접속되며, 여기에서 각 트랜스컨덕터는 입력 단자(IA 및 IB), 출력 단자(OA 및 OB), 공통-모드 단자(CM) 및 제 1 노드(BA)로 나타내어지는 부호로 표현된다. 저항기(P4, P5, P6 및 P7)를 구비하는 트랜스컨덕터의 각 노드(BA)의 바이어스는 명확하게 도시된다. 전류원 트랜지스터(N4 및 N5)를 구비하는 각 노드(BB)의 바이어스는 도시되지 않았다. 트랜스컨덕터(TR1)의 출력 단자(OA 및 OB)는 트랜스컨덕터(TR2)의 입력 단자(IA 및 IB)에 상호 접속된다. 트랜스컨덕터(TR2)의 출력 단자(OA 및 OB)는 입력 단자(IA 및 IB)에 상호 접속되고, 그 결과 트랜스컨덕터(TR2)는 트랜스컨덕터(TR1)를 부하하는(loads) 저항기로서 작용한다.
트랜지스터(P1)를 통과하는 영입력 전류(quiescent current)는 또한 트랜지스터(N1)를 통과해서 흐른다. 트랜지스터(P2 및 N2)를 통해 흐르는 영입력 전류에 대해서도 동일하게 적용된다. 노드(BA 및BB)가 고정된 전류 세기를 갖는 전류원으로 활성화되는 경우, 이들 전류원이 동일한 전류를 공급하지 못하는 경우 및/또는 트랜지스터(P1/N1) 및 트랜지스터(P2/N2)가 동일한 베이스 전압에 대해 동일하게 전도하지 못하는 경우 문제가 발생할 것이다. 이 결과, 트랜스컨덕터(TR1)의 출력 단자(OA 및 OB) 사이의 전압의 공통-모드 전압 성분은 불확정 상태로 되고, 결과적으로, 트랜스컨덕터(TR1)의 출력 단자에 접속된 트랜스컨덕터(TR2)는 바람직하지 않은 DC 동작 범위에 있을 수 있게 된다.
이것은 노드(BA 및 BB)를 활성화하기 위한 전류원 중 한 전류원의 전류를 제어함으로써 방지된다. 실시예로는, 도 1에 도시된 바와 같이, 노드(BA)로의 전류를 제어하고 노드(BB)로의 전류를 고정하는 것으로 선택되었다. 트랜스컨덕터(TR2)의 공통-모드 전압은 에미터-폴로워(P6)에 의해 트랜스컨덕터(TR2)의 공통-모드 단자(CM) 상에서 측정되고 트랜지스터(P5)의 베이스로 다시 공급되어, 트랜지스터(P5 및 P4)로 구성된 전류 미러의 입력 브랜치를 형성한다. 두 트랜스컨덕터는 이제 그들의 각 노드(BA) 상에서 전류를 수신하며, 이 전류는 트랜스컨덕터(TR2)의 공통-모드 단자 상의 공통-모드 전압에 의존한다. 이 공통-모드 전압은 양의 공급 전압에서 두 다이오드 전압을 감산한 것과 동일하다.
트랜스컨덕터(TR1)의 출력 단자(OA 및 OB) 상의 공통-모드 전압의 증가는 다른 트랜스컨덕터(TR2)의 입력 단자(IA 및 IB) 상의 공통-모드 전압의 증가로 나타난다. 따라서, 노드(BA 및 BB) 상의 전압, 따라서 트랜스컨덕터(TR2)의 공통-모드 단자(CM) 상의 전압도 또한 증가할 것이다. 결과적으로, 트랜지스터(P6)는 덜 전도적으로 되고 트랜스컨덕터(TR1)의 노드(BA)는 전류원 트랜지스터(P4)로부터 더 적은 전류를 수신할 것이고, 그로인해 트랜스컨덕터(TR1)의 공통-모드 전압의 초기 증가를 상쇄할 것이다. 따라서, 트랜스컨덕터(TR2)의 공통-모드 전압은 고정되고 노드(BA)를 통과하는 관련된 영입력 전류는 전류 미러에 의해 트랜스컨덕터(TR1)의 노드(BA)로 복사된다.
공통-모드 전압은 도 1에 도시된 방식과는 다른 방식으로 트랜지스터(P5)의 베이스에서 트랜스컨덕터(TR2)의 공통-모드 단자(CM)로 다시 공급될 수 있다. 트랜지스터(P6)는 에미터가 트랜지스터(P5)의 베이스에 연결된 다이오드 접속 트랜지스터가 될 수도 있는데, 이러한 경우 트랜지스터(P7)는 불필요하다. 이것은 다시 트랜지스터(P5)의 베이스와 컬렉터 사이의 일정한 전압 차이로 나타나게 되는데, 상기 트랜지스터는 이때 다시 전류 미러의 입력 브랜치로서 작용한다.
다이오드 접속 트랜지스터(P7)의 사용은 공통-모드 제어의 안정 시간(settling time)을 감소시킨다. 트랜스컨덕터(TR1)의 입력 브랜치(IA 및 IB) 상의 D.C. 레벨은 임의적으로 정해질 수 있다. 트랜스컨덕터는 간단한 구조로 구성되고 수 백 ㎒의 신호 주파수까지 사용될 수 있다.
도시된 바이폴라 트랜지스터 대신, 유니폴라(MOS) 트랜지스터가 사용될 수 있고, 이 경우 베이스, 에미터 및 컬렉터는 각각 게이트, 소스 및 드레인으로 칭해지고, 다이오드 접속 트랜지스터는 게이트 및 드레인을 상호 결합함으로써 형성된다. 필요하다면, 전류원 트랜지스터용으로 선택되는 트랜지스터는 트랜스컨덕터에서의 트랜지스터와는 다른 형태로 구성될 수 있는데, 예를들면 전류원 트랜지스터에 MOS 트랜지스터 트랜스컨덕터에 바이폴라 트랜지스터 또는 반대 방식이 사용될 수 있다.
상기 상술된 기술은 평형 트랜스컨덕터-C 필터용으로 아주 적합한데, 그 제 1 실시예가 도 3에 도시된다. 도 3은 도 2와 동일한 표기법을 사용한다. 또한, PNP 전류원 트랜지스터를 구비하는 트랜스컨덕터의 각 노드(BA)의 바이어스는 명확하게 도시된다. 도 2와 동일한 방식으로, NPN 전류원 트랜지스터를 구비하는 노드(BB)의 바이어스는 도시되지 않았다. 도 3은 1차 저역 필터(low-pass filter) 다음에 1차 전역 필터(all-pass filter)를 도시한다. 5 개의 트랜스컨덕터(TR1… TR5)가 존재하는데, 트랜스컨덕터(TR1)는 트랜스컨덕턴스(2G)를 가지며 나머지 트랜스컨덕터는 트랜스컨덕터(G)를 갖는다. 트랜스컨덕터(TR1)의 입력 단자(IA 및 IB)는 필터 입력 단자(FIA 및 FIB)에 접속되고 트랜스컨덕터(TR5)의 출력 단자(OA 및 OB)는 필터 출력 단자(FOA 및 FOB)에 접속된다. 트랜스컨덕터(TR1)의 출력 단자(OA 및 OB)는 트랜스컨덕터(TR2)의 출력 단자(OA 및 OB)에 접속되고; 트랜스컨덕터(TR2)의 입력 단자(IA 및 IB)는 트랜스컨덕터(TR3)의 입력 단자(IA 및 IB)에 접속되고; 트랜스컨덕터(TR4)의 입력 단자(IA 및 IB)는 트랜스컨덕터(TR5)의 입력 단자(IA 및 IB)에 접속된다. 또한, 트랜스컨덕터(TR2)의 출력 단자(OA 및 OB) 및 입력 단자(IA 및 IB)는 서로 접속되고 트랜스컨덕터(TR5)의 출력 단자(OA 및 OB) 및 입력 단자(IA 및 IB)는 서로 접속된다. 트랜스컨덕터(TR3)의 출력 단자(OA 및 OB)는 트랜스컨덕터(TR4)의 입력 단자(IA 및 IB)에 접속되고 트랜스컨덕터의 출력 단자(OA 및 OB)는 반대로 트랜스컨덕터(TR3)의 입력 단자(IA 및 IB)에 접속된다.2Ca의 커패시턴스를 갖는 커패시터(C1)는 트랜스컨덕터(TR2)의 입력 단자(IA 및 IB)의 사이에 접속된다. 2Cb의 커패시턴스를 갖는 커패시터(C3)는 트랜스컨덕터(TR3)의 입력 단자(IA)와 트랜스컨덕터(TR4)의 입력 단자(IA) 사이에 접속되고; 역시 2Cb의 커패시턴스를 갖는 커패시터(C2)는 트랜스컨덕터(TR3)의 입력 단자(IB)와 트랜스컨덕터(TR4)의 입력 단자(IB) 사이에 접속된다. 결과적으로, 이러한 구성은 수학식 1과 같은 전송 함수를 갖는다:
[수학식 1]
트랜스컨덕터(TR2 및 TR3)의 공통-모드 단자(CM)는 상호 접속되고 전류원 트랜지스터(P8, P11 및 P12)를 통해 트랜스컨덕터(TR1, TR2 및 TR4)의 각 노드(BA)의 바이어스에 대한 기준으로서 작용하는데, 상기 전류원 트랜지스터(P8, P11 및 P12)는 다이오드 접속 트랜지스터(P9)와 함께 전류원을 형성하며, 상기 다이오드 접속 트랜지스터(P9)는 트랜지스터(P10)를 통해 트랜스컨덕터(TR2 및 TR3)의 공통-모드 단자(CM)에 접속된다. 트랜스컨덕터(TR4 및 TR5)의 공통-모드 단자는 서로 접속되고 전류원 트랜지스터(P13 및 P14)를 통해 트랜스컨덕터(TR3 및 TR5)의 각 노드(BA)의 바이어스 에 대한 기준으로서 작용하며, 상기 전류원 트랜지스터(P13 및 P14)는 다이오드 접속 트랜지스터(P15)와 함께 전류 미러를 형성하며, 상기 다이오드 접속 트랜지스터(P15)는 트랜지스터(P16)를 통해 트랜스컨덕터(TR4 및 TR5)의 공통-모드 단자(CM)에 접속된다. 트랜스컨덕터(TR2 및 TR3)와 트랜스컨덕터(TR4 및 TR5)의 공통-모드 단자(CM)의 상호 접속은 이들 트랜스컨덕터의 입력이 동일한 전압에 있기 때문에 가능하다. 전류원 트랜지스터(P8)의 면적은 트랜스컨덕터(TR1)에 두 배만큼 큰 영입력 전류를 공급하도록 다른 전류원 트랜지스터의 면적보다 두 배만큼 크고, 그 결과 이 트랜스컨덕터는 다른 트랜스컨덕터의 트랜스컨덕턴스(transconductance)보다 두 배 높은 트랜스컨덕턴스가 주어진다.
도 4는 트랜스컨덕터-C 필터 응용의 제 2 실시예를 도시한다. 이것은 1차의 저역 필터 및 2차의 전역 필터의 조합에 관련한다. 7 개의 트랜스컨덕터(TR1 … TR7)가 존재하는데, 그 중 트랜스컨덕터(TR1)는 2G의 트랜스컨덕턴스를 가지며 다른 트랜스컨덕터는 G의 트랜스컨덕턴스를 갖는다. 트랜스컨덕터(TR1)의 입력 단자(IA 및 IB)는 필터 입력 단자(FIA 및 FIB)에 접속되고 트랜스컨덕터(TR7)의 출력 단자(OA 및 OB)는 필터 출력 단자(FOA 및 FOB)에 연결된다. 트랜스컨덕터(TR1)의 출력 단자(OA 및 OB)는 트랜스컨덕터(TR2)의 출력 단자(OA 및 OB)에 접속되고; 트랜스컨덕터(TR2)의 입력 단자(IA 및 IB)는 트랜스컨덕터(TR3)의 입력 단자(IA 및 IB)에 접속되고; 트랜스컨덕터(TR4)의 입력 단자(IA 및 IB)는 트랜스컨덕터(TR5)의 입력 단자(IA 및 IB)에 접속되고; 트랜스컨덕터(TR6)의 입력 단자(IA 및 IB)는 트랜스컨덕터(TR7)의 입력 단자(IA 및 IB)에 접속된다. 또한, 트랜스컨덕터(TR2)의 출력 단자(OA 및 OB)와 입력 단자(IA 및 IB)는 서로 접속되고 트랜스컨덕터(TR7)의 출력 단자(OA 및 OB)와 입력 단자(IA 및 IB)는 서로 접속된다. 트랜스컨덕터(TR3)의 출력 단자(OA 및 OB)는 트랜스컨덕터(TR4)의 입력 단자(IA 및 IB)에 접속되고 반대로 트랜스컨덕터(TR4)의 출력 단자(OA 및 OB)는 트랜스컨덕터(TR3)의 입력 단자(IA 및 IB)에 접속되고; 트랜스컨덕터(TR5)의 출력 단자(OA 및 OB)는 트랜스컨덕터(TR6)의 입력 단자(IA 및 IB)에 접속되고 반대로 트랜스컨덕터(TR6)의 출력 단자(OA 및 OB)는 트랜스컨덕터(TR5)의 입력 단자(IA 및 IB)에 접속된다. 2Cc의 커패시턴스를 갖는 커패시터(C1)는 트랜스컨덕터(TR2)의 입력 단자(IA 및 IB)에 접속된다. 2Cd의 커패시턴스를 갖는 커패시터(C3)는 트랜스컨덕터(TR3)의 입력 단자(IA)와 트랜스컨덕터(TR4)의 입력 단자(IA) 사이에 접속되고; 역시 2Cd의 커패시턴스를 갖는 커패시터(C2)는 트랜스컨덕터(TR3)의 입력 단자(IB)와 트랜스컨덕터(TR4)의 입력 단자(IB) 사이에 접속되고; 2Ce의 커패시턴스를 갖는 커패시터(C5)는 트랜스컨덕터(TR5)의 입력 단자(IA)와 트랜스컨덕터(TR6)의 입력 단자(IA) 사이에 접속되고; 역시 2Ce의 커패시턴스를 갖는 커패시터(C4)는 트랜스컨덕터(TR5)의 입력 단자(IB)와 트랜스컨덕터(TR6)의 입력 단자(IB) 사이에 접속되고; 2Cf의 커패시턴스를 갖는 커패시터(C7)는 트랜스컨덕터(TR3)의 입력 단자(IA)와 트랜스컨덕터(TR6)의 입력 단자(IA) 사이에 접속되며; 역시 2Cf의 커패시턴스를 갖는 커패시터(C6)는 트랜스컨덕터(TR3)의 입력 단자(IB)와 트랜스컨덕터(TR6)의 입력 단자(IB) 사이에 접속된다. 이 결과, 이러한 구성은 수학식 2와 같은 전송 함수를 갖는다:
[수학식 2]
트랜스컨덕터(TR2 및 TR3)의 공통-모드 단자(CM)는 상호 접속되고 전류원 트랜지스터(P20, P23 및 P24)를 통해 트랜스컨덕터(TR1, TR2 및 TR4)의 각 노드(BA)의 바이어스에 대한 기준으로서 작용하며, 상기 전류원 트랜지스터(P20, P23 및 P24)는 다이오드 접속 트랜지스터(P21)와 함께 전류 미러를 형성하며, 상기 다이오드 접속 트랜지스터(P21)는 트랜지스터(P22)를 통해 트랜스컨덕터(TR2 및 TR3)의 공통-모드 단자(CM)에 접속된다. 트랜스컨덕터(TR4 및 TR5)의 공통-모드 단자(CM)는 서로 연결되고 전류원 트랜지스터(P27 및 P28)를 통해 트랜스컨덕터(TR3 및 TR6)의 각 노드(BA)의 바이어스에 대한 기준으로서 작용하며, 상기 전류원 트랜지스터(P27 및 P28)는 다이오드 접속 트랜지스터(P25)와 함께 전류 미러를 형성하며, 상기 다이오드 접속 트랜지스터(P25)는 트랜지스터(26)를 통해 트랜스컨덕터(TR4 및 TR5)의 공통-모드 단자(CM)에 접속된다. 트랜스컨덕터(TR6 및 TR7)의 공통-모드 단자(CM)는 서로 접속되고 전류원 트랜지스터(P29 및 P30)를 통해 트랜스컨덕터(TR5 및 TR7)의 각 노드(BA)의 바이어스에 대한 기준으로서 작용하며, 상기 전류원 트랜지스터(P29 및 P30)는 다이오드 접속 트랜지스터(P31)와 함께 전류 미러를 형성하며, 상기 다이오드 접속 트랜지스터(P31)는 트랜지스터(P32)를 통해 트랜스컨덕터(TR6 및 TR7)의 공통-모드 단자(CM)에 접속된다. 트랜스컨덕터(TR2 및 TR3)의 공통-모드 단자(CM)와, 트랜스컨덕터(TR4 및 TR5)의 공통-모드 단자(CM) 및 트랜스컨덕터(TR6 및 TR7)의 공통-모드 단자(CM)의 상호 접속은 이들 트랜스컨덕터의 입력이 동일한 전압에 있기 때문에 가능하다. 전류원 트랜지스터(P20)의 면적은 트랜스컨덕터(TR1)에 두 배의 영입력 전류를 공급하도록 다른 전류원 트랜지스터의 면적보다 2 배 크고, 그 결과 이 트랜스컨덕터는 다른 트랜스컨덕터의 트랜스컨덕턴스보다 2 배 높은 트랜스컨덕턴스가 주어진다.
도 5는 2차 저역 필터를 도시한다. 4 개의 트랜스컨덕터가 존재하는데, 모두 G의 트랜스컨덕턴스를 갖는다. 트랜스컨덕터(TR1)의 입력 단자(IA 및 IB)는 필터 입력 단자(FIA 및 FIB)에 접속되고 트랜스컨덕터(TR4)의 입력 단자(IA 및 IB)는 필터 출력 단자(FOA 및 FOB)에 접속된다. 트랜스컨덕터(TR1)의 출력 단자(OA 및 OB)는 트랜스컨덕터(TR2)의 출력 단자(OA 및 OB)에 접속되고; 트랜스컨덕터(TR2)의 입력 단자(IA 및 IB)는 트랜스컨덕터(TR3)의 입력 단자(IA 및 IB)에 접속되고; 트랜스컨덕터(TR4)의 입력 단자(IA 및 IB)는 트랜스컨덕터(TR3)의 출력 단자(OA 및 OB)에 접속된다. 또한, 트랜스컨덕터(TR2)의 출력 단자(OA 및 OB)와 입력 단자(IA 및 IB)는 서로 접속된다. 반대로 트랜스컨덕터(TR4)의 출력 단자(OA 및 OB)는 트랜스 컨덕터(TR3)의 입력 단자(IA 및 IB)에 접속된다. Cg의 커패시턴스를 갖는 커패시터(C8)는 트랜스컨덕터(TR2)의 입력 단자(IA 및 IB) 사이에 연결되고; Ch의 커패시턴스를 갖는 커패시터(C9)는 트랜스컨덕터(TR4)의 입력 단자(IA 및 IB) 사이에 접속된다. 결과적으로, 이러한 구성은 수학식 3과 같은 전송 함수를 갖는다:
[수학식 3]
트랜스컨덕터(TR2 및 TR3)의 공통-모드 단자(CM)는 상호 접속되고 전류원 트랜지스터(P33 및 P36)를 통해 트랜스컨덕터(TR1 및 TR2)의 각 노드(BA)의 바이어스에 대한 기준으로서 작용하며, 상기 전류원 트랜지스터(P33 및 P36)는 다이오드 접속 트랜지스터(P34)와 함께 전류 미러를 형성하며, 상기 다이오드 접속 트랜지스터(P34)는 트랜지스터(P35)를 통해 트랜스컨덕터(TR2 및 TR3)의 공통-모드 단자(CM)에 연결된다. 트랜스컨덕터(TR4)의 공통-모드 단자(CM)는 전류원 트랜지스터(P37 및 P40)를 통해 트랜스컨덕터(TR3 및 TR4)의 각 노드(BA)의 바이어스에 대한 기준으로서 작용하며, 상기 전류원 트랜지스터(P37 및 P40)는 다이오드 접속 트랜지스터(P38)와 함께 전류 미러를 형성하며, 상기 다이오드 접속 트랜지스터(P38)는 트랜지스터(P39)를 통해 트랜스컨덕터(TR4)의 공통-모드 단자(CM)에 접속된다. 트랜스컨덕터(TR2 및 TR3)의 공통-모드 단자(CM)의 상호 연결은 이들 트랜스컨덕터의 입력이 동일한 전압에 있기 때문에 가능하다.
상기 상술된 기술은 트랜스컨덕터를 포함하는 다른 회로에서 사용될 수 있다. 도 6은 2 개의 트랜스컨덕터(TRA 및 TRB)를 구비하는 발진기를 도시하는데, 상기 트랜스컨덕터(TRA 및 TRB)는 역시 도 1에 도시된 형태로 구성된다. 트랜스컨덕터(TRA)의 출력 단자(OA 및 OB)는 트랜스컨덕터(TRB)의 입력 단자(IA 및 IB)에 접속되고 반대로 트랜스컨덕터(TRB)의 출력 단자(OA 및 OB)는 트랜스컨덕터(TRA)의 입력 단자(IA 및 IB)에 접속된다. 또한, 커패시터(C10)는 트랜스컨덕터(TRA)의 입력 단자(IA 및 IB) 사이에 접속되고 커패시터(C11)는 트랜스컨덕터(TRB)의 입력 단자(IA 및 IB) 사이에 접속된다. 발진기 주파수는 G/Go와 동일한데, Co는 커패시터(C10 및 C11)의 커패시턴스이다.
도 7은 도 6의 트랜스컨덕터(TRA)를 도시한다. PNP 트랜지스터(P43)의 에미터, 컬렉터 및 베이스는 각각 다른 노드(BC), 입력 단자(IA) 및 입력 단자(IB)에 접속된다. PNP 트랜지스터(P43)의 에미터, 컬렉터 및 베이스는 각각 상기 노드(BC), 입력 단자(IB) 및 입력 단자(IA)에 접속된다. 노드(BC)는 다이오드 접속 PNP 트랜지스터(P41)를 통해 양의 공급 단자로 접속된다. 트랜지스터(P41)는 PNP 트랜지스터(P42)와 함께 전류 미러를 형성하며, 상기 트랜지스터(P42)의 컬렉터는 다른 트랜스컨덕터(TRB)의 노드(BA)에 접속되는데, 상기 트랜스컨덕터(TRB)는 도 7에 도시되지 않은 트랜스컨덕터(TRA)와 동일하다. 트랜스컨덕터(TRB)는 결과적으로 트랜지스터(P42)와 유사한 트랜지스터를 또한 포함하며, 그 컬렉터는 트랜스컨덕터(TRA)의 노드(BA)에 접속된다. 예를들면, 트랜지스터(P42)의 에미터 면적은 트랜지스터(P41)의 면적보다 3 배 크다. 입력 단자(IA)는 다이오드 접속 NPN 트랜지스터(N6)를 통해 전류원(CS1)에 접속되고 입력 단자(IB)는 다이오드 접속 트랜지스터(N8)를 통해 이 전류원에 접속된다. 트랜지스터(N6 및 N8)의 에미터 면적 사이의 비율은, 예를들면, 3:1이다. 또한, 입력 단자(IA)는 다이오드 접속 NPN 트랜지스터(N7)를 통해 전류원(CS3)에 접속되고 입력 단자(IB)는 다이오드 접속 트랜지스터(N9)를 통해 이 전류원에 접속된다. 트랜지스터(N7 및 N9)의 에미터 면적 사이의 비율은, 예를들면, 1:3이다. 노드(BB)는 전류원(CS2)에 접속되고, 상기 전류원(CS2)은, 예를들면, 전류원(CS1 및 CS3)의 바이어스 전류보다 두 배 큰 바이어스 전류를 공급한다. 트랜지스터(P43 및 P44)는 작은 신호에 대한 감쇠 등화(attenuation equalization)를 제공하여, 발진기가 정확하게 기동하도록 한다. 트랜지스터(N6, N7, N8 및 N9) 및 전류원(CS1 및 CS2)은 저항기로서 배치된 트랜스컨덕터를 형성하여 큰 신호의 진폭을 제한하기 위해서 이러한 신호에 대한 감쇠를 제공한다.
현 실시예의 경우에 있어서, 공통-모드 전압은 단자(CM) 상에서 측정되는 것이 아니라 다른 노드(BC) 상에서 측정된다. 트랜지스터(P43 및 P44)는 감쇠 등화를 제공하고 공통-모드 전압을 버퍼하는 이중 기능을 제공한다. 이러한 방식으로, 감쇠 등화(attenuation equalization)를 달성하는데 여분의 전류가 필요 없게된다.
Claims (7)
- 각각이 차동 전압을 수신하기 위한 제 1(IA) 및 제 2(IB)의 입력 단자들 및 상기 차동 전압에 응답하여 차동 전류를 공급하기 위한 제 1(OA) 및 제 2(OB)의 출력 단자들을 갖는, 복수의 적어도 제 1 트랜스컨덕터(TR1) 및 제 2 트랜스컨덕터(TR2)를 포함하는 전자회로에 있어서,상기 적어도 제 1 트랜스컨덕터(TR1) 및 제 2 트랜스컨덕터(TR2)의 각각의 트랜스컨덕터는,제 1 도전형의 트랜지스터들의 제 1 차동쌍(P1, P2)으로서, 제 1 노드(BA)에서 서로 접속되는 그들 각각의 제 1 주 전극들을 갖고, 제 1 출력 단자(OA) 및 제 2 출력 단자(OB)에 접속되는 그들 각각의 제 2 주 전극들을 갖고, 상기 제 1 입력 단자(IA) 및 제 2 입력 단자(IB)에 접속되는 그들 각각의 제어 전극들을 갖는, 상기 제 1 도전형의 트랜지스터들의 제 1 차동쌍(P1, P2)과;상기 제 1 차동 쌍(P1, P2)의 상기 제 1 도전형과 반대인 제 2 도전형의 트랜지스터들의 제 2 차동쌍(NI, N2)으로서, 제 2 노드(BB)에서 서로 접속되는 그들 각각의 제 1 주 전극들을 갖고, 상기 제 1 출력 단자(OA) 및 제 2 출력 단자(OB)에 접속되는 그들 각각의 제 2 주 전극들을 갖고, 상기 제 1 입력 단자(IA) 및 상기 제 2 입력단자(IB)에 접속된 각각의 제어 전극들을 갖는, 상기 제 2 도전형의 트랜지스터들의 제 2 차동쌍(N1, N2)과;상기 제 1 노드(BA)에 접속되어 제 1 바이어스 전류를 상기 제 1 차동 쌍(P1, P2)에 공급하는 제 1 전류원(P4)과;상기 제 2 노드(BB)에 접속되어 제 2 바이어스 전류를 상기 제 2 차동 쌍(N1, N2)에 공급하는 제 2 전류원(N4)과;상기 제 1 노드(BA)와 제 2 노드(BB) 사이에서 직렬로 접속된, 상기 제 1 도전형의 제 1 다이오드 접속 트랜지스터(P3) 및 상기 제 2 도전형의 제 2 다이오드 접속 트랜지스터(N3)를 포함하고,상기 전자 회로는,상기 제 2 트랜스컨덕터(TR2)의 공통-모드 전압에 응답하여 적어도 상기 제 1 트랜스컨덕터(TR1)의 제 1 전류원(P4)을 제어하기 위한 수단(P6, P7)을 더 포함하는 것을 특징으로 하는, 전자회로.
- 제 1 항에 있어서,상기 제어 수단은, 상기 제 2 트랜스컨덕터(TR2)의 상기 제 1 노드(BA)에 접속되는 입력 브랜치(P5)를 갖고, 적어도 상기 제 1 트랜스컨덕터(TR1)의 각각의 제 1 노드들(BA)에 접속되는 출력 브랜치들(P4)을 갖는 전류 미러(P4, P5)를 포함하는 것을 특징으로 하는, 전자회로.
- 제 1 항에 있어서,상기 전류 미러의 입력 브랜치는,상기 제 2 트랜스컨덕터(TR2)의 상기 제 1 다이오드 접속 트랜지스터(P3) 및 상기 제 2 다이오드 접속 트랜지스터(N3) 사이의 노드(CM)에 접속된 제어 전극을 갖는 제 1 도전형의 측정 트랜지스터(P6)와;상기 측정 트랜지스터(P6)의 제 1 주 전극과 직렬로 배열된 제 1 도전형의 또 다른 다이오드 접속 트랜지스터(P7); 및상기 또 다른 다이오드 접속트랜지스터(P7)의 대응하는 전극들과 병렬로 배열된 제어 전극 및 제 1 주 전극을 갖고, 상기 제 2 트랜스컨덕터(TR2)의 상기 제 1 노드(BA)에 접속된 제 2 주 전극을 갖는 제 1 도전형의 더욱 또 다른 트랜지스터(P5)를 포함하는 것을 특징으로 하는, 전자회로.
- 제 2 항 또는 제 3 항에 있어서,복수의 트랜스컨덕터들 중에서 복수의 트랜지스터들의 상기 제 1 다이오드- 접속 트랜지스터(P3) 및 상기 제 2 다이오드-접속 트랜지스터(N3)의 각각의 노드들(CM)은 서로 접속되는 것을 특징으로 하는, 전자회로.
- 제 1 항에 있어서,상기 제 1(TRA) 및 제 2(TRB)의 트랜스컨덕터 각각은,또 다른 노드(BC)에서 서로 접속되는 각각의 제 1 주 전극들을 갖고, 상기 제 1 입력 단자(IA) 및 상기 제 2 입력 단자(IB)에 접속되는 각각의 제 2 주 전극들을 갖고, 상기 제 2 입력단자(IB) 및 상기 제 1 입력 단자(IA)에 접속된 각각의 제어 전극을 갖는, 제 1 도전형의 트랜지스터들의 또 다른 차동 쌍(P43, P44); 및상기 제 1 트랜스컨덕터(TRA)의 상기 또 다른 노드(BC)에 접속되는 입력 브 랜치(P41)를 갖고, 상기 제 2 트랜스컨덕터(TRB)의 제 1의 노드(BA)에 접속된 출력브랜치(P42)를 갖는 전류 미러(P41, P42)를 더 포함하는 것을 특징으로 하는, 전자회로.
- 제 5 항에 있어서,상기 제 1(TRA) 및 제 2(TRB)의 트랜스컨덕터 각각은,제 3 바이어스 전류를 공급하기 위한 제 3 전류원(CS1)과;상기 제 1 입력 단자(IA) 및 상기 제 3 전류원(CS1) 사이에 접속된, 제 2 도전형의 제 3 다이오드 접속 트랜지스터(N6)와;상기 제 2 입력 단자(IB) 및 상기 제 3 전류원(CS1) 사이에 접속된, 제 2 도전형의 제 4 다이오드 접속 트랜지스터(N8)와;제 4 바이어스 전류를 공급하기 위한 제 4 전류원(CS3)과;상기 제 1 입력 단자(IA) 및 상기 제 4 전류원(CS3) 사이에 접속된, 제 2 도전형의 제 5 다이오드 접속 트랜지스터(N7); 및상기 제 2 입력 단자(IB) 및 상기 제 4 전류원(CS3) 사이에 접속된, 제 2 도전형의 제 6 다이오드 접속 트랜지스터(N9)를 더 포함하는 것을 특징으로 하는, 전자 회로.
- 제 1 항 내지 제 3 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서,상기 제 1(P3) 및 제 2(N3) 다이오드 접속 트랜지스터의 크기(dimensions)는 상기 제 1(P1, P2) 및 제 2(N1, N2) 차동 쌍의 트랜지스터들의 크기보다 4 배 큰 것을 특징으로 하는, 전자회로.
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