JPH07283660A - 多入力トランジスタおよび多入力トランスコンダクタ回路 - Google Patents
多入力トランジスタおよび多入力トランスコンダクタ回路Info
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- JPH07283660A JPH07283660A JP6071057A JP7105794A JPH07283660A JP H07283660 A JPH07283660 A JP H07283660A JP 6071057 A JP6071057 A JP 6071057A JP 7105794 A JP7105794 A JP 7105794A JP H07283660 A JPH07283660 A JP H07283660A
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- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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- H03F2203/45358—Indexing scheme relating to differential amplifiers the AAC comprising multiple transistors parallel coupled at their sources and drains only, e.g. in a cascode dif amp, only those forming the composite common source transistor
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- Power Engineering (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】入出力間の直線性が良く、ダイナミックレンジ
の広い、ｎゲートトランジスタに等価な多入力トランジ
スタ、多入力トランスコンダクタンス回路の提供。 【構成】多入力トランジスタは、それぞれゲートが電圧
入力端子となっており、非飽和動作する並列接続された
複数個の入力用ＭＯＳトランジスタ（ＱA1、．．ＱAn）
と、これらの入力用ＭＯＳトランジスタのドレイン・ソ
ース間電圧を一定化する手段１０とを備え、入力用ＭＯ
Ｓトランジスタのドレイン共通接続点から電流出力を取
り出す多入力トランスコンダクタ回路は、それぞれゲー
トが電圧入力端子となっており、非飽和動作する並列接
続された複数個のトランジスタよりなる第１のＭＯＳト
ランジスタ群（ＱA1、．．ＱAn）と、同様構成の第２の
ＭＯＳトランジスタ群（ＱB1、．．ＱBn）と、これらの
トランジスタ群の各トランジスタのドレイン・ソース間
電圧を一定化する手段３０とを備え、各ＭＯＳトランジ
スタ群のドレイン共通接続点側から電流出力を取り出
す。
の広い、ｎゲートトランジスタに等価な多入力トランジ
スタ、多入力トランスコンダクタンス回路の提供。 【構成】多入力トランジスタは、それぞれゲートが電圧
入力端子となっており、非飽和動作する並列接続された
複数個の入力用ＭＯＳトランジスタ（ＱA1、．．ＱAn）
と、これらの入力用ＭＯＳトランジスタのドレイン・ソ
ース間電圧を一定化する手段１０とを備え、入力用ＭＯ
Ｓトランジスタのドレイン共通接続点から電流出力を取
り出す多入力トランスコンダクタ回路は、それぞれゲー
トが電圧入力端子となっており、非飽和動作する並列接
続された複数個のトランジスタよりなる第１のＭＯＳト
ランジスタ群（ＱA1、．．ＱAn）と、同様構成の第２の
ＭＯＳトランジスタ群（ＱB1、．．ＱBn）と、これらの
トランジスタ群の各トランジスタのドレイン・ソース間
電圧を一定化する手段３０とを備え、各ＭＯＳトランジ
スタ群のドレイン共通接続点側から電流出力を取り出
す。
Description
【０００１】
【産業上の利用分野】本発明は多入力トランジスタおよ
び多入力トランスコンダクタ回路に関するもので、特に
信号処理システムに好適なものである。
び多入力トランスコンダクタ回路に関するもので、特に
信号処理システムに好適なものである。
【０００２】
【従来の技術】複数の入力を有する多入力素子は単純な
論理演算や比較のみならず乗算や加算を行うアナログ・
ディジタル混合信号プロセッサを初めとして種々の分野
で使用されている。このような混合信号プロセッサにお
いては、各演算の速度を向上させるために、多入力素子
の入出力間のゲイン比が良好であることが望まれる。こ
のような要求に応えるものとして複数の電圧入力に対す
る電流出力を得るトランスコンダクタ回路がある。ま
た、多入力素子の一例として、従来、ＭＯＳトランジス
タを組み合わせてあたかも多入力を有する１つのＭＯＳ
トランジスタであるかのように作動させる疑似多入力Ｍ
ＯＳトランジスタ（以下、単に多入力ＭＯＳトランジス
タという）が用いられており、これもトランスコンダク
タ回路の一例である。
論理演算や比較のみならず乗算や加算を行うアナログ・
ディジタル混合信号プロセッサを初めとして種々の分野
で使用されている。このような混合信号プロセッサにお
いては、各演算の速度を向上させるために、多入力素子
の入出力間のゲイン比が良好であることが望まれる。こ
のような要求に応えるものとして複数の電圧入力に対す
る電流出力を得るトランスコンダクタ回路がある。ま
た、多入力素子の一例として、従来、ＭＯＳトランジス
タを組み合わせてあたかも多入力を有する１つのＭＯＳ
トランジスタであるかのように作動させる疑似多入力Ｍ
ＯＳトランジスタ（以下、単に多入力ＭＯＳトランジス
タという）が用いられており、これもトランスコンダク
タ回路の一例である。
【０００３】従来提案されている多入力トランスコンダ
クタ回路は、典型的には単一のトランスコンダクタを複
数個並列接続することにより実現される。
クタ回路は、典型的には単一のトランスコンダクタを複
数個並列接続することにより実現される。
【０００４】単一のトランスコンダクタ回路は例えば、
米国特許4,749,957 に開示されたようなものが知られて
いるが、これを複数個並列接続したものとしては、例え
ば、ゼッキンガおよびグッゲンビュール（Saeckinger ,
Guggenbuehl ）著の「万能組立ブロック：ＣＭＯＳ差動
差増幅器」（A Versatile Building Block:The CMOSDef
ferential Amplifier）ＩＥＥＥ半導体回路ジャーナ
ル、Ｖｏｌ．２２，Ｎｏ．２０，Ａｐｒｉｌ １９８７
等に記載されており、全く同一の構成を有する差動増幅
器を複数組並列に配置したものである。図１３はこのよ
うな例を示しており、それぞれ電圧ＶPPおよびＶPNがゲ
ートに印加され、ソースが共通接続されて電流源に接続
された２つのＮチャネルＭＯＳトランジスタＱ11および
Ｑ12からなる第１の差動増幅器と、それぞれ電圧ＶNPお
よびＶNNがゲートに印加され、ソースが共通接続されて
電流源に接続された２つのＮチャネルＭＯＳトランジス
タＱ13およびＱ14からなる第２の差動増幅器とを備えて
おり、トランジスタＱ11およびＱ14、ならびにＱ12およ
びＱ13の対応する側のドレインは共通接続されている。
出力電流はトランジスタＱ14のドレイン側から取り出さ
れる。
米国特許4,749,957 に開示されたようなものが知られて
いるが、これを複数個並列接続したものとしては、例え
ば、ゼッキンガおよびグッゲンビュール（Saeckinger ,
Guggenbuehl ）著の「万能組立ブロック：ＣＭＯＳ差動
差増幅器」（A Versatile Building Block:The CMOSDef
ferential Amplifier）ＩＥＥＥ半導体回路ジャーナ
ル、Ｖｏｌ．２２，Ｎｏ．２０，Ａｐｒｉｌ １９８７
等に記載されており、全く同一の構成を有する差動増幅
器を複数組並列に配置したものである。図１３はこのよ
うな例を示しており、それぞれ電圧ＶPPおよびＶPNがゲ
ートに印加され、ソースが共通接続されて電流源に接続
された２つのＮチャネルＭＯＳトランジスタＱ11および
Ｑ12からなる第１の差動増幅器と、それぞれ電圧ＶNPお
よびＶNNがゲートに印加され、ソースが共通接続されて
電流源に接続された２つのＮチャネルＭＯＳトランジス
タＱ13およびＱ14からなる第２の差動増幅器とを備えて
おり、トランジスタＱ11およびＱ14、ならびにＱ12およ
びＱ13の対応する側のドレインは共通接続されている。
出力電流はトランジスタＱ14のドレイン側から取り出さ
れる。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな構成では入力電圧に対する電流出力は比例関係にな
く、直線性は得られず、信号プロセッサシステムに適し
てはいない。
うな構成では入力電圧に対する電流出力は比例関係にな
く、直線性は得られず、信号プロセッサシステムに適し
てはいない。
【０００６】また、米国特許4,533,876 中には２入力ト
ランスコンダクタが記載されており、差動増幅器の出力
共通電圧レベルを連続的に調整するフィードバックルー
プの実現を提案している。しかし、ここに示されたトラ
ンスコンダクタは回路を構成しているトランジスタ間の
閾値電圧の相違のために相互コンダクタンスが一致しな
いという問題があり、このため、信号を扱う能力が制限
され、小さなダイナミックレンジしか持ち得ない。
ランスコンダクタが記載されており、差動増幅器の出力
共通電圧レベルを連続的に調整するフィードバックルー
プの実現を提案している。しかし、ここに示されたトラ
ンスコンダクタは回路を構成しているトランジスタ間の
閾値電圧の相違のために相互コンダクタンスが一致しな
いという問題があり、このため、信号を扱う能力が制限
され、小さなダイナミックレンジしか持ち得ない。
【０００７】本発明はこのような問題を解決するために
なされたもので、入出力間の直線性が良く、ダイナミッ
クレンジの広い、ｎゲートトランジスタに等価な多入力
トランジスタおよび多入力トランスコンダクタンス回路
を提供することを目的とする。
なされたもので、入出力間の直線性が良く、ダイナミッ
クレンジの広い、ｎゲートトランジスタに等価な多入力
トランジスタおよび多入力トランスコンダクタンス回路
を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明にかかる多入力ト
ランジスタによれば、それぞれゲートが電圧入力端子と
なっており、非飽和動作する並列接続された複数個の入
力用ＭＯＳトランジスタと、これらの入力用ＭＯＳトラ
ンジスタのドレイン・ソース間電圧を一定化する手段と
を備え、前記入力用ＭＯＳトランジスタのドレイン共通
接続点から電流出力を取り出すようにしたものである。
ドレイン・ソース間電圧を一定化する手段が、前記複数
個の入力用ＭＯＳトランジスタのドレイン共通接続点が
ゲートに接続され、前記入力用トランジスタのソース共
通接続点がソースに接続され、ドレインに定電流源が接
続された第１のトランジスタと、前記第１のトランジス
タのドレインにゲートが、前記入力用トランジスタのド
レイン共通接続点にソースがそれぞれ接続され、ソース
が電流出力取り出し点となる第２のトランジスタよりな
る負帰還回路であると良い。
ランジスタによれば、それぞれゲートが電圧入力端子と
なっており、非飽和動作する並列接続された複数個の入
力用ＭＯＳトランジスタと、これらの入力用ＭＯＳトラ
ンジスタのドレイン・ソース間電圧を一定化する手段と
を備え、前記入力用ＭＯＳトランジスタのドレイン共通
接続点から電流出力を取り出すようにしたものである。
ドレイン・ソース間電圧を一定化する手段が、前記複数
個の入力用ＭＯＳトランジスタのドレイン共通接続点が
ゲートに接続され、前記入力用トランジスタのソース共
通接続点がソースに接続され、ドレインに定電流源が接
続された第１のトランジスタと、前記第１のトランジス
タのドレインにゲートが、前記入力用トランジスタのド
レイン共通接続点にソースがそれぞれ接続され、ソース
が電流出力取り出し点となる第２のトランジスタよりな
る負帰還回路であると良い。
【０００９】また、本発明にかかる多入力トランスコン
ダクタ回路によれば、それぞれゲートが電圧入力端子と
なっており、非飽和動作する並列接続された複数個のト
ランジスタよりなる第１のＭＯＳトランジスタ群と、そ
れぞれゲートが電圧入力端子となっており、非飽和動作
する並列接続された複数個のトランジスタよりなり、そ
のソース共通接続点が前記第１のトランジスタ群のソー
ス共通接続点と接続された第２のＭＯＳトランジスタ群
と、前記第１および第２のＭＯＳトランジスタ群の各ト
ランジスタのドレイン・ソース間電圧を一定化する手段
とを備え、前記各ＭＯＳトランジスタ群のドレイン共通
接続点側から電流出力を取り出すようにしたものであ
る。前記ドレイン・ソース間電圧を一定化する手段が、
前記第１群のＭＯＳトランジスタのドレイン共通接続点
がソースに接続され、ドレインが第１の出力端子となる
第１のトランジスタと、前記第２群のＭＯＳトランジス
タのドレイン共通接続点がソースに接続され、ドレイン
が第２の出力端子となり、ゲートが前記第１のトランジ
スタのゲートと共通接続されて一定電圧が供給される第
２のトランジスタとを備えたものであると良い。
ダクタ回路によれば、それぞれゲートが電圧入力端子と
なっており、非飽和動作する並列接続された複数個のト
ランジスタよりなる第１のＭＯＳトランジスタ群と、そ
れぞれゲートが電圧入力端子となっており、非飽和動作
する並列接続された複数個のトランジスタよりなり、そ
のソース共通接続点が前記第１のトランジスタ群のソー
ス共通接続点と接続された第２のＭＯＳトランジスタ群
と、前記第１および第２のＭＯＳトランジスタ群の各ト
ランジスタのドレイン・ソース間電圧を一定化する手段
とを備え、前記各ＭＯＳトランジスタ群のドレイン共通
接続点側から電流出力を取り出すようにしたものであ
る。前記ドレイン・ソース間電圧を一定化する手段が、
前記第１群のＭＯＳトランジスタのドレイン共通接続点
がソースに接続され、ドレインが第１の出力端子となる
第１のトランジスタと、前記第２群のＭＯＳトランジス
タのドレイン共通接続点がソースに接続され、ドレイン
が第２の出力端子となり、ゲートが前記第１のトランジ
スタのゲートと共通接続されて一定電圧が供給される第
２のトランジスタとを備えたものであると良い。
【００１０】この第１および第２のトランジスタのゲー
ト共通接続点と前記各トランジスタ群の各ソース共通接
続点との間に定電圧源を備えると良い。
ト共通接続点と前記各トランジスタ群の各ソース共通接
続点との間に定電圧源を備えると良い。
【００１１】さらに、前記第１のトランジスタのソース
が非反転入力端子、出力端子が前記第１のトランジスタ
のゲートに接続された第１の差動増幅器と、前記第１群
のトランジスタのソース共通接続点と前記第１の差動増
幅回路の反転入力端子間に接続された第１の定電圧源と
を備えた第１のフィードバック回路と、前記第２のトラ
ンジスタのソースが非反転入力端子、出力端子が前記第
２のトランジスタのゲートに接続された第２の差動増幅
器と、前記第２群のトランジスタのソース共通接続点と
前記第２の差動増幅回路の反転入力端子間に接続された
第２の定電圧源とを備えた第２のフィードバック回路と
を備えることが望ましい。
が非反転入力端子、出力端子が前記第１のトランジスタ
のゲートに接続された第１の差動増幅器と、前記第１群
のトランジスタのソース共通接続点と前記第１の差動増
幅回路の反転入力端子間に接続された第１の定電圧源と
を備えた第１のフィードバック回路と、前記第２のトラ
ンジスタのソースが非反転入力端子、出力端子が前記第
２のトランジスタのゲートに接続された第２の差動増幅
器と、前記第２群のトランジスタのソース共通接続点と
前記第２の差動増幅回路の反転入力端子間に接続された
第２の定電圧源とを備えた第２のフィードバック回路と
を備えることが望ましい。
【００１２】
【作用】多入力ＭＯＳトランジスタでは、非飽和領域で
動作する入力用ＭＯＳトランジスタが複数個並列接続さ
れ、それらのドレイン・ソース間電圧を一定化している
ので、相互コンダクタンスの比はパラメータの比とな
り、入力電圧と出力電流との間の直線性が確保される。
動作する入力用ＭＯＳトランジスタが複数個並列接続さ
れ、それらのドレイン・ソース間電圧を一定化している
ので、相互コンダクタンスの比はパラメータの比とな
り、入力電圧と出力電流との間の直線性が確保される。
【００１３】多入力トランスコンダクタ回路においても
同様に、２つのＭＯＳトランジスタ群はそれぞれ非飽和
領域で動作するＭＯＳトランジスタが複数個並列接続さ
れたトランジスタ群が２つ設けられ、それらの各群にお
いてドレイン・ソース間電圧を一定化している。したが
って、この場合も各入力電圧に対して直線性の良い出力
電流を得ることができる。
同様に、２つのＭＯＳトランジスタ群はそれぞれ非飽和
領域で動作するＭＯＳトランジスタが複数個並列接続さ
れたトランジスタ群が２つ設けられ、それらの各群にお
いてドレイン・ソース間電圧を一定化している。したが
って、この場合も各入力電圧に対して直線性の良い出力
電流を得ることができる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例のいく
つかを詳細に説明する。図１は本発明にかかる多入力Ｍ
ＯＳトランジスタの構成を示す回路図である。図２はそ
のシンボル表示である。
つかを詳細に説明する。図１は本発明にかかる多入力Ｍ
ＯＳトランジスタの構成を示す回路図である。図２はそ
のシンボル表示である。
【００１５】この回路においては、それぞれパラメータ
Ｋ1 、Ｋ2 、．．．ＫN および閾値Ｖth1 、Ｖth2
、．．．ＶthN を有し、ゲートに接続された入力端子
ＩＮ1 、ＩＮ2 、．．．ＩＮN に入力電圧ＶGS1 、ＶGS
2 、．．．ＶGSn が印加されるトランジスタＱA1、ＱA
2、．．．ＱAnは並列接続され、これらの共通ソース接
続点と共通ドレイン接続点間にはバイアス回路１０が設
けられている。
Ｋ1 、Ｋ2 、．．．ＫN および閾値Ｖth1 、Ｖth2
、．．．ＶthN を有し、ゲートに接続された入力端子
ＩＮ1 、ＩＮ2 、．．．ＩＮN に入力電圧ＶGS1 、ＶGS
2 、．．．ＶGSn が印加されるトランジスタＱA1、ＱA
2、．．．ＱAnは並列接続され、これらの共通ソース接
続点と共通ドレイン接続点間にはバイアス回路１０が設
けられている。
【００１６】図３はこのバイアス回路１０の一例を含む
構成を示したもので、入力トランジスタの共通ドレイン
接続点はトランジスタＱA のゲートと接続されている。
このトランジスタＱA のソースは入力トランジスタの共
通ソース接続点と接続され、ドレインは電流源Ｉに接続
されている。さらにトランジスタＱA のドレインにゲー
トが接続されたトランジスタＱB が設けられており、そ
のソースは入力用トランジスタの共通ドレイン接続点に
接続され、そのドレインは電流出力端子となっている。
構成を示したもので、入力トランジスタの共通ドレイン
接続点はトランジスタＱA のゲートと接続されている。
このトランジスタＱA のソースは入力トランジスタの共
通ソース接続点と接続され、ドレインは電流源Ｉに接続
されている。さらにトランジスタＱA のドレインにゲー
トが接続されたトランジスタＱB が設けられており、そ
のソースは入力用トランジスタの共通ドレイン接続点に
接続され、そのドレインは電流出力端子となっている。
【００１７】この回路における動作を説明する。トラン
ジスタＱA1、ＱA2、．．．ＱAnはそれぞれ非飽和領域内
で動作する。すなわち、各トランジスタにおいて、入力
電圧と出力電流間の特性はほぼ Ｉ0 ＝ Ｋｉ（ＶGSi −Ｖthi −ＶDSi ／２）ＶDSi （１） であり、各トランジスタの相互コンダクタンスｇmiは次
の式で与えられる。 ｇmi＝ｄＩ0 ／ｄＶGS＝Ｋi ＶDSi （２） ＶDSi はすべてのトランジスタＱA1、ＱA2、．．．ＱAn
に対して一定の等しい値とすれば、トランジスタ間の相
互コンダクタンス比は（２）式の結果を用いて次のよう
になる。 ｇm1：ｇm2：．．．ｇmn＝Ｋ1 ：Ｋ2 ：．．．．Ｋn （３） （３）式より明らかなように、相互コンダクタンスの比
は各トランジスタの閾値に無関係である。
ジスタＱA1、ＱA2、．．．ＱAnはそれぞれ非飽和領域内
で動作する。すなわち、各トランジスタにおいて、入力
電圧と出力電流間の特性はほぼ Ｉ0 ＝ Ｋｉ（ＶGSi −Ｖthi −ＶDSi ／２）ＶDSi （１） であり、各トランジスタの相互コンダクタンスｇmiは次
の式で与えられる。 ｇmi＝ｄＩ0 ／ｄＶGS＝Ｋi ＶDSi （２） ＶDSi はすべてのトランジスタＱA1、ＱA2、．．．ＱAn
に対して一定の等しい値とすれば、トランジスタ間の相
互コンダクタンス比は（２）式の結果を用いて次のよう
になる。 ｇm1：ｇm2：．．．ｇmn＝Ｋ1 ：Ｋ2 ：．．．．Ｋn （３） （３）式より明らかなように、相互コンダクタンスの比
は各トランジスタの閾値に無関係である。
【００１８】したがって、相互コンダクタンスｇm の調
整は、図３に示すトランジスタＱA，ＱB と定電流源ＩC
を有するフィードバック回路によって一定化されたＶD
S電圧によって実現される。これにより、全体のゲイン
は電流源Ｉc によりロードされるトランジスタＱB のゲ
インと等しくなって、比較的大きなゲインが得られる。
また、このフィードバックにより、各トランジスタのド
レイン・ソース間電圧ＶDSは非常に正確に制御されるだ
けでなく、出力ノードにおけるインピーダンスは劇的に
増加することになる。
整は、図３に示すトランジスタＱA，ＱB と定電流源ＩC
を有するフィードバック回路によって一定化されたＶD
S電圧によって実現される。これにより、全体のゲイン
は電流源Ｉc によりロードされるトランジスタＱB のゲ
インと等しくなって、比較的大きなゲインが得られる。
また、このフィードバックにより、各トランジスタのド
レイン・ソース間電圧ＶDSは非常に正確に制御されるだ
けでなく、出力ノードにおけるインピーダンスは劇的に
増加することになる。
【００１９】なお、トランジスタＱA は、トランジスタ
ＱB が弱い反転状態でも強い反転状態でも動作できるの
に対し、飽和領域でも非飽和領域でも動作できる。この
ような動作特性は特に低電圧が供給される回路の動作に
好適なものとなる。
ＱB が弱い反転状態でも強い反転状態でも動作できるの
に対し、飽和領域でも非飽和領域でも動作できる。この
ような動作特性は特に低電圧が供給される回路の動作に
好適なものとなる。
【００２０】図４は図１に示した多入力トランジスタ回
路を２つペア接続したもののシンボル図である。この回
路においては、通常の差動ＭＯＳトランジスタ対の場合
と異なって、出力電流は各疑似トランジスタの出力電流
Ｉa およびＩb の差である（Ｉa −Ｉb）で与えられ、
各トランジスタが非飽和領域で動作する限り、対応入力
端子間の差動電圧Ｖ1 （ＩＮA1−ＩＮB1間）、Ｖ2 （Ｉ
ＮA2−ＩＮB2）間．．．Ｖn （ＩＮAN−ＩＮBN間）のい
ずれに対してもほぼ直線的な関数関係で得られることに
なる。
路を２つペア接続したもののシンボル図である。この回
路においては、通常の差動ＭＯＳトランジスタ対の場合
と異なって、出力電流は各疑似トランジスタの出力電流
Ｉa およびＩb の差である（Ｉa −Ｉb）で与えられ、
各トランジスタが非飽和領域で動作する限り、対応入力
端子間の差動電圧Ｖ1 （ＩＮA1−ＩＮB1間）、Ｖ2 （Ｉ
ＮA2−ＩＮB2）間．．．Ｖn （ＩＮAN−ＩＮBN間）のい
ずれに対してもほぼ直線的な関数関係で得られることに
なる。
【００２１】図５は本発明にかかるトランスコンダクタ
回路の一実施例を示す回路図である。この回路はそれぞ
れゲート電圧入力端子ＩＮA1−ＩＮANとなっており、非
飽和動作する並列接続された複数個のトランジスタより
なる第１のＭＯＳトランジスタ群ＱA1、ＱA2、．．．Ｑ
Anと、それぞれゲートが電圧入力端子ＩＮB1−ＩＮBNと
なっており、非飽和動作する並列接続された複数個のト
ランジスタよりなる第２のＭＯＳトランジスタ群ＱB1、
ＱB2、．．．ＱBnとを備えている。これらのＭＯＳトラ
ンジスタ群の共通ソース接続点同士は共通接続され、定
電流源ＩC を介して基準電位−Ｖssに接続されている。
この電流源は同相成分除去比を向上させるために設けた
もので、入力のＤＣバイアスが一定である場合には必ず
しも必要ではない。
回路の一実施例を示す回路図である。この回路はそれぞ
れゲート電圧入力端子ＩＮA1−ＩＮANとなっており、非
飽和動作する並列接続された複数個のトランジスタより
なる第１のＭＯＳトランジスタ群ＱA1、ＱA2、．．．Ｑ
Anと、それぞれゲートが電圧入力端子ＩＮB1−ＩＮBNと
なっており、非飽和動作する並列接続された複数個のト
ランジスタよりなる第２のＭＯＳトランジスタ群ＱB1、
ＱB2、．．．ＱBnとを備えている。これらのＭＯＳトラ
ンジスタ群の共通ソース接続点同士は共通接続され、定
電流源ＩC を介して基準電位−Ｖssに接続されている。
この電流源は同相成分除去比を向上させるために設けた
もので、入力のＤＣバイアスが一定である場合には必ず
しも必要ではない。
【００２２】また、バイアス回路３０が第１のＭＯＳト
ランジスタ群のドレイン共通接続点であるノードｘ、第
２のＭＯＳトランジスタ群のドレイン共通接続点である
ノードｙ、定電流源Ｉc に接続されており、このバイア
ス回路３０は電源ＶDDに能動負荷２０を介して接続さ
れ、能動負荷との２本の接続線に出力電流を取り出す出
力端子ＯＵＴ１およびＯＵＴ２が設けられている。
ランジスタ群のドレイン共通接続点であるノードｘ、第
２のＭＯＳトランジスタ群のドレイン共通接続点である
ノードｙ、定電流源Ｉc に接続されており、このバイア
ス回路３０は電源ＶDDに能動負荷２０を介して接続さ
れ、能動負荷との２本の接続線に出力電流を取り出す出
力端子ＯＵＴ１およびＯＵＴ２が設けられている。
【００２３】ここでバイアス回路３０は各ＭＯＳトラン
ジスタ群のドレイン共通接続点（ノードｘ，ｙ）とソー
ス共通接続点間の電圧を一定にする機能を有しており、
例えば図６から図９に示すような構成を用いることがで
きる。図６はゲートに一定電位が与えられるＮチャネル
ＭＯＳトランジスタＱ１、図７はベースに一定電位が与
えられエミッタに抵抗Ｒ１が接続されたＮＰＮトランジ
スタＱ２、図８はベースとコレクタが接続され、エミッ
タに抵抗Ｒ２が接続されたトランジスタＱ３、図９は単
なる抵抗Ｒ３をそれぞれ示している。
ジスタ群のドレイン共通接続点（ノードｘ，ｙ）とソー
ス共通接続点間の電圧を一定にする機能を有しており、
例えば図６から図９に示すような構成を用いることがで
きる。図６はゲートに一定電位が与えられるＮチャネル
ＭＯＳトランジスタＱ１、図７はベースに一定電位が与
えられエミッタに抵抗Ｒ１が接続されたＮＰＮトランジ
スタＱ２、図８はベースとコレクタが接続され、エミッ
タに抵抗Ｒ２が接続されたトランジスタＱ３、図９は単
なる抵抗Ｒ３をそれぞれ示している。
【００２４】図１０はバイアス回路として図６に示すも
のを用いた具体的な実施例を示す回路図である。図５と
異なるところは、第１のＭＯＳトランジスタ群のドレイ
ン共通接続点にソースが接続され、ドレインが能動負荷
に接続された第１のトランジスタＱA と、第２のＭＯＳ
トランジスタ群のドレイン共通接続点にソースが接続さ
れ、ドレインが能動負荷に接続された第２のトランジス
タＱB とが設けられており、これらのトランジスタＱA
およびＱB のゲートは共通接続されて一定電圧ＶB が与
えられている点である。なお、電流出力は第１のトラン
ジスタＱA のドレイン側に設けられた出力端子ＯＵＴ１
および第２のトランジスタＱB のドレイン側に設けられ
た出力端子ＯＵＴ２から取り出される。
のを用いた具体的な実施例を示す回路図である。図５と
異なるところは、第１のＭＯＳトランジスタ群のドレイ
ン共通接続点にソースが接続され、ドレインが能動負荷
に接続された第１のトランジスタＱA と、第２のＭＯＳ
トランジスタ群のドレイン共通接続点にソースが接続さ
れ、ドレインが能動負荷に接続された第２のトランジス
タＱB とが設けられており、これらのトランジスタＱA
およびＱB のゲートは共通接続されて一定電圧ＶB が与
えられている点である。なお、電流出力は第１のトラン
ジスタＱA のドレイン側に設けられた出力端子ＯＵＴ１
および第２のトランジスタＱB のドレイン側に設けられ
た出力端子ＯＵＴ２から取り出される。
【００２５】このような構成では各トランジスタ群を構
成するトランジスタはそのドレイン・ソース間電圧が一
定化されてそれぞれ非飽和領域で動作する。トランスコ
ンダクタにおいては、その相互コンダクタンスはトラン
ジスタが非飽和である限りほぼ一定で、かつトランジス
タの形状計数として代表的なＷ／Ｌ係数（Ｗは幅、Ｌは
長さ）およびソース・ドレイン間の電圧に比例すること
が知られている。したがって、ソース・ドレイン間の電
圧を一定にすることにより、広い範囲の入力電圧に対し
て直線性の良い電流出力を得ることが可能となる。これ
は低い電圧領域においても成立する。しかも、各トラン
ジスタの閾値電圧が整合しない場合やディジタルノイズ
等に起因する基板寄生信号が存在してもその影響を受け
にくい。
成するトランジスタはそのドレイン・ソース間電圧が一
定化されてそれぞれ非飽和領域で動作する。トランスコ
ンダクタにおいては、その相互コンダクタンスはトラン
ジスタが非飽和である限りほぼ一定で、かつトランジス
タの形状計数として代表的なＷ／Ｌ係数（Ｗは幅、Ｌは
長さ）およびソース・ドレイン間の電圧に比例すること
が知られている。したがって、ソース・ドレイン間の電
圧を一定にすることにより、広い範囲の入力電圧に対し
て直線性の良い電流出力を得ることが可能となる。これ
は低い電圧領域においても成立する。しかも、各トラン
ジスタの閾値電圧が整合しない場合やディジタルノイズ
等に起因する基板寄生信号が存在してもその影響を受け
にくい。
【００２６】したがって、このようなトランスコンダク
タは、現存するアナログ回路を置き換え、直線性の向
上、高調波歪の減少を達成することができるとともに、
連続時間フィルタ、増幅器、信号プロセッサ、乗算器、
符号器、共通モードフィードバックを持つ差動／平衡ア
ナログディジタルＭＯＳシステムなどの広い応用に好適
である。
タは、現存するアナログ回路を置き換え、直線性の向
上、高調波歪の減少を達成することができるとともに、
連続時間フィルタ、増幅器、信号プロセッサ、乗算器、
符号器、共通モードフィードバックを持つ差動／平衡ア
ナログディジタルＭＯＳシステムなどの広い応用に好適
である。
【００２７】また、図１の実施例で説明したように、Ｍ
ＯＳトランジスタ群の各トランジスタ相互コンダクタン
スは良好な制御性で調整することができる。すなわち、
非飽和状態のトランジスタのソース・ドレイン間電圧を
変化させ、あるいはトランジスタの形状を変更すること
により、所望の相互コンダクタンスを得ることができ
る。
ＯＳトランジスタ群の各トランジスタ相互コンダクタン
スは良好な制御性で調整することができる。すなわち、
非飽和状態のトランジスタのソース・ドレイン間電圧を
変化させ、あるいはトランジスタの形状を変更すること
により、所望の相互コンダクタンスを得ることができ
る。
【００２８】図１１は図１０に示した実施例の変形例で
あって、図１０においてトランジスタＱA およびＱB の
ゲートに印加される一定電圧を発生する定電圧源Ｖc を
トランジスタＱA およびＱB のゲートと各トランジスタ
群のソース共通接続点との間に設けている。
あって、図１０においてトランジスタＱA およびＱB の
ゲートに印加される一定電圧を発生する定電圧源Ｖc を
トランジスタＱA およびＱB のゲートと各トランジスタ
群のソース共通接続点との間に設けている。
【００２９】図１２は本発明にかかるトランスコンダク
タ回路のさらに他の実施例を示す回路図であって、それ
ぞれＭＯＳトランジスタ群のドレイン・ソース間電圧を
一定にするフィードバック回路を備えたものである。す
なわち、第１のＭＯＳトランジスタ群のドレイン共通接
続点に第１のトランジスタＱA のソースが接続され、そ
のドレインは出力端子ＯＵＴ１となるとともに能動負荷
２０に接続されている。トランジスタＱA のゲートには
差動増幅器ＤＡ1 の出力が接続されている。この差動増
幅器ＤＡ1 の非反転入力端子は第１のＭＯＳトランジス
タ群のドレイン共通接続点に接続され、反転入力端子と
第１のＭＯＳトランジスタ群のソース共通接続点との間
には定電圧源ＶC1が接続されている。同様に、第２のＭ
ＯＳトランジスタ群のドレイン共通接続点に第２のトラ
ンジスタＱB のソースが接続され、そのドレインは出力
端子ＯＵＴ２となるとともに能動負荷２０に接続されて
いる。トランジスタＱB のゲートには差動増幅器ＤＡ2
の出力が接続されている。この差動増幅器ＤＡ2 の非反
転入力端子は第２のＭＯＳトランジスタ群のドレイン共
通接続点に接続され、反転入力端子と第２のＭＯＳトラ
ンジスタ群のソース共通接続点との間には定電圧源ＶC2
が接続されている。
タ回路のさらに他の実施例を示す回路図であって、それ
ぞれＭＯＳトランジスタ群のドレイン・ソース間電圧を
一定にするフィードバック回路を備えたものである。す
なわち、第１のＭＯＳトランジスタ群のドレイン共通接
続点に第１のトランジスタＱA のソースが接続され、そ
のドレインは出力端子ＯＵＴ１となるとともに能動負荷
２０に接続されている。トランジスタＱA のゲートには
差動増幅器ＤＡ1 の出力が接続されている。この差動増
幅器ＤＡ1 の非反転入力端子は第１のＭＯＳトランジス
タ群のドレイン共通接続点に接続され、反転入力端子と
第１のＭＯＳトランジスタ群のソース共通接続点との間
には定電圧源ＶC1が接続されている。同様に、第２のＭ
ＯＳトランジスタ群のドレイン共通接続点に第２のトラ
ンジスタＱB のソースが接続され、そのドレインは出力
端子ＯＵＴ２となるとともに能動負荷２０に接続されて
いる。トランジスタＱB のゲートには差動増幅器ＤＡ2
の出力が接続されている。この差動増幅器ＤＡ2 の非反
転入力端子は第２のＭＯＳトランジスタ群のドレイン共
通接続点に接続され、反転入力端子と第２のＭＯＳトラ
ンジスタ群のソース共通接続点との間には定電圧源ＶC2
が接続されている。
【００３０】このような構成では各ＭＯＳトランジスタ
群のドレイン・ソース間電圧はトランジスタＱA および
ＱB がそのゲートにＭＯＳトランジスタ群のドレイン電
圧と定電圧との差の電圧が印加されてＭＯＳトランジス
タ群のドレイン・ソース間電圧が一定に制御されるた
め、動作をより安定化させることができる。
群のドレイン・ソース間電圧はトランジスタＱA および
ＱB がそのゲートにＭＯＳトランジスタ群のドレイン電
圧と定電圧との差の電圧が印加されてＭＯＳトランジス
タ群のドレイン・ソース間電圧が一定に制御されるた
め、動作をより安定化させることができる。
【００３１】この実施例においては、差動増幅器をＭＯ
Ｓトランジスタで構成したものとしているが、バイポー
ラトランジスタで構成することもできる。以上の各実施
例を通じて、トランスコンダクタの相互コンダクタンス
がＷ／Ｌ係数（Ｗは幅、Ｌは長さ）およびソース・ドレ
イン間の電圧に比例することからこれを利用して相互コ
ンダクタンスを良好な制御性で調整することができる。
また、各実施例において、ＭＯＳトランジスタはＮチャ
ネル型となっているが、Ｐチャネル型でもよい。さら
に、入力信号の数は任意の数とすることができる。
Ｓトランジスタで構成したものとしているが、バイポー
ラトランジスタで構成することもできる。以上の各実施
例を通じて、トランスコンダクタの相互コンダクタンス
がＷ／Ｌ係数（Ｗは幅、Ｌは長さ）およびソース・ドレ
イン間の電圧に比例することからこれを利用して相互コ
ンダクタンスを良好な制御性で調整することができる。
また、各実施例において、ＭＯＳトランジスタはＮチャ
ネル型となっているが、Ｐチャネル型でもよい。さら
に、入力信号の数は任意の数とすることができる。
【００３２】
【発明の効果】以上のように、本発明にかかる多入力ト
ランジスタにおいては、非飽和領域で動作する入力用Ｍ
ＯＳトランジスタが複数個並列接続され、それらのドレ
イン・ソース間電圧を一定化しているので、簡単な構成
で入力電圧と出力電流との間の直線性が確保される。
ランジスタにおいては、非飽和領域で動作する入力用Ｍ
ＯＳトランジスタが複数個並列接続され、それらのドレ
イン・ソース間電圧を一定化しているので、簡単な構成
で入力電圧と出力電流との間の直線性が確保される。
【００３３】本発明にかかる多入力トランスコンダクタ
回路においては、それぞれ非飽和領域で動作するＭＯＳ
トランジスタが複数個並列接続されたトランジスタ群が
２つ設けられ、それらの各群においてドレイン・ソース
間電圧を一定化しているので、簡単な構成で各入力電圧
に対して直線性の良い出力電流を得ることができる。
回路においては、それぞれ非飽和領域で動作するＭＯＳ
トランジスタが複数個並列接続されたトランジスタ群が
２つ設けられ、それらの各群においてドレイン・ソース
間電圧を一定化しているので、簡単な構成で各入力電圧
に対して直線性の良い出力電流を得ることができる。
【００３４】また、トランジスタ群のドレイン・ソース
間電圧を一定化するのに定電圧源を含むフィードバック
回路を用いた場合、ドレイン・ソース間電圧をより安定
化させることができ、特性を向上させることができる。
間電圧を一定化するのに定電圧源を含むフィードバック
回路を用いた場合、ドレイン・ソース間電圧をより安定
化させることができ、特性を向上させることができる。
【図１】本発明にかかる多入力トランジスタの構成を示
す回路図。
す回路図。
【図２】図１の多入力トランジスタのシンボル図。
【図３】バイアス回路の詳しく記載した多入力トランジ
スタの構成を示す回路図。
スタの構成を示す回路図。
【図４】図２のトランジスタをペア接続した場合のシン
ボル図。
ボル図。
【図５】本発明にかかる多入力トランスコンダクタの構
成を示す回路図。
成を示す回路図。
【図６】図５におけるバイアス回路の例を示す回路図。
【図７】図５におけるバイアス回路の他の例を示す回路
図。
図。
【図８】図５におけるバイアス回路のさらに他の例を示
す回路図。
す回路図。
【図９】図５におけるバイアス回路のさらに他の例を示
す回路図。
す回路図。
【図１０】図６に示したバイアス回路を用いて具体化し
た実施例を示す回路図。
た実施例を示す回路図。
【図１１】図１０の実施例において、定電圧源をさらに
備えた実施例を示す回路図。
備えた実施例を示す回路図。
【図１２】各ＭＯＳトランジスタ群においてドレイン・
ソース間電圧をフィードバック回路を用いて一定化した
実施例を示す回路図。
ソース間電圧をフィードバック回路を用いて一定化した
実施例を示す回路図。
【図１３】従来の多入力トランジスタの一例を示す回路
図。
図。
１０，３０ バイアス回路 ２０ 能動負荷 Ｉ0 、Ｉc 定電流源 Ｖc 定電圧源 ＩＮ 入力端子 ＯＵＴ 出力端子 ＤＡ 差動増幅器 Ｑ トランジスタ Ｒ 抵抗
Claims (6)
- 【請求項１】それぞれゲートが電圧入力端子となってお
り、非飽和動作する並列接続された複数個の入力用ＭＯ
Ｓトランジスタと、 これらの入力用ＭＯＳトランジスタのドレイン・ソース
間電圧を一定化する手段とを備え、前記入力用ＭＯＳト
ランジスタのドレイン共通接続点から電流出力を取り出
すようにした多入力トランジスタ。 - 【請求項２】ドレイン・ソース間電圧を一定化する手段
が、前記複数個の入力用ＭＯＳトランジスタのドレイン
共通接続点がゲートに接続され、前記入力用トランジス
タのソース共通接続点がソースに接続され、ドレインに
定電流源が接続された第１のトランジスタと、 前記第１のトランジスタのドレインにゲートが、前記入
力用トランジスタのドレイン共通接続点にソースがそれ
ぞれ接続され、ソースが電流出力取り出し点となる第２
のトランジスタよりなる負帰還回路であることを特徴と
する請求項１に記載の多入力トランジスタ。 - 【請求項３】それぞれゲートが電圧入力端子となってお
り、非飽和動作する並列接続された複数個のトランジス
タよりなる第１のＭＯＳトランジスタ群と、 それぞれゲートが電圧入力端子となっており、非飽和動
作する並列接続された複数個のトランジスタよりなり、
そのソース共通接続点が前記第１のトランジスタ群のソ
ース共通接続点と接続された第２のＭＯＳトランジスタ
群と、 前記第１および第２のＭＯＳトランジスタ群の各トラン
ジスタのドレイン・ソース間電圧を一定化する手段とを
備え、前記各ＭＯＳトランジスタ群のドレイン共通接続
点側から電流出力を取り出すようにした多入力トランス
コンダクタンス回路。 - 【請求項４】前記ドレイン・ソース間電圧を一定化する
手段が、前記第１群のＭＯＳトランジスタのドレイン共
通接続点がソースに接続され、ドレインが第１の出力端
子となる第１のトランジスタと、前記第２群のＭＯＳト
ランジスタのドレイン共通接続点がソースに接続され、
ドレインが第２の出力端子となり、ゲートが前記第１の
トランジスタのゲートと共通接続されて一定電圧が供給
される第２のトランジスタとを備えたことを特徴とする
請求項３に記載の多入力トランスコンダクタンス回路。 - 【請求項５】前記第１および第２のトランジスタのゲー
ト共通接続点と前記各トランジスタ群の各ソース共通接
続点との間に定電圧源を備えたことを特徴とする請求項
４に記載の多入力トランスコンダクタンス回路。 - 【請求項６】前記第１のトランジスタのソースが非反転
入力端子、出力端子が前記第１のトランジスタのゲート
に接続された第１の差動増幅器と、前記第１群のトラン
ジスタのソース共通接続点と前記第１の差動増幅回路の
反転入力端子間に接続された第１の定電圧源とを備えた
第１のフィードバック回路と、 前記第２のトランジスタのソースが非反転入力端子、出
力端子が前記第２のトランジスタのゲートに接続された
第２の差動増幅器と、前記第２群のトランジスタのソー
ス共通接続点と前記第２の差動増幅回路の反転入力端子
間に接続された第２の定電圧源とを備えた第２のフィー
ドバック回路とを備えたことを特徴とする請求項４に記
載の多入力トランスコンダクタンス回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07105794A JP3332115B2 (ja) | 1994-04-08 | 1994-04-08 | 多入力トランジスタおよび多入力トランスコンダクタ回路 |
| US08/418,447 US5977818A (en) | 1994-04-08 | 1995-04-07 | Multi-input transistor circuit and multi-input transconductance circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07105794A JP3332115B2 (ja) | 1994-04-08 | 1994-04-08 | 多入力トランジスタおよび多入力トランスコンダクタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07283660A true JPH07283660A (ja) | 1995-10-27 |
| JP3332115B2 JP3332115B2 (ja) | 2002-10-07 |
Family
ID=13449520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07105794A Ceased JP3332115B2 (ja) | 1994-04-08 | 1994-04-08 | 多入力トランジスタおよび多入力トランスコンダクタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5977818A (ja) |
| JP (1) | JP3332115B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0111313D0 (en) * | 2001-05-09 | 2001-07-04 | Broadcom Corp | Digital-to-analogue converter using an array of current sources |
| JP2003008369A (ja) * | 2001-06-25 | 2003-01-10 | Nanopower Solution Kk | 多入力差動回路 |
| US6859075B1 (en) * | 2003-07-02 | 2005-02-22 | Inphi Corporation | High-speed output buffer |
| FR2879816B1 (fr) * | 2004-12-20 | 2007-06-08 | Atmel Nantes Sa Sa | Circuit electronique comprenant au moins une premiere et une seconde paires differentielles dont les transistors partagent un meme caisson |
| FR2879817B1 (fr) * | 2004-12-20 | 2007-03-30 | Atmel Nantes Sa Sa | Circuit electronique comprenant au moins une premiere paire differentielle dont les transistors partagent une meme source ou un meme drain |
| US11283436B2 (en) | 2019-04-25 | 2022-03-22 | Teradyne, Inc. | Parallel path delay line |
| US10942220B2 (en) | 2019-04-25 | 2021-03-09 | Teradyne, Inc. | Voltage driver with supply current stabilization |
| US10761130B1 (en) | 2019-04-25 | 2020-09-01 | Teradyne, Inc. | Voltage driver circuit calibration |
| US11119155B2 (en) | 2019-04-25 | 2021-09-14 | Teradyne, Inc. | Voltage driver circuit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207713A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | 電流出力型ｄ−ａコンバ−タ |
| DE3370190D1 (en) * | 1982-11-26 | 1987-04-16 | Nec Corp | Voltage comparator circuit |
| US4533876A (en) * | 1983-10-18 | 1985-08-06 | American Microsystems, Inc. | Differential operational amplifier with common mode feedback |
| DE3680064D1 (de) * | 1985-10-09 | 1991-08-08 | Nec Corp | Differenzverstaerker-schaltungsanordnung. |
| US4845681A (en) * | 1987-10-02 | 1989-07-04 | Honeywell Inc. | GaAs SCFL RAM |
| US4777472A (en) * | 1987-12-23 | 1988-10-11 | Rca Licensing Corporation | Modified cascode amplifier |
| JPH02233018A (ja) * | 1989-03-06 | 1990-09-14 | Nec Corp | 出力バッファ |
| US5194765A (en) * | 1991-06-28 | 1993-03-16 | At&T Bell Laboratories | Digitally controlled element sizing |
| JP2799535B2 (ja) * | 1992-10-16 | 1998-09-17 | 三菱電機株式会社 | 基準電流発生回路 |
| US5424663A (en) * | 1993-04-22 | 1995-06-13 | North American Philips Corporation | Integrated high voltage differential sensor using the inverse gain of high voltage transistors |
| JPH08510371A (ja) * | 1993-05-13 | 1996-10-29 | マイクロユニティ システムズ エンジニアリング，インコーポレイテッド | バイアス電圧分配システム |
| US5469104A (en) * | 1994-03-28 | 1995-11-21 | Elantec, Inc. | Active folded cascode |
| US5457407A (en) * | 1994-07-06 | 1995-10-10 | Sony Electronics Inc. | Binary weighted reference circuit for a variable impedance output buffer |
-
1994
- 1994-04-08 JP JP07105794A patent/JP3332115B2/ja not_active Ceased
-
1995
- 1995-04-07 US US08/418,447 patent/US5977818A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5977818A (en) | 1999-11-02 |
| JP3332115B2 (ja) | 2002-10-07 |
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| RVOP | Cancellation by post-grant opposition |