JPH10501665A - 低電源電圧に関して同相除去をする差動増幅器 - Google Patents

Abstract

(57)【要約】 低電源電圧に対して同相除去をする差動増幅器は、末端においてトランジスタを持たない第１（Ｔ１，Ｔ２）および第２（Ｔ３，Ｔ４）差動対を有し、釣り合った同相電流が前記第１（Ｔ１，Ｔ２）および第２（Ｔ３，Ｔ４）差動対を流れ、前記差動増幅器は、出力端子（３，４）における同相電流を除去するために、第２差動対（Ｔ３，Ｔ４）の同相電流を第１差動対（Ｔ１，Ｔ２）の出力端子（３，４）の後方に供給する電流ミラーをさらに具え、前期電流ミラーの出力端子（３，４）における電圧が、前期差動増幅器の入力端子（１，２）における同相電圧に依存しない第１基準電圧源（１０）によって確立することができる直流レベルを有する。

Description

【発明の詳細な説明】 低電源電圧に関して同相除去をする差動増幅器 本発明は、第１主電極、第２主電極および制御電極を各々有する第１ないし第 ４トランジスタを具え、入力端子、第１出力端子および第２出力端子を有する電 流ミラーをさらに具える、同相除去をする差動増幅器であって、 前記第１および第３トランジスタの制御電極を前記差動増幅器の第１入力端子 に結合し、 前記第２および第４トランジスタの制御電極を前記差動増幅器の第２入力端子 に結合し、 前記第１ないし第４トランジスタの第２主電極を第１電源端子に結合し、 前記第１および第２トランジスタの第１主電極を前記電流ミラーの第１および 第２出力端子に各々結合し、 前記第３および第４トランジスタの第１主電極を前記電流ミラーの入力端子に 結合した差動増幅器に関するものである。 このような差動増幅器は、米国特許明細書第５０３２７９７号から特に既知で ある。この既知の差動増幅器において、前記第１および第２トランジスタと第３ および第４トランジスタとは、第１差動対および第２差動対を各々形成し、前記 第１差動対の出力端子を電流ミラーの出力端子に結合し、前記第２差動対の出力 端子を電流ミラーの入力端子に結合する。前記電流ミラーと結合した第２差動対 は、前記第１差動対の出力端子において同相除去を提供し、これらの出力端子は 前記差動増幅器の出力端子を形成する。しかしながら、前記既知の差動増幅器に おいて、前記差動対の末端は、前記差動対の相互コンダクタンス制御用トランジ スタを含む。 このような相互コンダクタンス制御の欠点は、前記トランジスタの両端間で電 圧降下が生じることである。これは、低電源電圧における使用に対して好適でな い。しかしながら、前記差動対の末端におけるトランジスタを省略すると、前記 差動増幅器の出力端子における直流レベルは、この電流がもはや前記第２差動対 の末端におけるトランジスタによってほぼ一定に保持されないため、同相電流に 依存するようになる。 本発明の目的は、低電源電圧において使用するのに好適な、同相除去をする差 動増幅器を提供することである。 この目的のために、本発明によれば、序章において規定した形式の同相除去を する差動増幅器は、前記電流ミラーが、第１主電極、第２主電極および制御電極 を各々有する第５ないし第１０トランジスタを具え、 前記第５、第６および第７トランジスタの第１主電極を前記電流ミラーの第１ 出力端子、第２出力端子および入力端子に各々結合し、これらの第２主電極を前 記第８、第９および第１０トランジスタの第１主電極に結合し、これらの制御電 極を第７トランジスタの第１主電極に結合し、 前記第８、第９および第１０トランジスタの第２主電極を第２電源端子に結合 し、 前記第８および第９トランジスタの制御電極を前記電流ミラーの第１および第 ２出力端子に各々結合し、 前記第１０トランジスタの制御電極を第１基準電圧を発生する第１基準電圧源 に結合し、 前記第８トランジスタの第１主電極を前記第９トランジスタの第１主電極に結 合したことを特徴とする。 このような電流ミラーは、IEEE Journal of Solid-State Circuits，vol.23， no.3，June 1988，Figure２から特に既知であるが、電流ミラーの入力部には、 第３および第４トランジスタの同相電流の代わりに一定の電流が加えられる。 本発明によれば、序章において規定した形式の同相除去をする差動増幅器は、 前記電流ミラーが、第１主電極、第２主電極および制御電極を各々有する第５な いし第１２トランジスタを具え、 第５、第６および第７トランジスタの第１主電極を前記電流ミラーの第１出力 端子、第２出力端子および入力端子に各々結合し、これらの第２主電極を前記第 ８、第９および第１０トランジスタの第１主電極に各々結合し、これらの制御電 極を前記第７トランジスタの第１主電極に結合し、 前記第８、第９、第１０、第１１および第１２トランジスタの第２主電極を第 ２電源端子に結合し、 前記第８および第９トランジスタの制御電極を前記電流ミラーの第１および第 ２出力端子に各々結合し、 前記第１０トランジスタの制御電極を第１基準電圧発生する第１基準電圧源に 結合し、 前記第１１および第１２トランジスタの制御電極を前記第８および第９トラン ジスタの制御電極に各々結合し、 前記第１１および第１２トランジスタの第１主電極を前記第６および第５トラ ンジスタの第２主電極に各々結合したことを特徴とすることもできる。 本発明は、前記第１０トランジスタの制御電極を基準電圧によってバイアスす ることを可能にする電流ミラーの使用の結果として、前記差動増幅器の入力端子 間の電圧差がゼロの場合、前記差動増幅器の出力端子における電圧は前記基準電 圧に従うという事実の認識を基礎としている。第１ないし第４トランジスタの相 互コンダクタンスが前記第１および第２主電極間の電圧差に依存することから、 前記相互コンダクタンスの値を前記基準電圧によって設定することができる。こ れらの手段によって、前記差動対の末端におけるトランジスタを排除することが でき、したがって低電源電圧における動作に好適な差動増幅器を提供することが できる。 本発明による差動増幅器の実施例は、前記第１トランジスタの第１主電極を前 記第１出力端子に第１カスコードトランジスタの主電流経路を経て結合し、前記 第２トランジスタの第１主電極を前記第２出力端子に第２カスコードトランジス タの主電流経路を経て結合し、前記第３および第４トランジスタの第１主電極を 前記電流ミラーの入力端子に第３カスコードトランジスタの主電流経路を経て結 合し、前記差動増幅器が、前記第１、第２および第３カスコードトランジスタの 制御電極に各々のバイアス電圧を供給する手段を具えることを特徴とする。 前記第１、第２、第３および第４トランジスタを前記第１、第２および第３カ スコードトランジスタによってカスコード化することによって、前記第１ないし 第４トランジスタの第１および第２主電極間の電圧差を一定に保持することがで きる。前記第１ないし第４トランジスタを３極管領域において動作させることに よって、これらのトランジスタの相互コンダクタンスは、前記第１および第２主 電極間の電圧差に直接比例し、この電圧差は前記カスコードトランジスタの制御 電極に供給される各々のバイアス電圧によって確立される。これは、低電源電圧 に対して好適な簡単な線形化相互コンダクタをもたらす。 本発明によるこのような差動増幅器の簡単な実施例は、前記第１、第２および 第３カスコードトランジスタの制御電極に各々のバイアス電圧を提供する手段が 第２基準電圧源を具え、この電圧源を前記第１、第２および第３カスコードトラ ンジスタの制御電極に結合したことを特徴とする。 前記手段がフィードバックを含む本発明による差動増幅器の実施例は、前記第 １、第２および第３カスコードトランジスタの制御電極に各々のバイアス電圧を 供給する手段が、第１主電極、第２主電極および制御電極を各々有する第１３、 第１４および第１５トランジスタを具え、前記手段が第１、第２および第３電流 源をさらに具え、 前記第１、第２および第３電流源を、前記第２電源端子と、前記第１、第２お よび第３カスコードトランジスタの制御電極との間に各々結合し、 前記第１３、第１４および第１５トランジスタの制御電極を前記第１、第２お よび第３カスコードトランジスタの第２主電極に各々結合し、 前記第１３、第１４および第１５トランジスタの第１主電極を前記第１、第２ および第３カスコードトランジスタの制御電極に各々結合し、 前記第１３、第１４および第１５トランジスタの第２主電極を前記第１電源端 子に結合したことを特徴とする。 前記フィードバックは、前記第１ないし第４トランジスタの第１および第２電 極間の電圧を精確に一定に保持し、この結果、前記差動増幅器の線形性が改善さ れる。 本発明を、添付した図の参照と共にさらに詳細に記述する。これらの図におい て、 図１は、既知の同相除去をする差動増幅器を示し、 図２は、ＭＯＳトランジスタを具える本発明による第１の差動増幅器を示し、 図３は、ＭＯＳトランジスタを具える本発明による第２の差動増幅器を示し、 図４は、ＭＯＳトランジスタを具える本発明による第１の線形化差動増幅器を 示し、 図５は、ＭＯＳトランジスタを具える本発明による第２の線形化差動増幅器を 示す。 図１は、既知の同相除去をする差動増幅器を示す。この差動増幅器は、トラン ジスタＴ１およびＴ２から成る第１差動対を含み、これらのトランジスタの第２ 主電極すなわちソースをトランジスタＴ２３の第１主電極すなわちドレインに結 合し、トランジスタＴ２３のソースを電源端子６に結合し、その制御電極すなわ ちゲートを電圧Ｖｂｉａｓ２に結合する。トランジスタＴ１およびＴ２のドレイ ンを、出力端子３および４に各々結合する。トランジスタＴ１およびＴ２のゲー トを、入力端子１および２に各々結合する。前記差動増幅器は、ソース結合した トランジスタＴ３およびＴ４によって形成される第２差動対をさらに具える。ト ランジスタＴ３およびＴ４のゲートを、トランジスタＴ１およびＴ２のゲートに 各々結合する。これらの共通ソースをトランジスタＴ２４のドレインに結合し、 トランジスタＴ２４のソースを電源端子６に結合し、そのゲートをトランジスタ Ｔ２３のゲートに結合する。トランジスタＴ３およびＴ４のドレインを、電流ミ ラーの入力端子５に結合する。前記電流ミラーは、トランジスタＴ２０、Ｔ２１ 、Ｔ２２を具え、これらのトランジスタのソースを電源端子７に結合する。すべ てのこれらのトランジスタのゲートを、トランジスタＴ２２のドレインおよびゲ ートに結合し、トランジスタＴ２２のドレインおよびゲートを、前記電流ミラー の入力端子５に結合する。前記電流ミラーの出力部を、トランジスタＴ２０およ びＴ２１のドレインによって形成し、これらを出力端子３および４に結合する。 入力端子１および２において上昇した同相電圧は、トランジスタＴ２３を通過す る電流を増加させる。この増加した電流は、トランジスタＴ２３の制限されたド レイン−ソース抵抗によって生じる。さらに、入力端子１および２における同相 電圧が第２差動対の第３および第４トランジスタＴ３およびＴ４のゲートにおい ても現れることから、トランジスタＴ２４を流れる電流は、トランジスタＴ２３ を流れる電流と同じ程度増加する。ここで、トランジスタＴ２４と、トランジス タＴ３およびＴ４の並列配置とによって形成される経路を流れる電流は、トラン ジスタＴ２０、Ｔ２１およびＴ２２から成る電流ミラーによって、差動増幅器の 出力端子３および４に供給され、この結果として、前記差動増幅器の出力端子は 釣り合う。これは、効果的な同相除去を提供する。前記第１および第２差動対の 相互コンダクタンスを、電圧Ｖｂｉａｓ２によって調節する。これの欠点は、ト ランジスタＴ２３およびＴ２４が、第１差動対および第２差動対と各々直列に配 置されることである。トランジスタＴ２３およびＴ２４の両端間の電圧降下は、 出力端子３および４において変動する電圧を低下させる。 図２は、ＭＯＳトランジスタを具える本発明による第１の差動増幅器を示す。 図１のトランジスタＴ２３およびＴ２４を、ここでは短絡回路によって置き換え る。図１の電流ミラーを、ここではトランジスタＴ５ないしＴ１０から成る電流 ミラーに置き換える。トランジスタＴ５およびＴ６のソースを互いに接続し、こ のノードを電源端子７に２つのＮＭＯＳトランジスタＴ８およびＴ９の並列配置 を経て接続し、これらのトランジスタＴ８およびＴ９のソースを電源端子７に接 続し、これらのドレインを前記ノードに接続し、これらのゲートを出力端子３お よび４に各々接続する。トランジスタＴ５およびＴ６のゲートを、トランジスタ Ｔ７のソースおよびゲートに接続する。トランジスタＴ１０のドレインをトラン ジスタＴ７のソースに接続し、そのソースを電源端子７に接続し、そのゲートを 基準電圧源１０に接続する。トランジスタＴ５およびＴ６を各々電流源として配 置し、この電流源は、トランジスタＴ７を流れる入力電流に比例する出力電流を 供給する。トランジスタＴ５およびＴ６は、前記第１差動対のトランジスタＴ１ およびＴ２のためのハイインピーダンス負荷を形成する。トランジスタＴ８およ びＴ９は、可変抵抗として機能し、ドレイン電流およびゲート−ソース電圧間の 関係を表す特性の線形領域において動作し、この領域は３極管領域とも呼ばれる 。電源端子７に関係する出力端子３および４における電圧の同時の上昇の結果、 トランジスタＴ８およびＴ９の抵抗値は同時に減少する。結果として、前記ノー ドにおける電圧は減少し、トランジスタＴ５およびＴ６の実効ゲート−ソース電 圧は上昇し、トランジスタＴ５およびＴ６を流れる電流の増加が生じる。この電 流増加の結果、出力端子３および４における電圧が低下する。したがって、出力 端子３および４における同相電圧における変化は、抑制される。例えば、出力端 子３における電圧の上昇と、出力端子４における電圧の低下との結果、トランジ スタＴ８の抵抗値の減少と、トランジスタＴ９の抵抗値の増加とが生じ、これら のトランジスタの並列抵抗はほとんど変化しないかまったく変化しないため、出 力端子３および４における差動モード電圧は抑制されない。前記電流ミラーの効 果は、出力端子３および４における出力電流を、入力端子５における入力電流と 等しくすることである。前記電流ミラーは、トランジスタＴ８、Ｔ９およびＴ１ ０が等しい面積を有する場合、これらのトランジスタのドレイン−ソース電圧が 等しくなるように動作する。結果として、トランジスタＴ８およびＴ９のゲート 電圧は、トランジスタＴ１０のゲート電圧と等しくなる。続いて、出力端子３お よび４における直流レベルがトランジスタＴ１０のゲート電圧と等しくなり、結 果として入力端子１および２における同相電圧に依存しなくなる。トランジスタ Ｔ１およびＴ２の相互コンダクタンスが、ドレイン−ソース電圧の関数として変 化することから、トランジスタＴ１およびＴ２の相互コンダクタンスを、トラン ジスタＴ１０のゲート電圧を調節することによって、このためにバイアス電流を 必要とすることなく、調節することもできる。これは、トランジスタＴ１、Ｔ２ 、Ｔ３およびＴ４が、ゲート−ソース電圧がドレイン−ソース電圧より高い線形 領域において動作する場合、特に可能である。実際問題として、トランジスタＴ １、Ｔ２、Ｔ３およびＴ４が、これらの線形領域において動作しない場合、それ にもかかわらず相互コンダクタの相互コンダクタンスの制御は、前記相互コンダ クタの入力端子を、トランジスタＴ１、Ｔ２、Ｔ３およびＴ４の相互コンダクタ ンスの制御を調節することができる直流出力電圧を有する前記相互コンダクタの 出力端子に接続することによって得られる。 図３は、ＭＯＳトランジスタおよび改善した電流ミラーを具える本発明による 第２の差動増幅器を示す。図２と比較すると、この電流ミラーは、ソースを電源 端子７に接続した追加のトランジスタＴ８ＢおよびＴ９Ｂを具える。トランジス タＴ８ＢおよびＴ９Ｂのゲートを、トランジスタＴ８ＡおよびＴ９Ａのゲートに 各々接続する。トランジスタＴ８ＢおよびＴ９Ｂのドレインを、トランジスタＴ ８ＡおよびＴ９Ａのドレインに各々接続する。トランジスタＴ８ＡおよびＴ９Ａ のドレイン間の結合を、ここでは分離する。トランジスタＴ５およびＴ６は、ノ イズ電流Ｉｎ５およびＩｎ６を生成し、これらのノイズ電流をトランジスタＴ５ およびＴ６のドレイン−ソース電流経路に並列のノイズ源によって発生する。ノ イズ電流Ｉｎ５の振幅は、トランジスタＴ５のソースから見たインピーダンスに 特に依存する。このインピーダンスは、Ｒｏ５＋Ｒｐに等しく、ここで（図２参 照）、 −Ｒｏ５をトランジスタＴ５の出力抵抗とし、 −ＲｐをＲｏ６およびＲ８９の並列抵抗とし、 −Ｒｏ６をトランジスタＴ６の出力抵抗とし、 −Ｒ８９をトランジスタＴ８およびＴ９の並列抵抗とする。出力抵抗Ｒｏ５およ びＲｏ６は、トランジスタＴ５およびＴ６の１／ｇ_mに各々等しく、ここでｇ_mを 、各々トランジスタＴ５およびＴ６の相互コンダクタンスとする。ノイズ電流Ｉ ｎ５は、電源端子７に部分的に漏れ、残りはトランジスタＴ６を通って流れ、し たがって、出力端子３および４において差動モードノイズ電流を発生する。同様 な効果がトランジスタＴ６のノイズによって引き起こされ、合計の差動モードノ イズ電流はトランジスタＴ５およびＴ６の寄与の合計となる。図２におけるトラ ンジスタＴ８およびＴ９によって発生されるかもしれないどのようなノイズも、 トランジスタＴ５およびＴ６に共通して等しく分配され、出力端子３および４に おいて同相ノイズ電流が発生することは抑制される。 トランジスタＴ５およびＴ６の差動モードノイズ電流の妨害電圧を低減するた めに、図２のトランジスタＴ８を、トランジスタＴ５と直列のトランジスタＴ８ Ａと、トランジスタＴ６と直列のトランジスタＴ８Ｂとに分割し、図２のトラン ジスタＴ９を、トランジスタＴ６と直列のトランジスタＴ９Ａと、トランジスタ Ｔ５と直列のトランジスタＴ９Ｂとに分割する。２つのトランジスタＴ８Ａおよ びＴ８Ｂのゲートを、出力端子３に接続する。２つのトランジスタＴ９Ａおよび Ｔ９Ｂのゲートを、出力端子４に接続する。トランジスタＴ８ＡおよびＴ８Ｂを 、元のトランジスタＴ８を半分に分割することによって得ることができ、結果と して得られるトランジスタは、各々元のトランジスタ面積の半分を有するが、こ れは必須ではない。同じことは、トランジスタＴ９ＡおよびＴ９Ｂに対しても有 効である。この処置の結果、トランジスタＴ４およびＴ６のソースから見たイン ピーダンスは、相当に上昇し、図２のトランジスタＴ８およびＴ９の同相除去の 効果は保持される。トランジスタＴ８およびＴ９を二等分した場合、個々のトラ ンジスタＴ８Ａ、Ｔ８Ｂ、Ｔ９ＡおよびＴ９Ｂは、元のトランジスタＴ８および Ｔ９の２倍の大きさの抵抗値を各々有する。並列接続されたトランジスタＴ８Ａ およびＴ９Ａの抵抗値は２倍になるが、これらのトランジスタを流れる電流は半 分になり、その結果、トランジスタＴ５のソース電圧は変化しない。ここでトラ ンジスタＴ５のソースは、Ｒｏ５に加えトランジスタＴ８ＡおよびＴ９Ａの並列 抵抗を認識し、これを、既に記述したようにトランジスタＴ８およびＴ９の元の 並列抵抗の２倍にすることができる。さらに、トランジスタＴ５およびＴ６のソ ース間の接続が無くなるため、もはやノイズ電流Ｉｎ５は、トランジスタＴ６に 出力抵抗Ｒｏ６を経て流れない。トランジスタＴ５およびＴ６の実効相互コンダ クタンスは十分に低下し、結果として、出力端子３および４における差動モード ノイズ電流は十分に減少する。 図４は、ＭＯＳトランジスタを具える本発明による線形化差動増幅器を示す。 図３と比較すると、カスコードトランジスタＣＴ１、ＣＴ２およびＣＴ３を追加 し、トランジスタＴ１、Ｔ２、Ｔ３およびＴ４のドレインを、各々前記電流ミラ ーの第１出力端子３、第２出力端子４、入力端子５および入力端子５に、各々第 １（ＣＴ１）、第２（ＣＴ２）、第３（ＣＴ３）および第３（ＣＴ３）カスコー ドトランジスタの第１および第２主電極間の電流経路を経て結合し、これらのカ スコードトランジスタの個々のゲートを、第２基準電圧源１１に結合している。 カスコードトランジスタＣＴ１、ＣＴ２およびＣＴ３によって、トランジスタＴ １、Ｔ２、Ｔ３およびＴ４のドレイン−ソース電圧は、一定に保持される。トラ ンジスタＴ１、Ｔ２、Ｔ３およびＴ４が、これらの線形領域において動作する場 合、個々のトランジスタに印加されるゲート−ソース電圧とドレイン電流との間 に線形的関係が存在する。この関係は、 Ｉｄｓ＝Ｋｎ（Ｖｇｓ−Ｖｔｎ−Ｖｄｓ／２）＊Ｖｄｓ によって与えられ、ここで、 Ｉｄｓ＝ドレイン−ソース電流 Ｋｎ＝トランジスタの定数 Ｖｇｓ＝ゲート−ソース電圧 Ｖｔｎ＝しきい値電圧 Ｖｄｓ＝ドレイン−ソース電圧 である。ここで、差動相互コンダクタンスＳｄｉｆｆは、 Ｓｄｉｆｆ＝［（Ｉｄｓ１−Ｉｄｓ２）／２］／［Ｖ１−Ｖ２］ ＝Ｋｎ＊Ｖｄｓ／２ であり、ここで、 Ｉｄｓ１＝トランジスタＴ１のドレイン−ソース電流 Ｉｄｓ２＝トランジスタＴ２のドレイン−ソース電流 Ｖ１＝トランジスタＴ１のゲート−ソース電圧 Ｖ２＝トランジスタＴ２のゲート−ソース電圧 Ｖｄｓ＝トランジスタＴ１およびＴ２のドレイン−ソース電圧 である。ここで、もはや基準電圧源１０をトランジスタＴ１およびＴ２のドレイ ン−ソース電圧の調節には使用しないが、出力端子３および４における直流レベ ルの設定に使用する。 図５は、ＭＯＳトランジスタを具える本発明による第２の線形化差動増幅器を 示す。図４と比較すると、もはやカスコードトランジスタＣＴ１、ＣＴ２および ＣＴ３のゲートを相互接続しておらず、第２基準電圧源１１を省いている。図４ に比較して加えられたものは、第１、第２および第３電流源Ｊ１、Ｊ２およびＪ ３であり、これらの電流源を、第２電源端子７と、第１、第２および第３カスコ ードトランジスタＣＴ１、ＣＴ２およびＣＴ３のゲートとの間に各々結合する。 さらに、トランジスタＴ１１、Ｔ１２およびＴ１３を追加し、これらのトランジ スタのドレインを、第１、第２および第３カスコードトランジスタＣＴ１、ＣＴ ２およびＣＴ３のゲートに各々結合し、これらのソースを第１電源端子６に結合 する。トランジスタＴ１１、Ｔ１２およびＴ１３のゲートを、第１、第２および 第３カスコードトランジスタＣＴ１、ＣＴ２およびＣＴ３のソースに各々結合す る。以下のようにフィードバック動作し、例として、トランジスタＴ１、Ｔ１１ およびＣＴ１を選択する。トランジスタＴ１１のドレイン−ソース電圧が、トラ ンジスタＴ１を流れる（および、結果としてトランジスタＣＴ１も流れる）所定 の電流に対して低下した場合、トランジスタＴ１１のゲート電圧も低下する。結 果として、トランジスタＴ１１の″抵抗値″は増加し、トランジスタＣＴ１のゲ ートにおける電圧の上昇を引き起こす。トランジスタＣＴ１を流れる電流が変化 しないことから、トランジスタＣＴ１のソース電圧も上昇し、この結果として、 トランジスタＴ１のドレイン−ソース電圧は上昇する。これは、トランジスタＴ １１のゲート電圧のトランジスタＣＴ１のゲート電圧に対するフィードバックの 結果、トランジスタＴ１のドレイン−ソース電圧の効果的な制御が生じ、この電 圧が一定に保持されることを意味する。トランジスタＴ１のドレイン−ソース電 圧を一定に保持することによって、ゲート−ソース電圧からドレイン電流への線 形的な変換が得られる。 前記電流ミラーの入力電流と出力電流との比は、１である必要はない。しかし ながら、トランジスタＴ１およびＴ２を流れる電流と、トランジスタＴ３および Ｔ４を流れる電流との比を、前記電流ミラーにおける電流比に等しくすべきであ る。図４に示す回路配置を、カスコードトランジスタＣＴ１、ＣＴ２およびＣＴ ３および／またはトランジスタＴ５、Ｔ６およびＴ７をバイポーラトランジスタ として構成し、この場合において、ベース、エミッタおよびコレクタが、ＭＯＳ トランジスタのゲート、ソースおよびドレインの代わりをする。これは、より高 い出力インピーダンスが出力端子３および４において得られ、飽和バイポーラト ランジスタのコレクターエミッタ電圧は、飽和ＭＯＳトランジスタのドレイン− ソース電圧より一般に低いため、電源電圧をより低くすることができるという利 点を有する。また、バイポーラトランジスタのベース−エミッタ接合の両端間の 電圧降下は、ＭＯＳトランジスタのゲート−ソース電圧より一般に低く、これは トランジスタＴ１０に関して重要である。さらに、トランジスタＴ１、Ｔ２、Ｔ ３およびＴ４にバイポーラトランジスタを使用することが可能である。

Claims (1)

1. 【特許請求の範囲】 １． 第１主電極、第２主電極および制御電極を各々有する第１ないし第４トラ ンジスタ（Ｔ１，Ｔ２，Ｔ３，Ｔ４）を具え、入力端子（５）、第１出力端子（ ３）および第２出力端子（４）を有する電流ミラーをさらに具える、同相除去を する差動増幅器であって、 前記第１（Ｔ１）および第３（Ｔ３）トランジスタの制御電極を前記差動増 幅器の第１入力端子（１）に結合し、 前記第２（Ｔ２）および第４（Ｔ４）トランジスタの制御電極を前記差動増 幅器の第２入力端子（２）に結合し、 前記第１ないし第４トランジスタ（Ｔ１，Ｔ２，Ｔ３，Ｔ４）の第２主電極 を第１電源端子（６）に結合し、 前記第１および第２トランジスタ（Ｔ１，Ｔ２）の第１主電極を前記電流ミ ラーの第１（３）および第２（４）出力端子に各々結合し、 前記第３（Ｔ３）および第４（Ｔ４）トランジスタの第１主電極を前記電流 ミラーの入力端子（５）に結合した差動増幅器において、前記電流ミラーが、第 １主電極、第２主電極および制御電極を各々有する第５ないし第１０トランジス タ（Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ９，Ｔ１０）を具え、 前記第５（Ｔ５）、第６（Ｔ６）および第７（Ｔ７）トランジスタの第１主 電極を前記電流ミラーの第１出力端子（３）、第２出力端子（４）および入力端 子（５）に各々結合し、これらの第２主電極を前記第８（Ｔ８）、第９（Ｔ９） および第１０（Ｔ１０）トランジスタの第１主電極に結合し、これらの制御電極 を第７トランジスタ（Ｔ７）の第１主電極に結合し、 前記第８（Ｔ８）、第９（Ｔ９）および第１０（Ｔ１０）トランジスタの第 ２主電極を第２電源端子（７）に結合し、 前記第８（Ｔ８）および第９（Ｔ９）トランジスタの制御電極を前記電流ミ ラーの第１（３）および第２（４）出力端子に各々結合し、 前記第１０トランジスタ（Ｔ１０）の制御電極を第１基準電圧を発生する第 １基準電圧源（１０）に結合し、 前記第８トランジスタ（Ｔ８）の第１主電極を前記第９トランジスタ（Ｔ９ ）の第１主電極に結合したことを特徴とする差動増幅器。 ２． 第１主電極、第２主電極および制御電極を各々有する第１ないし第４トラ ンジスタ（Ｔ１，Ｔ２，Ｔ３，Ｔ４）と、入力端子（５）、第１出力端子（３） および第２出力端子（４）を有する電流ミラーとを具える、低電源電圧に対して 同相除去をする差動増幅器であって、 前記第１（Ｔ１）および第３（Ｔ３）トランジスタの制御電極を前記差動増 幅器の第１入力端子（１）に結合し、 前記第２（Ｔ２）および第４（Ｔ４）トランジスタの制御電極を前記差動増 幅器の第２入力端子（２）に結合し、 前記第１ないし第４トランジスタ（Ｔ１，Ｔ２，Ｔ３，Ｔ４）の第２主電極 を第１電源端子（６）に結合し、 前記第１および第２トランジスタ（Ｔ１，Ｔ２）の第１主電極を前記電流ミ ラーの第１（３）および第２（４）出力端子に各々結合し、これらの出力端子（ ３，４）が前記差動増幅器の出力端子も形成し、 前記第３（Ｔ３）および第４（Ｔ４）トランジスタの第１主電極を前記電流 ミラーの入力端子（５）に結合した差動増幅器において、前記電流ミラーが、第 １主電極、第２主電極および制御電極を各々有する第５ないし第１２トランジス タ（Ｔ５，Ｔ６，Ｔ７，Ｔ８Ａ，Ｔ９Ａ，Ｔ１０，Ｔ８Ｂ，Ｔ９Ｂ）を具え、 第５（Ｔ５）、第６（Ｔ６）および第７（Ｔ７）トランジスタの第１主電極 を前記電流ミラーの第１出力端子（３）、第２出力端子（４）および入力端子（ ５）に各々結合し、これらの第２主電極を前記第８（Ｔ８Ａ）、第９（Ｔ９Ａ） および第１０（Ｔ１０）トランジスタの第１主電極に各々結合し、これらの制御 電極を前記第７トランジスタ（Ｔ７）の第１主電極に結合し、 前記第８（Ｔ８Ａ）、第９（Ｔ９Ａ）、第１０（Ｔ１０）、第１１（Ｔ８Ｂ ）および第１２（Ｔ９Ｂ）トランジスタの第２主電極を第２電源端子（７）に結 合し、 前記第８（Ｔ８Ａ）および第９（Ｔ９Ａ）トランジスタの制御電極を前記電 流ミラーの第１（３）および第２（４）出力端子に各々結合し、 前記第１０トランジスタ（Ｔ１０）の制御電極を第１基準電圧発生する第１ 基準電圧源（１０）に結合し、 前記第１１（Ｔ８Ｂ）および第１２（Ｔ９Ｂ）トランジスタの制御電極を前 記第８（Ｔ８Ａ）および第９（Ｔ９Ａ）トランジスタの制御電極に各々結合し、 前記第１１（Ｔ８Ｂ）および第１２（Ｔ９Ｂ）トランジスタの第１主電極を 前記第６（Ｔ６）および第５（Ｔ５）トランジスタの第２主電極に各々結合した ことを特徴とする差動増幅器。 ３． 請求の範囲２に記載の差動増幅器において、前記第８（Ｔ８Ａ）、第９（ Ｔ９Ａ）、第１１（Ｔ８Ｂ）および第１２（Ｔ９Ｂ）トランジスタの各々が、前 記第１０トランジスタ（Ｔ１０）の面積の半分にほぼ等しい面積を有することを 特徴とする差動増幅器。 ４． 請求の範囲１、２または３に記載の差動増幅器において、前記第３（Ｔ３ ）および第４（Ｔ４）トランジスタの各々が、前記第１（Ｔ１）および第２（Ｔ ２）トランジスタの各々の面積の半分にほぼ等しい面積を有することを特徴とす る差動増幅器。 ５． 請求の範囲１、２、３または４に記載の差動増幅器において、前記第１ト ランジスタ（Ｔ１）の第１主電極を前記第１出力端子（３）に第１カスコードト ランジスタ（ＣＴ１）の主電流経路を経て結合し、前記第２トランジスタ（Ｔ２ ）の第１主電極を前記第２出力端子（４）に第２カスコードトランジスタ（ＣＴ ２）の主電流経路を経て結合し、前記第３および第４トランジスタ（Ｔ３，Ｔ４ ）の第１主電極を前記電流ミラーの入力端子（５）に第３カスコードトランジス タ（ＣＴ３）の主電流経路を経て結合し、前記差動増幅器が、前記第１、第２お よび第３カスコードトランジスタ（ＣＴ１，ＣＴ２，ＣＴ３）の制御電極に各々 のバイアス電圧を供給する手段を具えることを特徴とする差動増幅器。 ６． 請求の範囲５に記載の差動増幅器において、前記第１、第２および第３カ スコードトランジスタ（ＣＴ１，ＣＴ２，ＣＴ３）の制御電極に各々のバイアス 電圧を提供する手段が第２基準電圧源（１１）を具え、この電圧源を前記第 １、第２および第３カスコードトランジスタ（ＣＴ１，ＣＴ２，ＣＴ３）の制御 電極に結合したことを特徴とする差動増幅器。 ７． 請求の範囲５に記載の差動増幅器において、前記第１、第２および第３カ スコードトランジスタ（ＣＴ１，ＣＴ２，ＣＴ３）の制御電極に各々のバイアス 電圧を供給する手段が、第１主電極、第２主電極および制御電極を各々有する第 １３、第１４および第１５トランジスタ（Ｔ１１，Ｔ１２，Ｔ１３）を具え、前 記手段が第１、第２および第３電流源（Ｊ１，Ｊ２，Ｊ３）をさらに具え、 前記第１、第２および第３電流源（Ｊ１，Ｊ２，Ｊ３）を、前記第２電源端 子（７）と、前記第１、第２および第３カスコードトランジスタ（ＣＴ１，ＣＴ ２，ＣＴ３）の制御電極との間に各々結合し、 前記第１３、第１４および第１５トランジスタ（Ｔ１１，Ｔ１２，Ｔ１３） の制御電極を前記第１、第２および第３カスコードトランジスタ（ＣＴ１，ＣＴ ２，ＣＴ３）の第２主電極に各々結合し、 前記第１３、第１４および第１５トランジスタ（Ｔ１１，Ｔ１２，Ｔ１３） の第１主電極を前記第１、第２および第３カスコードトランジスタ（ＣＴ１，Ｃ Ｔ２，ＣＴ３）の制御電極に各々結合し、 前記第１３、第１４および第１５トランジスタ（Ｔ１１，Ｔ１２，Ｔ１３） の第２主電極を前記第１電源端子（６）に結合したことを特徴とする差動増幅器 。