JP3380026B2 - 共通モード阻止性能を有する差動増幅器 - Google Patents
共通モード阻止性能を有する差動増幅器Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
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- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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- H03F3/45493—Measuring at the loading circuit of the differential amplifier
- H03F3/45511—Controlling the loading circuit of the differential amplifier
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- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45636—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedback means
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Description
【０００１】
【産業上の利用分野】本発明は、−相互に結合さた第１
主電極を有する第１トランジスタと第２トランジスタと
を具える差動対と、−前記差動対へバイアス電流を供給
するために前記第１主電極へ結合される手段と、−前記
第１トランジスタと第２トランジスタとの第２主電極へ
それぞれ結合された第１出力端子と第２出力端子と、−
供給端子及び該供給端子に対する基準電圧を発生するた
めの基準電圧源と、−第１主電極と第２主電極及び制御
電極を各々有する第３トランジスタ及び第４トランジス
タであって、これらの第３トランジスタと第４トランジ
スタの第２主電極はそれぞれ第１出力端子と第２出力端
子へ結合されており、且つ第３トランジスタと第４トラ
ンジスタの制御電極が基準電圧源へ結合されている第３
トランジスタ及び第４トランジスタと、−第１主電極と
第２主電極及び制御電極を各々有する第５トランジスタ
及び第６トランジスタであって、第５トランジスタの第
１主電極と第２主電極はそれぞれ供給端子と第３トラン
ジスタの第１主電極へ結合されており、第６トランジス
タの第１主電極と第２主電極はそれぞれ供給端子と第４
トランジスタの第１主電極へ接続されて、且つ第５トラ
ンジスタと第６トランジスタの制御電極がそれぞれ第１
出力端子と第２出力端子へ結合されている第５トランジ
スタ及び第６トランジスタと、を具えている共通モード
阻止性能を有する差動増幅器に関するものである。
主電極を有する第１トランジスタと第２トランジスタと
を具える差動対と、−前記差動対へバイアス電流を供給
するために前記第１主電極へ結合される手段と、−前記
第１トランジスタと第２トランジスタとの第２主電極へ
それぞれ結合された第１出力端子と第２出力端子と、−
供給端子及び該供給端子に対する基準電圧を発生するた
めの基準電圧源と、−第１主電極と第２主電極及び制御
電極を各々有する第３トランジスタ及び第４トランジス
タであって、これらの第３トランジスタと第４トランジ
スタの第２主電極はそれぞれ第１出力端子と第２出力端
子へ結合されており、且つ第３トランジスタと第４トラ
ンジスタの制御電極が基準電圧源へ結合されている第３
トランジスタ及び第４トランジスタと、−第１主電極と
第２主電極及び制御電極を各々有する第５トランジスタ
及び第６トランジスタであって、第５トランジスタの第
１主電極と第２主電極はそれぞれ供給端子と第３トラン
ジスタの第１主電極へ結合されており、第６トランジス
タの第１主電極と第２主電極はそれぞれ供給端子と第４
トランジスタの第１主電極へ接続されて、且つ第５トラ
ンジスタと第６トランジスタの制御電極がそれぞれ第１
出力端子と第２出力端子へ結合されている第５トランジ
スタ及び第６トランジスタと、を具えている共通モード
阻止性能を有する差動増幅器に関するものである。
【０００２】
【従来の技術】そのような差動増幅器は、なかんずく欧
州特許出願第0,325,299 号、特にそれの図１から、及び
S.J Daubert 他によりIEEE Journal of Solid State Ci
rcuitsの第27巻、第５号、1992年５月発行の第 821〜83
0 ページに記載された論文 "ATransistor-Only Current
-Mode Sigma Delta Modulator" 、特にその図６から既
知である。前記欧州特許出願に開示された差動増幅器に
おいては、差動対の第１トランジスタと第２トランジス
タが第１組のカスコードトランジスタを介して出力端子
へ結合され、且つ第３トランジスタと第４トランジスタ
が第２組のカスコードトランジスタを介して出力端子へ
結合されている。前記の論文から既知の差動増幅器にお
いては、差動対の第１トランジスタと第２トランジスタ
及び第３トランジスタと第４トランジスタが、同じ組の
カスコードトランジスタを介して出力端子へ結合されて
いる。しかしながら、両方の従来技術の差動増幅器にお
いては、第３トランジスタと第４トランジスタの第１主
電極が相互接続され、かくして形成された結合点が並列
接続された第５トランジスタと第６トランジスタの主電
流通路を介して供給端子へ接続されている。第３トラン
ジスタと第４トランジスタは電流源として配設され且つ
その差動対の第１トランジスタと第２トランジスタへ高
インピーダンス負荷を提供する。出力端子においては差
動対が第５トランジスタと第６トランジスタによって共
通モード成分が抑制された出力電圧を導出し、それらの
第５トランジスタと第６トランジスタは制御可能な抵抗
として運転され且つ抵抗を制御するために出力端子へ結
合された制御電極を有している。これらの従来技術の差
動増幅器においては、出力電圧の同時の増加が第５トラ
ンジスタと第６トランジスタの抵抗を同時に低減せし
め、その結果として第３トランジスタと第４トランジス
タの間の結合点での電圧が減少する。第３トランジスタ
と第４トランジスタの制御電極が一定の基準電圧へ接続
されているので、この結合点での電圧の減少は第３トラ
ンジスタと第４トランジスタにおける電流を増大せしめ
る。この電流増大が出力電圧の共通モード増大を補償す
る。出力電圧の差動モード成分は、その場合には例えば
第５トランジスタの抵抗増大が第６トランジスタの抵抗
減少により相殺されるので影響を受けず、その結果とし
第５トランジスタと第６トランジスタの並列抵抗は実質
的に一定のままである。
州特許出願第0,325,299 号、特にそれの図１から、及び
S.J Daubert 他によりIEEE Journal of Solid State Ci
rcuitsの第27巻、第５号、1992年５月発行の第 821〜83
0 ページに記載された論文 "ATransistor-Only Current
-Mode Sigma Delta Modulator" 、特にその図６から既
知である。前記欧州特許出願に開示された差動増幅器に
おいては、差動対の第１トランジスタと第２トランジス
タが第１組のカスコードトランジスタを介して出力端子
へ結合され、且つ第３トランジスタと第４トランジスタ
が第２組のカスコードトランジスタを介して出力端子へ
結合されている。前記の論文から既知の差動増幅器にお
いては、差動対の第１トランジスタと第２トランジスタ
及び第３トランジスタと第４トランジスタが、同じ組の
カスコードトランジスタを介して出力端子へ結合されて
いる。しかしながら、両方の従来技術の差動増幅器にお
いては、第３トランジスタと第４トランジスタの第１主
電極が相互接続され、かくして形成された結合点が並列
接続された第５トランジスタと第６トランジスタの主電
流通路を介して供給端子へ接続されている。第３トラン
ジスタと第４トランジスタは電流源として配設され且つ
その差動対の第１トランジスタと第２トランジスタへ高
インピーダンス負荷を提供する。出力端子においては差
動対が第５トランジスタと第６トランジスタによって共
通モード成分が抑制された出力電圧を導出し、それらの
第５トランジスタと第６トランジスタは制御可能な抵抗
として運転され且つ抵抗を制御するために出力端子へ結
合された制御電極を有している。これらの従来技術の差
動増幅器においては、出力電圧の同時の増加が第５トラ
ンジスタと第６トランジスタの抵抗を同時に低減せし
め、その結果として第３トランジスタと第４トランジス
タの間の結合点での電圧が減少する。第３トランジスタ
と第４トランジスタの制御電極が一定の基準電圧へ接続
されているので、この結合点での電圧の減少は第３トラ
ンジスタと第４トランジスタにおける電流を増大せしめ
る。この電流増大が出力電圧の共通モード増大を補償す
る。出力電圧の差動モード成分は、その場合には例えば
第５トランジスタの抵抗増大が第６トランジスタの抵抗
減少により相殺されるので影響を受けず、その結果とし
第５トランジスタと第６トランジスタの並列抵抗は実質
的に一定のままである。
【０００３】第３トランジスタと第４トランジスタが各
々出力端子に雑音電流を導入する。この雑音電流は第３
トランジスタと第４トランジスタの制御電極と直列な等
価雑音電圧源により起こされることが推測され得る。出
力端子において第３トランジスタの等価雑音電圧源が差
動雑音電流を生じ、その大きさは第３トランジスタの第
２主電極により等価的に見られるインピーダンスによっ
てなかんずく決定される。このインピーダンスは、第３
トランジスタと第４トランジスタの第１主電極が相互接
続さているので、第３トランジスタの相互コンダクタン
スの逆数の約二倍と等しい。同じことが第４トランジス
タによって起こされる差動雑音電流にも適合する。この
実効インピーダンスは比較的低く、且つ従来技術の差動
増幅器の出力信号への第３トランジスタと第４トランジ
スタの差動雑音寄与が比較的に高い。第３トランジスタ
と第４トランジスタの第１主電極と直列に付加的な抵抗
を配設することにより実効インピーダンスを増大する
と、これらのトランジスタの制御電極での雑音電圧の利
得が低減するが、それは制御できる抵抗として動作して
いる第５トランジスタと第６トランジスタの共通モード
阻止性能の効果も低減する。
々出力端子に雑音電流を導入する。この雑音電流は第３
トランジスタと第４トランジスタの制御電極と直列な等
価雑音電圧源により起こされることが推測され得る。出
力端子において第３トランジスタの等価雑音電圧源が差
動雑音電流を生じ、その大きさは第３トランジスタの第
２主電極により等価的に見られるインピーダンスによっ
てなかんずく決定される。このインピーダンスは、第３
トランジスタと第４トランジスタの第１主電極が相互接
続さているので、第３トランジスタの相互コンダクタン
スの逆数の約二倍と等しい。同じことが第４トランジス
タによって起こされる差動雑音電流にも適合する。この
実効インピーダンスは比較的低く、且つ従来技術の差動
増幅器の出力信号への第３トランジスタと第４トランジ
スタの差動雑音寄与が比較的に高い。第３トランジスタ
と第４トランジスタの第１主電極と直列に付加的な抵抗
を配設することにより実効インピーダンスを増大する
と、これらのトランジスタの制御電極での雑音電圧の利
得が低減するが、それは制御できる抵抗として動作して
いる第５トランジスタと第６トランジスタの共通モード
阻止性能の効果も低減する。
【０００４】
【発明が解決しようとする課題】共通モード効果は維持
されながら出力信号への第３トランジスタと第４トラン
ジスタの差動雑音寄与が低減された共通モード阻止性能
を有する差動増幅器を提供することが本発明の目的であ
る。
されながら出力信号への第３トランジスタと第４トラン
ジスタの差動雑音寄与が低減された共通モード阻止性能
を有する差動増幅器を提供することが本発明の目的であ
る。
【０００５】
【課題を解決するための手段】本発明によると、これを
達成するために、冒頭部分で定義した種類の共通モード
阻止性能を有する差動増幅器は、該差動増幅器が更に、
制御電極と第１主電極及び第２主電極を有する別の第５
トランジスタを具え、該トランジスタの制御電極は第１
出力端子へ結合され、且つ該トランジスタの第１主電極
は供給端子へ結合され且つ第２主電極は第４トランジス
タの第１主電極へ接続されており、また制御電極と第１
主電極及び第２主電極を有する別の第６トランジスタを
具え、該トランジスタの制御電極は第２出力端子へ結合
され、且つ該トランジスタの第１主電極は供給端子へ結
合され且つ第２主電極は前記第３トランジスタの第１主
電極へ結合さていることを特徴としている。
達成するために、冒頭部分で定義した種類の共通モード
阻止性能を有する差動増幅器は、該差動増幅器が更に、
制御電極と第１主電極及び第２主電極を有する別の第５
トランジスタを具え、該トランジスタの制御電極は第１
出力端子へ結合され、且つ該トランジスタの第１主電極
は供給端子へ結合され且つ第２主電極は第４トランジス
タの第１主電極へ接続されており、また制御電極と第１
主電極及び第２主電極を有する別の第６トランジスタを
具え、該トランジスタの制御電極は第２出力端子へ結合
され、且つ該トランジスタの第１主電極は供給端子へ結
合され且つ第２主電極は前記第３トランジスタの第１主
電極へ結合さていることを特徴としている。
【０００６】今や第３トランジスタと第４トランジスタ
の第１主電極は相互接続されない。別の第５トランジス
タと別の第６トランジスタとを付加することにより、第
５トランジスタと第６トランジスタは、一方は第３トラ
ンジスタと直列に配設され且つ他方は第４トランジスタ
と直列に配設された各々二つのトランジスタに分割され
たトランジスタとみなされ得る。分割された第５トラン
ジスタの制御電極は第１出力端子へ結合され且つ分割さ
れた第６トランジスタの制御電極は第２出力端子へ結合
される。かくして、第３トランジスタと第４トランジス
タは、効果が既知の共通モード制御の効果と類似してい
る個別の共通モード制御機能を有する。しかしながら、
第３トランジスタと第４トランジスタとの双方の第１主
電極により見られるインピーダンスは今や増大され、且
つ第３トランジスタ又は第４トランジスタの相互コンダ
クタンスの逆数に、並列に接続さた元の第５トランジス
タと第６トランジスタにより表される抵抗の２倍を加算
したものの１倍に今や等しくなる。このことが第３トラ
ンジスタと第４トランジスタの制御電極での等価雑音電
圧の利得の大幅な低減となる。分割された第５トランジ
スタと第６トランジスタにより生じる出力端子における
付加的な雑音電流は、第３トランジスタと第４トランジ
スタの雑音寄与よりも大幅に小さく且つ無視され得る。
の第１主電極は相互接続されない。別の第５トランジス
タと別の第６トランジスタとを付加することにより、第
５トランジスタと第６トランジスタは、一方は第３トラ
ンジスタと直列に配設され且つ他方は第４トランジスタ
と直列に配設された各々二つのトランジスタに分割され
たトランジスタとみなされ得る。分割された第５トラン
ジスタの制御電極は第１出力端子へ結合され且つ分割さ
れた第６トランジスタの制御電極は第２出力端子へ結合
される。かくして、第３トランジスタと第４トランジス
タは、効果が既知の共通モード制御の効果と類似してい
る個別の共通モード制御機能を有する。しかしながら、
第３トランジスタと第４トランジスタとの双方の第１主
電極により見られるインピーダンスは今や増大され、且
つ第３トランジスタ又は第４トランジスタの相互コンダ
クタンスの逆数に、並列に接続さた元の第５トランジス
タと第６トランジスタにより表される抵抗の２倍を加算
したものの１倍に今や等しくなる。このことが第３トラ
ンジスタと第４トランジスタの制御電極での等価雑音電
圧の利得の大幅な低減となる。分割された第５トランジ
スタと第６トランジスタにより生じる出力端子における
付加的な雑音電流は、第３トランジスタと第４トランジ
スタの雑音寄与よりも大幅に小さく且つ無視され得る。
【０００７】
【実施例】本発明のこれらの及びその他の態様を添付の
図面を参照して説明し且つ明確化しよう。
図面を参照して説明し且つ明確化しよう。
【０００８】これらの図面では、同じ機能又は目的を有
する要素は同じ参照符号を有している。
する要素は同じ参照符号を有している。
【０００９】図１は共通モード阻止性能を有する従来技
術の差動増幅器を示している。PMOSトランジスタT1とT2
が差動対として配設され、第１主電極すなわちソースが
電流源２を介して正の供給端子４へ接続されている。こ
のトランジスタT1とT2の制御電極すなわちゲートは入力
信号を受け取るために入力端子６と８へ接続されてい
る。トランジスタT1とT2の第２主電極すなわちドレイン
はそれぞれ出力端子10と12、及びそれぞれNMOSトランジ
スタT3とT4のドレインへ結合されておいる。トランジス
タT3とT4のゲートは基準電圧源16へ接続されている基準
電圧端子14へ接続されており、基準電圧源16は負の供給
端子18に対する基準電圧Vrefを発生する。トランジスタ
T3とT4は電流源として配設されており且つ差動対のトラ
ンジスタT1とT2へ高インピーダンス負荷を提供する。ト
ランジスタT3とT4のソースは相互接続され且つそれらの
結合点は２個のNMOSトランジスタT5とT6の並列配設を介
して負の供給端子18へ接続されており、それらのトラン
ジスタT5とT6はソースが負の供給端子18へ接続され、ド
レインが前記の結合点へ接続され、且つゲートがそれぞ
れ出力端子10と12へ接続されている。これらのトランジ
スタT5とT6は制御可能な抵抗として働き、且つドレイン
電流とゲート−ソース電圧の間の関係を規定する特性の
線形領域内にバイアスされている。出力端子10と12での
電圧の同時の増大はトランジスタT5とT6の抵抗の同時の
減少となる。この結果として、前記の結合点での電圧は
減少し、且つトランジスタT3とT4の実効ゲート−ソース
電圧が増大して、トランジスタT3とT4を通る電流を増大
させる。この電流増大が出力端子10と12上の電圧の減少
となる。出力端子10と12上の共通モード電圧の変化はか
くして抑制される。例えば出力端子10での電圧の上昇と
出力端子12での電圧の減少は、トランジスタT5の抵抗の
減少とトランジスタT6の抵抗の増大となり、トランジス
タT5とT6の並列抵抗はほとんど変化しないか又はまった
く変化しないので、出力端子10と12上の差動モード電圧
は抑制されない。
術の差動増幅器を示している。PMOSトランジスタT1とT2
が差動対として配設され、第１主電極すなわちソースが
電流源２を介して正の供給端子４へ接続されている。こ
のトランジスタT1とT2の制御電極すなわちゲートは入力
信号を受け取るために入力端子６と８へ接続されてい
る。トランジスタT1とT2の第２主電極すなわちドレイン
はそれぞれ出力端子10と12、及びそれぞれNMOSトランジ
スタT3とT4のドレインへ結合されておいる。トランジス
タT3とT4のゲートは基準電圧源16へ接続されている基準
電圧端子14へ接続されており、基準電圧源16は負の供給
端子18に対する基準電圧Vrefを発生する。トランジスタ
T3とT4は電流源として配設されており且つ差動対のトラ
ンジスタT1とT2へ高インピーダンス負荷を提供する。ト
ランジスタT3とT4のソースは相互接続され且つそれらの
結合点は２個のNMOSトランジスタT5とT6の並列配設を介
して負の供給端子18へ接続されており、それらのトラン
ジスタT5とT6はソースが負の供給端子18へ接続され、ド
レインが前記の結合点へ接続され、且つゲートがそれぞ
れ出力端子10と12へ接続されている。これらのトランジ
スタT5とT6は制御可能な抵抗として働き、且つドレイン
電流とゲート−ソース電圧の間の関係を規定する特性の
線形領域内にバイアスされている。出力端子10と12での
電圧の同時の増大はトランジスタT5とT6の抵抗の同時の
減少となる。この結果として、前記の結合点での電圧は
減少し、且つトランジスタT3とT4の実効ゲート−ソース
電圧が増大して、トランジスタT3とT4を通る電流を増大
させる。この電流増大が出力端子10と12上の電圧の減少
となる。出力端子10と12上の共通モード電圧の変化はか
くして抑制される。例えば出力端子10での電圧の上昇と
出力端子12での電圧の減少は、トランジスタT5の抵抗の
減少とトランジスタT6の抵抗の増大となり、トランジス
タT5とT6の並列抵抗はほとんど変化しないか又はまった
く変化しないので、出力端子10と12上の差動モード電圧
は抑制されない。
【００１０】トランジスタT3とT4は、トランジスタT3と
T4のゲートと直列な等価雑音電圧源20と22に集中される
と仮想される雑音源により発生した雑音電流In3 とIn4
を生じる。雑音電圧源20が、雑音電流In3 に変換される
雑音電圧Un3 を供給する。この雑音電流In3 の大きさ
は、なかんずくトランジスタT3のソースにより見られる
インピーダンスに依存する。このインピーダンスはRo3
＋Rpに等しく、RpはRo4とR56 の並列抵抗であり、Ro4
はトランジスタT4の出力抵抗であり、且つR56 はトラン
ジスタT5とT6の並列抵抗である。出力抵抗Ro3 はトラン
ジスタT3の１/gmに等しく、 gm はトランジスタT3の傾
きすなわち相互コンダクタンスである。雑音電流In3 が
負の供給端子18へ部分的に流れ、残りはトランジスタT4
を通って流れて且つそれにより出力端子10と12において
差動モード雑音電流を作り出す。類似の効果がトランジ
スタT4の雑音により作り出され且つ全体的差動モード雑
音電流はトランジスタT3とT4の寄与の合計である。トラ
ンジスタT5とT6により作り出されるあらゆる雑音は、ト
ランジスタT3とT4の間に等しく分布され、出力端子10と
12において共通モード雑音電流となり、その雑音電流が
抑制される。
T4のゲートと直列な等価雑音電圧源20と22に集中される
と仮想される雑音源により発生した雑音電流In3 とIn4
を生じる。雑音電圧源20が、雑音電流In3 に変換される
雑音電圧Un3 を供給する。この雑音電流In3 の大きさ
は、なかんずくトランジスタT3のソースにより見られる
インピーダンスに依存する。このインピーダンスはRo3
＋Rpに等しく、RpはRo4とR56 の並列抵抗であり、Ro4
はトランジスタT4の出力抵抗であり、且つR56 はトラン
ジスタT5とT6の並列抵抗である。出力抵抗Ro3 はトラン
ジスタT3の１/gmに等しく、 gm はトランジスタT3の傾
きすなわち相互コンダクタンスである。雑音電流In3 が
負の供給端子18へ部分的に流れ、残りはトランジスタT4
を通って流れて且つそれにより出力端子10と12において
差動モード雑音電流を作り出す。類似の効果がトランジ
スタT4の雑音により作り出され且つ全体的差動モード雑
音電流はトランジスタT3とT4の寄与の合計である。トラ
ンジスタT5とT6により作り出されるあらゆる雑音は、ト
ランジスタT3とT4の間に等しく分布され、出力端子10と
12において共通モード雑音電流となり、その雑音電流が
抑制される。
【００１１】本発明によると、トランジスタT3とT4の望
ましくない差動モード雑音電流を低減するために、トラ
ンジスタT5とT6が各々二つのトランジスタに分割され、
且つトランジスタT3とT4のソースの間の接続が中断され
る。これは図２に示されている。トランジスタT5はトラ
ンジスタT3と直列なトランジスタT5A とトランジスタT4
と直列なトランジスタT5B に分割され、二つのトランジ
スタT5A とT5B のゲートは出力端子10へ接続されてい
る。トランジスタT6はトランジスタT3と直列なトランジ
スタT6A とトランジスタT4と直列なトランジスタT6B と
に分割され、二つのトランジスタT6A とT6B のゲートは
出力端子12へ接続されている。トランジスタT5A とT5B
は元のトランジスタT5を半分にすることにより形成され
てもよく、これは必要ではないが、これらのサブトラン
ジスタは各々元のトランジスタ面積の半分を与えられて
いる。同じことがトランジスタT6A とT6B にも適合す
る。この段階の結果は、トランジスタT3とT4のソースに
より見たインピーダンスが大幅に増大され、トランジス
タT5とT6の共通モード阻止性能の効果が維持されること
である。トランジスタT5とT6が半分にされた場合に、個
別のトランジスタT5A 、T5B 、T6A 及びT6B は各々元の
トランジスタトランジスタT5とT6の抵抗の２倍に等しい
抵抗を有する。並列接続されたトランジスタT5A とT6A
の抵抗値は今や２倍されるが、これらのトランジスタを
通る電流が半分にされるので、トランジスタT3のソース
上の電圧は変化しない。しかしながら、代わりに基準電
圧源16の電圧Vrefが適合されてもよい。トランジスタT3
のソースは今や出力抵抗Ro3 と、既に述べたように、ト
ランジスタT5とT6の元の並列抵抗の二倍に等しくてもよ
いトランジスタT5A とT6A の並列抵抗との和を見る。更
にその上、トランジスタT3とT4のソースの間には接続が
ないので、雑音電流In3 はもはや出力抵抗26を介してト
ランジスタT4へ流れない。トランジスタT3とT4の等価相
互コンダクタンスは大幅に低減され、出力端子における
差動モード雑音電流の実質的低減になる。
ましくない差動モード雑音電流を低減するために、トラ
ンジスタT5とT6が各々二つのトランジスタに分割され、
且つトランジスタT3とT4のソースの間の接続が中断され
る。これは図２に示されている。トランジスタT5はトラ
ンジスタT3と直列なトランジスタT5A とトランジスタT4
と直列なトランジスタT5B に分割され、二つのトランジ
スタT5A とT5B のゲートは出力端子10へ接続されてい
る。トランジスタT6はトランジスタT3と直列なトランジ
スタT6A とトランジスタT4と直列なトランジスタT6B と
に分割され、二つのトランジスタT6A とT6B のゲートは
出力端子12へ接続されている。トランジスタT5A とT5B
は元のトランジスタT5を半分にすることにより形成され
てもよく、これは必要ではないが、これらのサブトラン
ジスタは各々元のトランジスタ面積の半分を与えられて
いる。同じことがトランジスタT6A とT6B にも適合す
る。この段階の結果は、トランジスタT3とT4のソースに
より見たインピーダンスが大幅に増大され、トランジス
タT5とT6の共通モード阻止性能の効果が維持されること
である。トランジスタT5とT6が半分にされた場合に、個
別のトランジスタT5A 、T5B 、T6A 及びT6B は各々元の
トランジスタトランジスタT5とT6の抵抗の２倍に等しい
抵抗を有する。並列接続されたトランジスタT5A とT6A
の抵抗値は今や２倍されるが、これらのトランジスタを
通る電流が半分にされるので、トランジスタT3のソース
上の電圧は変化しない。しかしながら、代わりに基準電
圧源16の電圧Vrefが適合されてもよい。トランジスタT3
のソースは今や出力抵抗Ro3 と、既に述べたように、ト
ランジスタT5とT6の元の並列抵抗の二倍に等しくてもよ
いトランジスタT5A とT6A の並列抵抗との和を見る。更
にその上、トランジスタT3とT4のソースの間には接続が
ないので、雑音電流In3 はもはや出力抵抗26を介してト
ランジスタT4へ流れない。トランジスタT3とT4の等価相
互コンダクタンスは大幅に低減され、出力端子における
差動モード雑音電流の実質的低減になる。
【００１２】代わりに、図３に示したように、図２に示
した回路装置は、ベース、エミッタ及びコレクタがMOS
トランジスタのゲート、ソース及びドレインに置き換え
られるバイポーラトランジスタによって構成されてもよ
い。この場合には、バイポーラトランジスタT5A/T5B 及
びT6A/T6B のベースは、正しい領域においてトランジス
タT5A/T5B 及びT6A/T6B を運転するために、レベルシフ
トトランジスタT7とT8を介してそれぞれ出力端子10と12
へ接続される。
した回路装置は、ベース、エミッタ及びコレクタがMOS
トランジスタのゲート、ソース及びドレインに置き換え
られるバイポーラトランジスタによって構成されてもよ
い。この場合には、バイポーラトランジスタT5A/T5B 及
びT6A/T6B のベースは、正しい領域においてトランジス
タT5A/T5B 及びT6A/T6B を運転するために、レベルシフ
トトランジスタT7とT8を介してそれぞれ出力端子10と12
へ接続される。
【００１３】図４は本発明によるもっと精密な共通モー
ド阻止機能を有する差動増幅器を示している。NMOSトラ
ンジスタT3とT4がNMOSトランジスタT9とT10 を介して出
力端子10と12へ結合され、トランジスタT9とT10 のゲー
トは基準電圧Vref2 を受け取る。この場合には、トラン
ジスタT1′とT2′は、ソースが電流源２を介して負の供
給端子18へ接続され、且つドレインはゲートが基準電圧
Vref3 を受け取るPMOSトランジスタT11 とT12 を介して
出力端子10と12へ結合されているNMOSトランジスタであ
る。今度は、トランジスタT11 とT12 のソースはPMOSト
ランジスタT13とT14 を介して正の供給端子４へ結合さ
れており、それらのトランジスタT13 とT14 のゲートは
基準電圧Vref4 を受け取る。
ド阻止機能を有する差動増幅器を示している。NMOSトラ
ンジスタT3とT4がNMOSトランジスタT9とT10 を介して出
力端子10と12へ結合され、トランジスタT9とT10 のゲー
トは基準電圧Vref2 を受け取る。この場合には、トラン
ジスタT1′とT2′は、ソースが電流源２を介して負の供
給端子18へ接続され、且つドレインはゲートが基準電圧
Vref3 を受け取るPMOSトランジスタT11 とT12 を介して
出力端子10と12へ結合されているNMOSトランジスタであ
る。今度は、トランジスタT11 とT12 のソースはPMOSト
ランジスタT13とT14 を介して正の供給端子４へ結合さ
れており、それらのトランジスタT13 とT14 のゲートは
基準電圧Vref4 を受け取る。
【００１４】図５はもう一つのもっと精密な本発明によ
る共通モード阻止機能を有する差動増幅器を示してい
る。この場合には、トランジスタT1とT2は、ソースが電
流源２を介して正の供給端子４へ接続されており且つド
レインがそれぞれトランジスタT3とT4のドレインへ接続
されているPMOSトランジスタである。残りに対しては、
この回路装置は図４に示した回路装置と類似している
が、PMOSトランジスタT13とT14 のソースが今や正の供
給端子へ直接に接続されずに、PMOSトランジスタ対T15A
/T16A とT15B/T16B を介して接続されており、それらの
トランジスタはトランジスタ対T5A/T6A とT5B/T6B と相
補的であり、且つ同じ機能を実行する。若し望ましい場
合は、これらのPMOS対とNMOS対のうちの一対が廃止され
てもよいことは注意されべきである。
る共通モード阻止機能を有する差動増幅器を示してい
る。この場合には、トランジスタT1とT2は、ソースが電
流源２を介して正の供給端子４へ接続されており且つド
レインがそれぞれトランジスタT3とT4のドレインへ接続
されているPMOSトランジスタである。残りに対しては、
この回路装置は図４に示した回路装置と類似している
が、PMOSトランジスタT13とT14 のソースが今や正の供
給端子へ直接に接続されずに、PMOSトランジスタ対T15A
/T16A とT15B/T16B を介して接続されており、それらの
トランジスタはトランジスタ対T5A/T6A とT5B/T6B と相
補的であり、且つ同じ機能を実行する。若し望ましい場
合は、これらのPMOS対とNMOS対のうちの一対が廃止され
てもよいことは注意されべきである。
【図１】共通モード阻止機能とMOS トランジスタを有す
る従来技術の差動増幅器を示している。
る従来技術の差動増幅器を示している。
【図２】本発明による共通モード阻止機能とMOS トラン
ジスタを有する差動増幅器を示している。
ジスタを有する差動増幅器を示している。
【図３】本発明による共通モード阻止機能とバイポーラ
トランジスタを有する差動増幅器を示している。
トランジスタを有する差動増幅器を示している。
【図４】本発明による共通モード阻止機能とMOS トラン
ジスタを有する第１のもっと精密な差動増幅器を示して
いる。
ジスタを有する第１のもっと精密な差動増幅器を示して
いる。
【図５】本発明による共通モード阻止機能とMOS トラン
ジスタを有する第２のもっと精密な差動増幅器を示して
いる。
ジスタを有する第２のもっと精密な差動増幅器を示して
いる。
２ 電流源
４ 正の供給端子
６，８ 入力端子
10，12 出力端子
14 基準電圧端子
16 基準電圧源
18 負の供給端子
20, 22 等価雑音電圧源
24, 26 出力抵抗
In3, In4 雑音電流
Ro3, Ro4 出力抵抗
R56 トランジスタT5とT6の並列抵抗
T1, T2 PMOSトランジスタ
T1′，T2′NMOSトランジスタ
T3, T4 NMOSトランジスタ
T5 NMOSトランジスタ
T5A, T5B トランジスタ
T6 NMOSトランジスタ
T6A, T6B トランジスタ
T7, T8 レベルシフトトランジスタ
T9, T10 NMOSトランジスタ
T11, T12, T13, T14 PMOSトランジスタ
T15A, T15B, T16A, T16B PMOSトランジスタ
Un3, Un4 雑音電圧
Vref, Vref2, Vref3, Vref4 基準電圧
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 エイセ カレル デイクマン
オランダ国 5621 ベーアー アインド
ーフェン フルーネヴァウツウェッハ
１
(56)参考文献 特開 昭62−71310（ＪＰ，Ａ)
特開 平１−208006（ＪＰ，Ａ)
特開 昭60−57709（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/45
H03F 1/26
Claims (2)
- 【請求項１】 −相互に結合さた第１主電極を有する第
１トランジスタと第２トランジスタとを具える差動対
と、 −前記差動対へバイアス電流を供給するために前記第１
主電極へ結合される手段と、 −前記第１トランジスタと第２トランジスタとの第２主
電極へそれぞれ結合された第１出力端子と第２出力端子
と、 −供給端子及び該供給端子に対する基準電圧を発生する
ための基準電圧源と、 −第１主電極と第２主電極及び制御電極を各々有する第
３トランジスタ及び第４トランジスタであって、これら
の第３トランジスタと第４トランジスタの第２主電極は
それぞれ第１出力端子と第２出力端子へ結合されてお
り、且つ第３トランジスタと第４トランジスタの制御電
極が基準電圧源へ結合されている第３トランジスタ及び
第４トランジスタと、 −第１主電極と第２主電極及び制御電極を各々有する第
５トランジスタ及び第６トランジスタであって、第５ト
ランジスタの第１主電極と第２主電極はそれぞれ供給端
子と第３トランジスタの第１主電極へ結合されており、
第６トランジスタの第１主電極と第２主電極はそれぞれ
供給端子と第４トランジスタの第１主電極へ接続され
て、且つ第５トランジスタと第６トランジスタの制御電
極がそれぞれ第１出力端子と第２出力端子へ結合されて
いる第５トランジスタ及び第６トランジスタと、 を具えている共通モード阻止性能を有する差動増幅器に
おいて、 該差動増幅器が更に、制御電極と第１主電極及び第２主
電極を有する別の第５トランジスタを具え、該トランジ
スタの制御電極は第１出力端子へ結合され、且つ該トラ
ンジスタの第１主電極は供給端子へ結合され且つ第２主
電極は第４トランジスタの第１主電極へ接続されてお
り、また制御電極と第１主電極及び第２主電極を有する
別の第６トランジスタを具え、該トランジスタの制御電
極は第２出力端子へ結合され、且つ該トランジスタの第
１主電極は供給端子へ結合され且つ第２主電極は前記第
３トランジスタの第１主電極へ結合さていることを特徴
とする共通モード阻止性能を有する差動増幅器。 - 【請求項２】 請求項１記載の共通モード阻止性能を有
する差動増幅器において、第１対と第２対内の個別のト
ランジスタがそれらが代用されるトランジスタの面積の
半分に実質的に等しい面積を有することを特徴とする共
通モード阻止性能を有する差動増幅。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL93200179:5 | 1993-01-26 | ||
| EP93200179 | 1993-01-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260856A JPH06260856A (ja) | 1994-09-16 |
| JP3380026B2 true JP3380026B2 (ja) | 2003-02-24 |
Family
ID=8213583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00582894A Expired - Fee Related JP3380026B2 (ja) | 1993-01-26 | 1994-01-24 | 共通モード阻止性能を有する差動増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5418493A (ja) |
| EP (1) | EP0608933B1 (ja) |
| JP (1) | JP3380026B2 (ja) |
| DE (1) | DE69411044T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2305038B (en) * | 1995-09-07 | 2000-03-15 | Pilkington Micro Electronics | Amplifier circuit |
| US7091783B2 (en) * | 2004-01-14 | 2006-08-15 | Agere Systems Inc. | Rejection circuitry for variable-gain amplifiers and continuous-time filters |
| US7239204B2 (en) * | 2005-05-24 | 2007-07-03 | Texas Instruments Incorporated | Current shunt instrumentation amplifier with extended bipolar input common mode range |
| US7196573B1 (en) | 2006-02-02 | 2007-03-27 | Agere Systems Inc. | Systems and methods for creating complex poles |
| JP4819583B2 (ja) * | 2006-06-13 | 2011-11-24 | Ｈｏｙａ株式会社 | Ｏｔａ回路 |
| CN101821952B (zh) | 2008-06-06 | 2014-02-26 | Lsi公司 | 用于基于锁存器的模数转换的系统和方法 |
| US8121186B2 (en) | 2008-06-06 | 2012-02-21 | Lsi Corporation | Systems and methods for speculative signal equalization |
| CN101821951B (zh) | 2008-06-06 | 2014-07-23 | Lsi公司 | 用于同步、重定时的模数转换的系统和方法 |
| US8574960B2 (en) * | 2010-02-03 | 2013-11-05 | Stats Chippac, Ltd. | Semiconductor device and method of forming cavity adjacent to sensitive region of semiconductor die using wafer-level underfill material |
| US8193961B2 (en) | 2010-09-23 | 2012-06-05 | Lsi Corporation | Systems and methods for enhancing analog to digital conversion resolution |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4656437A (en) * | 1985-12-27 | 1987-04-07 | At&T Bell Laboratories | CMOS operational amplifier with improved common-mode rejection |
| EP0325299A3 (en) * | 1988-01-21 | 1990-08-01 | Nec Corporation | An operational amplifier |
| US4818929A (en) * | 1988-07-01 | 1989-04-04 | American Telephone And Telegraph Company, At&T Bell Laboratories | Fully differential analog comparator |
| US5166635A (en) * | 1991-03-27 | 1992-11-24 | Level One Communications, Inc. | Digital data line driver |
-
1994
- 1994-01-18 EP EP94200111A patent/EP0608933B1/en not_active Expired - Lifetime
- 1994-01-18 DE DE69411044T patent/DE69411044T2/de not_active Expired - Fee Related
- 1994-01-24 JP JP00582894A patent/JP3380026B2/ja not_active Expired - Fee Related
- 1994-01-24 US US08/185,637 patent/US5418493A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69411044T2 (de) | 1999-01-21 |
| EP0608933A1 (en) | 1994-08-03 |
| US5418493A (en) | 1995-05-23 |
| EP0608933B1 (en) | 1998-06-17 |
| DE69411044D1 (de) | 1998-07-23 |
| JPH06260856A (ja) | 1994-09-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |