CN101821952B - 用于基于锁存器的模数转换的系统和方法 - Google Patents

Abstract

本发明的各种实施例提供用于模数转换的系统和方法。例如，被公开的基于锁存器的模数转换器包括具有比较器组、选择器电路和锁存器的第一交织器。比较器组操作地将模拟输入与各个参考电压进行比较，以及同步于时钟相位。选择器电路操作地至少部分地基于选择器输入来选择比较器组中的一个比较器的输出。第一交织器输出得自于所选输出。锁存器接收来自第二交织器的第二交织器输出，以及在时钟相位被声明时是透明的。选择器输入包括锁存器的输出。

Description

用于基于锁存器的模数转换的系统和方法

技术领域

本发明涉及用于处理数字信号的系统和方法，更具体地涉及用于模数转换的系统和方法。

背景技术

模数转换器被用在许多半导体器件中以将模拟电信号转换为其数字表示。在转换过程中，连续的模拟信号被转换为以规定采样次数表示模拟信号的一系列离散或量化的数字值。简单的模数转换器在指定的静态操作范围上操作，该操作范围通常被定义为涵盖期望的模拟输入信号。图1示出了示例性现有技术的全并行模数转换器100。全并行模数转换器100包括比较器组120，其包括多个比较器121、122、123、124、125，每个比较器都接收各自的参考阈值(即，ref(n-1)、ref(n-2)、ref(3)、ref(2)以及ref(1))。此外，每个比较器121、122、123、124、125都接收模拟输入105，以及将模拟输入105与各个参考阈值进行比较。参考阈值被选择为使得比较器组120的组合输出是被表示为数字输出170的温度计码(thermometer code)。当正确操作时，数字输出170包括一系列不中断的0，接着是一系列不中断的1，在0和1之间的转变表示模拟输入105的电平(即，没有泡沫的温度计码)。在一些情况下，数字输出170被提供至编码器180，其提供可能比温度计码更紧凑的编码输出190。

在这样的全并行模数转换器中，通过减少连续的参考电压之间的电平差来提供增加的分辨率。在模数转换器100的范围保持恒定的情况下，增加分辨率需要相应增加比较器的数量。这至少有两个缺点。首先，额外的比较器增加了功耗和面积消耗。第二，在连续参考电压之间的差变小的情况下，模拟输入105上的噪声和比较器121、122、123、124、125中的处理差异经常导致产生不完美的温度计码(即，呈现泡沫的温度计码)。因此，为了补偿温度计码中的不完美，编码器180的复杂性被大大增加了。这导致额外的不期望的功耗和面积消耗。

因此，至少由于上述的原因，在现有技术中需要用于模数转换的先进的系统和方法。

发明内容

本发明涉及用于处理数字信号的系统和方法，更具体地涉及用于模数转换的系统和方法。

本发明的各种实施例提供基于锁存器的模数转换器。该基于锁存器的模数转换器包括具有比较器组、选择器电路和锁存器的第一交织器。该比较器组可操作地将模拟输入与各个参考电压进行比较，并同步于时钟相位。该选择器电路可操作地至少部分基于选择器输入来选择该比较器组中的其中一个比较器的输出。第一交织器输出得自于所选输出。如在此所使用的，术语“得自”以其最广的含义被使用。因此，例如，得自于所选输出的第一交织器输出可以与所选输出相同。在其他情况下，所选输出在成为第一交织器输出之前可以被缓存、寄存或者进行其他改变。锁存器接收来自第二交织器的第二交织器输出，以及在时钟相位被声明时是透明的。选择器输入包括锁存器的输出。在上述实施例的一些情况下，锁存器操作以减轻符号间干扰。

本发明的其他实施例提供了一种用于模数转换的方法。该方法包括提供第一交织器，其可操作地产生第一输出；以及第二交织器，其可操作地产生第二输出。第一交织器和第二交织器的每一个都包括比较器组、选择器电路和锁存器。该方法包括：使用与时钟相位同步的第一交织器的比较器组执行一组模数转换；至少部分地基于锁存结果从该组模数转换中选择结果以提供第一输出；以及使用第一交织器的锁存器来锁存第二输出。该锁存器在时钟相位被声明时是透明的，以及该锁存的结果包括锁存器的输出。

本发明的其他实施例提供了一种通信系统。该通信系统包括使用至少一个基于锁存器的模数转换器的接收器。该基于锁存器的模数转换器包括具有比较器组、选择器电路和锁存器的第一交织器。该比较器组可操作地将模拟输入与各个参考电压进行比较，并且与时钟相位同步。该选择器电路可操作地至少部分地基于选择器输入来选择该比较器组中的一个比较器的输出。第一交织器输出得自于所选输出。该锁存器接收来自第二交织器的第二交织器输出，以及在时钟相位被声明时是透明的。该选择器输入包括锁存器的输出。在上述实施例的一些情况下，锁存器操作以减轻符号间干扰。

在上述实施例的一些情况下，该系统包括发送器和介质。在这样的情况下，信息从发送器通过介质被提供至接收器。在一种特定情况下，该系统是存储系统，以及该介质是存储介质。在另一种特定情况下，该系统是无线通信系统，以及该介质是无线通信介质。

发明内容仅提供对本发明的一些实施例的一般描述。本发明的许多其他目的、特征、优点和其他实施例将由下面的具体描述、所附权利要求和附图而更加显而易见。

附图说明

通过参考说明书余下部分中描述的附图，可以实现对本发明的各种实施例的进一步的理解。在图中，在多个图中使用的类似的参考标号表示类似的部件。在一些情况下，包括小写字母的子标签与参考标号相关联以表示多个类似部件之一。在没有说明存在子标签的情况下引用参考标号时，其旨在表示所有这样的多个类似部件。

图1示出了现有技术的全并行模数转换器；

图2a是根据本发明的一些实施例的使用以组合逻辑实施的多路复用器树的模数转换器；

图2b是根据本发明的一个或多个实施例的使用以同步组合逻辑实施的多路复用器树的另一模数转换器；

图3a示出了根据本发明的一些实施例的基于锁存器的模数转换器；

图3b是示出了图3a的基于锁存器的模数转换器的示例性操作的时序图；

图4a示出了根据本发明的各种实施例的另一基于锁存器模数转换器；

图4b是示出了图4a的基于锁存器的模数转换器的示例性操作的时序图；

图5a示出了根据本发明的一个或多个实施例的另一基于锁存器的模数转换器；

图5b是示出了图5a的基于锁存器的模数转换器的示例性操作的时序图；

图6a示出了根据本发明的一些实施例的另一基于锁存器的模数转换器；

图6b是示出了图6a的基于锁存器的模数转换器的示例性操作的时序图；以及

图7示出了包括根据本发明的一些实施例的基于锁存器的模数转换器的通信系统。

具体实施方式

本发明涉及用于处理数字信号的系统和方法，更具体地涉及用于模数转换的系统和方法。

动态范围的模数转换器是特定用途的模数转换器，其可以被用于检测通过已知通道发送的位序列。动态模数转换器的示例在由Chmelar等人于2008年4月24日提交的题为“Analog-to-DigitalConverter”的美国专利申请第12/108,791号中描述。上述申请通过引用结合于此用于所有目的。这样的动态模数转换器使用了将输入与参考电压比较的一个或多个比较器。动态模数转换器的输出随后可以被用来为随后的位周期期间内的比较选择输入范围。

如在由Chmelar等人在与本案同一天提交的题为“Systems andMethods for Analog to Digital Conversion”的美国专利申请第12/134,488号中所述的，模数转换器可以统一具有改进的判决反馈均衡(DFE)电路以实现为动态模数转换器预测未来范围的优点。上述申请通过参考结合于此用于所有目的。具体地，所结合的DFE可以减少或消除与处理通道中的串行位序列有关的符号间干扰。图2a和2b示出了与改进的DFE结合的模数转换器的两个示例。在这些情况下，模数转换器使用某个等级的流水线操作，所述流水线操作是使用多路复用器树和中间寄存器来实施的。

转向图2a，示出了使用用于范围选择的DFE的统一的模数转换器200。模数转换器200使用了类似于在与本案同一天由Gribok等人提交的美国专利申请第12/134,523中公开的多路复用器树。上述申请被转让给与本案相同的实体，并通过引用结合于此用于所有目的。模数转换器200包括八个比较器的组210，每个比较器将模拟输入220与各个参考电压(未示出)进行比较。具体地，不同的参考电压被提供至每个比较器210，而参考电压跨过模数转换器200的输入范围延伸。在一些情况下，各个参考电压是可编程的，从而使得模数转换器200的输入范围可以被调节。由与门组230产生的相应的选通时钟时钟控制每个比较器210。每个与门230将时钟输入224与使能位282和使能位292的组合进行逻辑与。具体地，无论何时使能位282和使能位292被声明(assert)为低，四分之一的比较器210(即，比较器a，e)被时钟控制，以及时钟输入224被声明为高。无论何时使能位282和使能位292被声明为高，四分之一的比较器210(即，比较器d，h)被时钟控制，以及时钟输入224被声明为高。无论何时使能位282被声明为低，使能位292被声明为高，四分之一的比较器210(即，比较器b，f)被时钟控制，以及时钟输入224被声明为高。无论何时使能位282被声明为高，使能位292被声明为低，四分之一的比较器210(即比较器c，g)被时钟控制，以及时钟输入224被声明为高。以该方式，在任何给定位周期内，仅由四分之一的比较器210消耗功率。如在上述通过引用结合于此用于所有目的的参考文献中更全面描述的，通过保存可以导致使能较小百分比的比较器210的其他历史信息可以产生更多的使能位，或在任意给定时钟周期上可以时钟控制较大百分比的比较器210的情况下，可以产生更少的使能位。

输出位284等同于一个位周期之前声明的比较器210之一的输出，使能位282等同于两个位周期之前声明的比较器210之一的输出，以及输出位292等同于三个位周期之前声明的比较器210之一的输出，所有三个(输出位)都是基于由同步的多路复用器树选择的先前的位声明，所述同步的复用器树包括第一级多路复用器240，第一级触发器250，第二级多路复用器260，以及第三级多路复用器270。使能位282被存储在触发器280中，以及输出位292被存储在触发器290中。使能位282、292被提供至与门230以使能所选择的比较器210的子集的时钟控制。此外，使能位292驱动在第一级多路复用器240和第二级多路复用器260中的多路复用器的选择器输入。使能位282驱动第三级多路复用器280的选择器输入。

转向图2b，示出了另一使用以同步组合逻辑实施的多路复用器树211的模数转换器201。模数转换器201包括多个比较器215，每个比较器将模拟输入291与跨模数比较器201的输入范围的各个参考电压(未示出)进行比较。具体地，不同的参考电压被提供至每个比较器215，参考电压跨过模数转换器201的输入范围延伸。在一些情况下，各个参考电压是可编程的，从而使得模数转换器201的输入范围可以被调节。使用多路复用器树211选择比较器215之一的输出位285。基于在前确定的输出选择输出位285，从而减少符号间干扰。具体地，输出位285被提供至触发器295。由触发器295提供的单个使能位297被用作用于多路复用器树211的不同级的选择器输入。用触发器将多路复用器树211的每一级的输出同步于时钟信号225。以该方式，来自触发器295的使能位297接收输出位285的三个连续值(即，来自三个连续位周期的输出位285的值)。输出位285的这三个连续值被用来将来自比较器215之一的相应比较器输出移动通过多路复用器树211，直到该输出被提供作为输出位285。

即使使用极快的比较器，与图2a和图2b相关讨论的模数转换器提供的最大数据速率大约为：

t_cq+t_mux+t_su＜T，

其中T是用于同步模数转换器的时钟的周期，t_cq是稳定最近时钟控制的触发器输出所需的时间，以及t_su是中间触发器的建立时间。与交织的等级、流水线深度或使用的推断位无关地限制最大数据速率。这是因为触发器被用来在时钟周期之间传递数据。这样的触发器可能是非常慢的电路元件。例如，在一些技术中，t_cq和t_su的组合可能是180ps。在期望每秒六千兆位的数据速率的情况下，t_cq和t_su的组合超过了时钟周期(T)，这使得上述电路不能实现期望的结果。

转向图3a，示出了根据本发明的一些实施例的基于锁存器的模数转换器300。基于锁存器的模数转换器300包括一个抽头的DFE，其具有一个推断位和两级交织器。具体地，基于锁存器的模数转换器300包括两个次级交织器310、320。次级交织器310包括两个比较器312、314，每个比较器接收各自的参考电压302、304，所述参考电压302、304与模拟输入330进行比较。比较器312、314都同步于时钟相位c1。使用多路复用器340基于来自次级交织器320的输出A2选择比较器312或比较器314的输出。具体地，使用同步于时钟相位c1的锁存器316将输出A2传输至多路复用器340的选择输入。输出A1由多路复用器340提供。

次级交织器320包括两个比较器322、324，每个比较器接收各自的参考电压302、304，参考电压302、304与模拟输入330进行比较。比较器322、324都同步于时钟相位c2。使用多路复用器350基于来自次级交织器310的输出A1选择比较器322或比较器324的输出。具体地，使用同步于时钟相位c2的锁存器326将输出A1传输至多路复用器350的选择输入。输出A2由多路复用器340提供。

参考电压302、304可以分别由数模转换器362、364提供。数模转换器362、364可以从允许改变参考电压302、304的某些可编程装置(未示出)接收数字输入。在其他情况下，参考电压302、304可以由电阻排提供。基于在此所提供的公开，本领域的普通技术人员将会知道用于产生参考电压的其他方法。

转向图3b，时序图301示出了基于锁存器的模数转换器300的示例性操作。基于主时钟311产生时钟相位c1和时钟相位c2，并且其彼此异相180度。每个锁存器316和锁存器326在其相关时钟被声明为高时是透明的。因此，当时钟相位c2在时间321处声明高时，锁存器316变透明。在相同时钟边沿，比较器322、324被时钟控制。比较器322、324的输出在时间段t_comp 323之后稳定。在时间段t_mux325之后，所选比较器的输出通过多路复用器350跳变。此时，输出A2是稳定的。A2被提供至锁存器326，一旦时钟相位c1在时间331处声明高时，该锁存器变透明。A2在时间段t_latch 337之后可用作多路复用器340的选择输入，以及比较器312、314的输出在时间段t_comp 333之后稳定。当t_latch 337加上A2可用时的时间小于t_comp333时，t_latch 337在基于锁存器的模数转换器300的关键时序路径中不起主要作用。应该注意，因为锁存器316的操作特性，即使在A2大体上在时钟相位c1的上升沿之后变为可用的情况下，基于锁存器的模数转换器300也能正确操作。具体地，在A2在时间段t_comp 333结束之前变得可用的情况下，输出A2上的延迟对关键时序路径没有影响。因此，使用锁存器316、326代替触发器实现了吞吐量的增加。具体地，在诸如图3a中所示的两个交织器的设计中，从一个时钟相位(即c1或c2)的上升沿发起的一个交织器的数据(即，A1或A2)必须在其他时钟相位的下降沿之前被锁存器(即，锁存器316或锁存器326)锁存。与可比较的基于触发器的设计的1T周期相比，这实现了用于操作的时间周期2T 341。具体地，基于锁存器的模数转换器300的较差情况的时序路径由下面的等式限定：

t_comp+t_mux+t_latch＜2T。

因此，例如当t_comp是120ps，t_mux是60ps以及t_latch是60ps时，可以支持8.3GHz的数据速率。所选比较器的输出在时间段t_mux 335之后通过多路复用器340跳变。此时，输出A1是稳定的。在A1被用来选择来自多路复用器350的输出的情况下，重复上述过程。

由于锁存器316、326的透明操作，基于锁存器的模数转换器300作为异步电路操作。然而，基于锁存器的模数转换器300不包括任何异步循环，并且与基于代替锁存器316、326的触发器的相应电路相比，其能够实现更高的吞吐率。此外，可以通过增加交织器的数量来增加数据速率。

转向图4a，根据本发明的各种实施例，另一基于锁存器的模数转换器400包括增加的交织等级。具体地，基于锁存器的模数转换器400包括一个抽头的DFE，其具有一个推断位和四级交织器。基于锁存器的模数转换器400包括四个次级交织器410、420、430、440。次级交织器410包括两个比较器412、414，每个比较器接收各自的参考电压402、404，参考电压402、404与模拟输490进行比较。比较器412、414都同步于时钟相位c1。使用多路复用器470基于次级交织器440的输出A4来选择比较器412或比较器414的输出。具体地，使用同步于时钟相位c1的锁存器416将输出A4传输至多路复用器470的选择输入。输出A1由多路复用器470提供。

次级交织器420包括两个比较器422、424，每个比较器接收各自的参考电压402、404，参考电压402、404与模拟输490进行比较。比较器422、424都同步于时钟相位c2。使用多路复用器475基于来自次级交织器410的输出A1选择比较器422或比较器424的输出。具体地，使用同步于时钟相位c2的锁存器426将输出A1传输至多路复用器475的选择输入。输出A2由多路复用器475提供。

次级交织器430包括两个比较器432、434，每个比较器接收各自的参考电压402、404，参考电压402、404与模拟输490进行比较。比较器432、434都同步于时钟相位c3。使用多路复用器480基于来自次级交织器420的输出A2选择比较器432或比较器434的输出。具体地，使用同步于时钟相位c3的锁存器436将输出A2传输至多路复用器480的选择输入。输出A3由多路复用器480提供。

次级交织器440包括两个比较器442、444，每个比较器接收各自的参考电压402、404，参考电压402、404与模拟输入490进行比较。比较器442、444都同步于时钟相位c4。使用多路复用器485基于来自次级交织器430的输出A3选择比较器442或比较器444的输出。具体地，使用同步于时钟相位c4的锁存器446将输出A3传输至多路复用器485的选择输入。输出A4由多路复用器485提供。

参考电压402、404可以由相应的数模转换器462、464提供。数模转换器462、464可以从允许改变参考电压402、404的某些可编程装置(未示出)接收数字输入。在其他情况下，参考电压402、404可以由电阻排提供。基于在此所提供的公开，本领域的普通技术人员将会知道用于产生参考电压的其他方法。

转向图4b，时序图401示出了基于锁存器的模数转换器400的示例性操作。时钟相位c1、时钟相位c2、时钟相位c3和时钟相位c4基于主时钟411产生，并且彼此异相90度。锁存器416、锁存器426、锁存器436以及锁存器446的每一个在其相关时钟被声明为高时是透明的。因此，当时钟相位c4在时间421处声明高时，锁存器446变透明。在相同的时钟边沿，比较器442、444被时钟控制。比较器442、444的输出在时间段t_comp 423之后稳定。在时间段t_mux425之后，所选比较器的输出通过多路复用器485跳变。此时，输出A4是稳定的。A4被提供至锁存器416，一旦时钟相位c1在时间431处声明高时该锁存器变透明。A4在时间段t_latch 437之后可用作多路复用器470的选择输入，以及比较器412、414的输出在时间段t_comp433之后稳定。在t_latch 437加上A4可用时的时间小于t_comp 433时，t_latch 437在基于锁存器的模数转换器400的关键时序路径中不起主要作用。应该注意，因为锁存器416的操作特性，即使在A4大体上在时钟相位c1的上升沿之后变为可用的情况下，基于锁存器的模数转换器400也能正确操作。具体地，在A4在时间段t_comp 433结束之前可用的情况下，输出A4上的延迟对关键时序路径没有影响。因此，使用锁存器416、426代替触发器实现了吞吐量的增加。具体地，在诸如图4a中所示的四个交织器的设计中，从一个时钟相位(即c1、c2、c3或c4)的上升沿发起的一个交织器的数据(即，A1、A2、A3或A4)必须在与发起特定输出相关的时钟相位的下降沿之前被锁存器(即，锁存器416、426、436、446之一)锁存。这实现了用于操作的时间周期4T 441。基于锁存器的模数转换器300的较差情况的时序路径由下面的等式限定：

t_comp+t_mux+t_latch＜3T。

因此，例如当t_comp是120ps，t_mux是60ps以及t_latch是60ps时，可以支持12.5GHz的数据速率。所选比较器的输出在时间段t_mux 435之后通过多路复用器470跳变。此时，输出A1是稳定的。在A1被用来选择来自多路复用器475的输出、A2被用来选择来自多路复用器480的输出、以及A3被用来选择来自多路复用器485的输出的情况下，重复上述过程。

转向图5a，根据本发明的不同实施例，另一基于锁存器的模数转换器500包括进一步增加的交织等级。具体地，基于锁存器的模数转换器500具有一个抽头的DFE，其具有一个推断位和八级交织器。基于锁存器的模数转换器500包括八个次级交织器510、520、530、540、550、560、570、580。次级交织器510包括两个比较器512、514，每个比较器接收各自的参考电压502、504，参考电压502、504与模拟输入590进行比较。比较器512、514都同步于时钟相位c1。使用多路复用器418基于次级交织器580的输出A8来选择比较器512或比较器514的输出。具体地，使用同步于时钟相位c1的锁存器516将输出A8传输至多路复用器518的选择输入。输出A1由多路复用器518提供。

次级交织器520包括两个比较器522、524，每个比较器接收各自的参考电压502、504，参考电压502、504与模拟输590进行比较。比较器522、524都同步于时钟相位c2。使用多路复用器528基于来自次级交织器510的输出A1选择比较器522或比较器524的输出。具体地，使用同步于时钟相位c2的锁存器526将输出A1传输至多路复用器528的选择输入。输出A2由多路复用器528提供。

次级交织器530包括两个比较器532、534，每个比较器接收各自的参考电压502、504，参考电压502、504与模拟输590进行比较。比较器532、534都同步于时钟相位c3。使用多路复用器538基于来自次级交织器520的输出A2选择比较器532或比较器534的输出。具体地，使用同步于时钟相位c3的锁存器536将输出A2传输至多路复用器538的选择输入。输出A3由多路复用器538提供。

次级交织器540包括两个比较器542、544，每个比较器接收各自的参考电压502、504，参考电压502、504与模拟输590进行比较。比较器542、544都同步于时钟相位c4。使用多路复用器548基于来自次级交织器530的输出A3选择比较器542或比较器544的输出。具体地，使用同步于时钟相位c4的锁存器546将输出A3传输至多路复用器548的选择输入。输出A4由多路复用器548提供。

次级交织器550包括两个比较器552、554，每个比较器接收各自的参考电压502、504，参考电压502、504与模拟输590进行比较。比较器552、554都同步于时钟相位c4。使用多路复用器558基于来自次级交织器540的输出A4选择比较器552或比较器554的输出。具体地，使用同步于时钟相位c5的锁存器556将输出A4传输至多路复用器558的选择输入。输出A5由多路复用器558提供。

次级交织器560包括两个比较器562、564，每个比较器接收各自的参考电压502、504，参考电压502、504与模拟输590进行比较。比较器562、564都同步于时钟相位c6。使用多路复用器568基于来自次级交织器550的输出A5选择比较器562或比较器564的输出。具体地，使用同步于时钟相位c6的锁存器566将输出A5传输至多路复用器568的选择输入。输出A6由多路复用器568提供。

次级交织器570包括两个比较器572、574，每个比较器接收各自的参考电压502、504，参考电压502、504与模拟输590进行比较。比较器572、574都同步于时钟相位c4。使用多路复用器578基于来自次级交织器560的输出A6选择比较器572或比较器574的输出。具体地，使用同步于时钟相位c7的锁存器576将输出A6传输至多路复用器578的选择输入。输出A7由多路复用器578提供。

次级交织器580包括两个比较器582、584，每个比较器接收各自的参考电502、504，参考电压502、504与模拟输590进行比较。比较器582、584都同步于时钟相位c8。使用多路复用器588基于来自次级交织器570的输出A7选择比较器582或比较器584的输出。具体地，使用同步于时钟相位c8的锁存器586将输出A7传输至多路复用器588的选择输入。输出A8由多路复用器588提供。

参考电502、504可以由相应的数模转换器506、508提供。数模转换器506、508可以从允许改变参考电压502、504的某些可编程装置(未示出)接收数字输入。在其他情况下，参考电502、504可以由电阻排提供。基于在此所提供的公开，本领域的普通技术人员将会知道用于产生参考电压的其他方法。

转向图5b，时序图501示出了基于锁存器的模数转换器500的示例性操作。时钟相位c1、c2、c3、c4、c5、c6、c7和c8都基于主时钟511产生，并且彼此异相45度。每个锁存器516、锁存器526、锁存器536、锁存器546、锁存器556、锁存器566、锁存器576以及锁存器586在其相关时钟被声明为高时是透明的。因此，当时钟相位c8在时间521处声明高时，锁存器586变透明。在相同的时钟边沿，比较器582、584被时钟控制。比较器582、584的输出在时间段t_comp 523之后稳定。在时间段t_mux 525之后，所选比较器的输出通过多路复用器588跳变。此时，输出A8是稳定的。A8被提供至锁存器516，一旦时钟相位c1在时间531处声明高时该锁存器就变透明。A8在时间段t_latch 537之后可用作多路复用器518的选择输入，以及比较器512、514的输出在时间段t_comp 533之后稳定。在t_latch537加上A8可用时的时间小于t_comp 533时，t_latch 537在基于锁存器的模数转换器500的关键时序路径中不起主要作用。应该注意，因为锁存器516的操作特性，即使在A8大体上在时钟相位c1的上升沿之后变为可用的情况下，基于锁存器的模数转换器500也能正确操作。具体地，在A8在时间段t_comp 533结束之前变得可用的情况下，输出A8上的延迟对关键时序路径没有影响。因此，使用锁存器516、526代替触发器实现了吞吐量的增加。具体地，在诸如图5a中所示的四个交织器设计中，从一个时钟相位(即c1、c2、c3、c4、c5、c6、c7或c8)的上升沿发起的一个交织器的数据(即，A1、A2、A3、A4、A5、A6、A7或A8)必须在与发起特定输出相关的时钟相位的下降沿之前被锁存器(即，锁存器516、526、536、546、556、566、576、586之一)锁存。这产生用于操作的时间周期5T541。基于锁存器的模数转换器300的较差情况的时间路径由下面的等式限定：

t_comp+t_mux+t_latch＜5T。

因此，例如当t_comp是120ps，t_mux是60ps以及t_latch是60ps时，可以支持21GHz的数据速率。所选比较器的输出在时间段t_mux 535之后通过多路复用器518跳变。此时，输出A1是稳定的。在A1被用来选择来自多路复用器528的输出、A2被用来选择来自多路复用器538的输出、A3被用来选择来自多路复用器548的输出、A4被用来选择来自多路复用器558的输出、A5被用来选择来自多路复用器568的输出、A6被用来选择来自多路复用器578的输出、以及A7被用来选择来自多路复用器588的输出的情况下，重复上述过程。

此外，应注意，尽管上面图3a、4a和5a的基于锁存器的模数转换器使用单个抽头，但是根据将被特定电路减轻的符号间干扰的等级可以使用多于一个的抽头。转向图6a，示出了包括两个抽头，具有两个推断位和两个交织器的基于锁存器的模数转换器600。具体地，基于锁存器的模数转换器600包括两个次级交织器610、630。次级交织器610包括四个比较器622、624、626、628，每个比较器接收各自的参考电压602、604、606、608，参考电压602、604、606、608与模拟输690进行比较。根据下面的等式，抽头的数量(tp)与所使用的比较器数量直接相关：

比较器的数量＝2^tp。

比较器622、624、626、628都同步于时钟相位c1。使用包括第一级多路复用器612和第二级多路复用器614的多路复用器树基于来自次级交织器630的输出A2和来自第二级多路复用器614的输出A1的组合来选择比较器622、624、626、628之一的输出。具体地，使用锁存器618将输出A2传输至第二级多路复用器614的选择输入，以及使用锁存器616将输出A1传输至第一级多路复用器612的选择输入。锁存器616同步于时钟相位c2，以及锁存器618同步于时钟相位c1。输出A1由第二级多路复用器614提供。

次级交织器630包括四个比较器642、644、646、648，每个比较器接收各自的参考电602、604、606、608，参考电压602、604、606、608与模拟输690进行比较。比较器642、644、646、648都同步于时钟相位c2。使用包括第一级多路复用器632和第二级多路复用器634的多路复用器树基于来自次级交织器610的输出A1和来自第二级多路复用器634的输出A2的组合来选择比较器642、644、646、648之一的输出。具体地，使用锁存器638将输出A1传输至第二级多路复用器634的选择输入，以及使用锁存器636将输出A2传输至第一级多路复用器632的选择输入。锁存器636同步于时钟相位c1，以及锁存器638同步于时钟相位c2。输出A2由第二级多路复用器634提供。

参考电压602、604、606、608可以由相应的数模转换器652、654、656、658提供。数模转换器652、654、656、658可以从允许改变参考电压602、604、606、608的某些可编程装置(未示出)接收数字输入。在其他情况下，参考电压602、604、606、608可以由电阻排提供。基于在此所提供的公开，本领域的普通技术人员将会知道用于产生参考电压的其他方法。

转向图6b，时序图601示出了基于锁存器的模数转换器600的示例性操作。时钟相位c1和时钟相位c2都基于主时钟611产生，并且彼此异相180度。每个锁存器616、618、636、638在其相关时钟被声明为高时是透明的。因此，当时钟相位c2在时间621处声明高时，锁存器616和锁存器638变透明。在相同的时钟边沿，比较器642、644、646、648被时钟控制。比较器642、644、646、648的输出在时间段t_comp 623之后稳定。在对应于通过第一级多路复用器632和第二级多路复用器634的延迟的两个多路复用器延迟tmux 625和tmux 626之后，所选比较器的输出通过多路复用器树跳变。此时，输出A2是稳定的。

A2被提供至锁存器636和锁存器618，一旦时钟相位c1在时间631处声明高时这些锁存器就变成透明。A2在时间段t_latch 637之后可用作第二级多路复用器614的选择输入，以及比较器622、624、626、628的输出在时间段t_comp 633之后稳定。在t_latch 637加上A2可用时的时间小于t_comp 633时，t_latch 637在基于锁存器的模数转换器600的关键时序路径中不起主要作用。应该注意，因为锁存器618的操作特性以及锁存器618的输出驱动第二级多路复用器614的选择输入，即使在A2大体上在时钟相位c1的上升沿之后变为可用的情况下，基于锁存器的模数转换器600也能正确操作。具体地，在A2在时间段t_comp 633和t_mux 635结束之前变得可用的情况下，输出A2上的延迟对关键时序路径没有影响。因此，使用锁存器616、618、636、638代替触发器实现了吞吐量的增加。具体地，在诸如图6a中所示的两个交织器设计中，从一个时钟相位(即c1或c2)的上升沿发起的一个交织器的数据(即，A1或A2)必须在其他时钟相位的下降沿之前被锁存器(即，锁存器316或锁存器326)锁存。具体地，基于锁存器的模数转换器600的较差情况的时间路径由下面的等式限定：

t_comp+(2)t_mux+t_latch＜2T。

因此，例如，当t_comp是120ps，t_mux是60ps以及t_latch是60ps时，可以支持6.7GHz的数据速率。所选比较器的输出在时间段t_mux 635+t_mux 636之后通过多路复用器树跳变。此时，输出A1是稳定的。在A1被用来选择来自第二级多路复用器614的输出的情况下，重复上述过程。

基于在此所提供的公开，本领域的普通技术人员将认识到在上述模数转换器中所使用的体系结构可以被扩展至任何数量的交织器，以实现其他的时序优点。通常，利用在所有tp历史位上使用推断的预定数量的抽头(tp)以及预定数量的交织器(i)，下面的等式描述了关键时序路径：

t_comp+(tp)t_mux+t_latch＜(i/2+1)/T。

通常，包括在与上面对于图3a、4a、5a和6a的描述一致的模数转换器中的DFE是通过抽头(即，tp)的数量描述的，所述抽头的数量对应于被减轻的符号间干扰的数量。大量的抽头能够检测通过具有相当数量的符号间干扰的较差通道传递的位序列。上述基于锁存器的模数转换器能够以非常高的数据速率操作而不消耗额外的功率。在使用大量交织器的情况下，如本领域所知的可能需要包括输出缓冲器(fanout buffer)。由于该输出缓冲器，根据本发明的一些实施例的基于锁存器的模数转换器的概括的时间约束由下面等式描述：

$T=\frac{t_{\mathrm{comp}}+t_{\mathrm{latch}}+\left(\mathrm{tp}\right)t_{\max }+{\log }_4\left(\frac{3*2^{\mathrm{tp}}}{4}\right)t_{\mathrm{buf}}}{(i/2)+1},$

其中t_comp是通过比较器的延迟，t_latch是通过锁存器的延迟，t_buf是通过输出缓冲器的延迟，tp是抽头的数量，i是交织器的数量，2tp是多路复用器的数量，3＊2^tp是门的数量，以及是输出缓冲器的数量。由这样的基于锁存器的模数转换器消耗的功率被描述为：

$P=2^{\mathrm{tp}}*e_{\mathrm{dac}}+\frac{i*2^{\mathrm{tp}}*e_{\mathrm{comp}}+i*\mathrm{tp}*e_{\mathrm{lotch}}+i*2^{\mathrm{tp}}*e_{\mathrm{mux}}+i*{\mathrm{\Σ}}_{k=0}^{{\log }_4\left(\frac{3*2\mathrm{tp}}{4}\right)-1}{2}^k*e_{\mathrm{buf}}}{i*T}$

其中e_dac是数模转换器的能量，e_comp是比较器的能量，e_latch是锁存器的能量，e_mux是多路复用器的能量，e_buf是缓冲器的能量，tp是抽头的数量，i是交织器的数量，2^tp是数模转换器的数量，i＊tp是锁存器的数量，以及总和是输出缓冲器的数量，其每个都是按指数规律大于前一个。

转向图7，示出了根据本发明的一些实施例的通信系统700，其包括具有基于锁存器的模数转换器的接收器720。通信系统700包括发送器710，其通过传输介质730将表示数据集的信号发送至接收器720。传输介质730可以是，但不限于，无线传输介质、电有线传输介质、磁存储器介质、或光传输介质。基于在此所提供的公开，本领域的技术人员将认识到可以与本发明的不同实施例相关地使用各种传输介质。接收器720包括类似于上面关于图3-6所述的基于锁存器的模数转换器。在一些情况下，通信系统700可以是蜂窝电话系统，其具有作为蜂窝电话和/或蜂窝发射塔的发送器710和接收器720。可替换地，通信系统700可以是磁存储介质，其具有作为写功能的发送器710、作为磁存储介质的传输介质730、以及作为读功能的接收器720。基于在此所提供的公开，本领域的普通技术人员将认识到根据本发明的不同实施例可以被表示为通信系统700的各种其他系统。

总之，本发明提供了用于模数转换的新颖的系统、装置、方法和结构。尽管上面已经给出了对于本发明的一个或多个实施例的描述，但是对于本领域的技术人员来说，在不背离本发明的精神的情况下，各种替换、修改和等同物都是显而易见的。例如，尽管本发明的不同实施例被描述为具有特定数量的抽头和/或特定等级的交织，但是，应该理解，根据本发明的不同实施例，可以支持任意数量的抽头和/或交织器。因此，上述描述不用于限制本发明的范围，本发明的范围由所附权利要求限定。

Claims (20)

1.一种基于锁存器的模数转换器电路，所述电路包括： 

第一交织器，其包括： 

比较器组，操作地将模拟输入与各个参考电压进行比较，其中所述比较器组同步于时钟相位； 

选择器电路，操作地至少部分地基于选择器输入来选择所述比较器组中的一个比较器的输出，其中第一交织器输出得自于所选择的输出；以及 

锁存器，接收来自第二交织器的第二交织器输出，以及所述锁存器在所述时钟相位被声明时是透明的，以及其中所述选择器输入包括所述锁存器的输出。 

2.根据权利要求1所述的电路，其中所述锁存器操作以减少符号间干扰。 

3.根据权利要求1所述的电路，其中所述比较器组是第一比较器组，其中所述时钟相位是第一时钟相位，其中所述选择器电路是第一选择器电路，其中所述选择器输入是第一选择器输入，其中所述锁存器是第一锁存器，以及其中所述第二交织器包括： 

第二比较器组，同步于第二时钟相位； 

第二选择器电路，操作地至少部分地基于第二选择器输入来选择所述第二比较器组中的一个比较器的输出，其中所述第二交织器输出得自于所选择的输出；以及 

第二锁存器，接收所述第一交织器输出，以及在所述第二时钟相位被声明时是透明的，以及其中所述第二选择器输入是所述第二锁存器的输出。 

4.根据权利要求3所述的电路，其中所述第一锁存器和所述第二锁存器操作以减少符号间干扰。

5.根据权利要求3所述的电路，其中所述模数转换器电路包括作为一抽头DFE操作的所述第一锁存器和作为一抽头DFE操作的所 述第二锁存器，其中所述第一比较器组包括两个比较器，以及其中所述第二比较器组包括两个比较器。 

6.根据权利要求1所述的电路，其中所述比较器组是第一比较器组，以及所述时钟相位是第一时钟相位，其中所述选择器电路是第一选择器电路，其中所述选择器输入是第一选择器输入，其中所述锁存器是第一锁存器，以及其中所述电路还包括： 

第三交织器，其包括： 

第三比较器组，操作地将所述模拟输入与所述各个参考电压进行比较，其中所述第三比较器组同步于第三时钟相位； 

第三选择器电路，操作地至少部分地基于第三选择器输入来选择所述第三比较器组中的一个比较器的输出，其中第三交织器输出得自于所选择的输出；以及 

第三锁存器，接收所述第一交织器输出，以及在所述第三时钟相位被声明时所述第三锁存器是透明的，以及其中所述第三选择器输入是所述第三锁存器的输出； 

第四交织器，其包括： 

第四比较器组，操作地将所述模拟输入与所述各个参考电压进行比较，其中所述第四比较器组同步于第四时钟相位； 

第四选择器电路，操作地至少部分地基于第四选择器输入来选择所述第四比较器组中的一个比较器的输出，其中第四交织器输出得自于所选择的输出；以及 

第四锁存器，接收所述第三交织器输出，以及在所述第四时钟相位被声明时所述第四锁存器是透明的，以及其中所述第四选择器输入是所述第四锁存器的输出；以及 

其中所述第二交织器包括： 

第二比较器组，操作地将所述模拟输入与所述各个参考电压进行比较，其中所述第二比较器组同步于第二时钟相位； 

第二选择器电路，操作地至少部分地基于第二选择器输入来选择所述第二比较器组中的一个比较器的输出，其中所述第二交 织器输出得自于所选择的输出；以及 

第二锁存器，接收所述第四交织器输出，以及在所述第二时钟相位被声明时所述第二锁存器是透明的，以及其中所述第二选择器输入是所述第二锁存器的输出。 

7.根据权利要求1所述的电路，其中所述锁存器是第一锁存器，其中所述时钟相位是第一时钟相位，以及其中所述电路还包括： 

第二锁存器，接收所述第一交织器输出，以及在第二时钟相位被声明时是透明的，以及其中所述选择器输入包括所述第一锁存器的输出和所述第二锁存器的输出。 

8.根据权利要求7所述的电路，其中所述选择器电路是多级多路复用器，其中所述第二锁存器的输出被用作至所述多级多路复用器的第一级的选择器输入，以及其中所述第一锁存器的输出被用作至所述多级多路复用器的第二级的选择器输入。 

9.根据权利要求7所述的电路，其中所述比较器组是第一比较器组，其中所述选择器电路是第一选择器电路，其中所述选择器输入是第一选择器输入，以及其中所述第二交织器包括： 

第二比较器组，同步于所述第二时钟相位； 

第二选择器电路，操作地至少部分地基于第二选择器输入来选择所述第二比较器组中的一个比较器的输出，其中所述第二交织器输出得自于所选择的输出；以及 

第三锁存器，接收所述第一交织器输出，以及在所述第二时钟相位被声明时所述第三锁存器是透明的， 

第四锁存器，接收所述第二交织器输出，以及在所述第一时钟相位被声明时所述第四锁存器是透明的，以及 

其中所述第二选择器输入包括所述第三锁存器的输出和所述第四锁存器的输出。 

10.根据权利要求9所述的电路，其中所述第一选择器电路是第一多级多路复用器，其中所述第二选择器电路是第二多级多路复用器，其中所述第二锁存器的输出被用作至所述第一多级多路复用器的 第一级的选择器输入，其中所述第一锁存器的输出被用作至所述第一多级多路复用器的第二级的选择器输入；其中所述第四锁存器的输出被用作至所述第二多级多路复用器的第一级的选择器输入；以及其中所述第三锁存器的输出被用作至所述第二多级多路复用器的第二级的选择器输入。 

11.根据权利要求9所述的电路，其中所述第一锁存器、所述第二锁存器、所述第三锁存器以及所述第四锁存器操作以减轻符号间干扰。 

12.一种用于模数转换的方法，所述方法包括： 

提供操作地产生第一输出的第一交织器以及操作地产生第二输出的第二交织器，其中所述第一交织器和所述第二交织器的每一个包括比较器组、选择器电路、以及锁存器； 

使用同步于时钟相位的所述第一交织器的比较器组执行一组模数转换， 

至少部分地基于锁存结果，从该组模数转换中选择结果以提供所述第一输出；以及 

使用所述第一交织器的所述锁存器锁存所述第二输出，其中所述锁存器在所述时钟相位被声明时是透明的，以及其中所锁存的结果包括所述锁存器的输出。 

13.根据权利要求12所述的方法，其中该组模数转换是第一组模数转换，其中所述时钟相位是第二时钟相位，其中所述锁存结果是第一锁存结果，其中所述方法还包括： 

使用同步于第二时钟相位的所述第二交织器的所述比较器组执行第二组模数转换， 

至少部分地基于第二锁存结果，从所述第二组模数转换中选择结果以提供所述第二输出；以及 

使用所述第二交织器的所述锁存器锁存所述第一输出，其中所述锁存器在所述第二时钟相位被声明时是透明的，以及其中所述第二锁存结果包括所述锁存器的输出。 

14.一种通信系统，所述系统包括： 

接收器，包括基于锁存器的模数转换器，其中所述基于锁存器的模数转换器包括： 

第一交织器，其包括： 

比较器组，操作地将模拟输入与各个参考电压进行比较，其中所述比较器组同步于时钟相位； 

选择器电路，操作地至少部分地基于选择器输入来选择所述比较器组中的一个比较器的输出，其中第一交织器输出得自于所选择的输出；以及 

锁存器，接收来自第二交织器的第二交织器输出，以及在所述时钟相位被声明时所述锁存器是透明的，以及其中所述选择器输入包括所述锁存器的输出。 

15.根据权利要求14所述的系统，其中所述系统还包括发送器和介质，以及其中信息从所述发送器通过所述介质被提供至所述接收器。 

16.根据权利要求15所述的系统，其中所述系统是存储系统，以及其中所述介质是存储介质。 

17.根据权利要求15所述的系统，其中所述系统是无线通信系统，以及其中所述介质是无线通信介质。 

18.根据权利要求14所述的系统，其中所述比较器组是第一比较器组，其中所述时钟相位是第一时钟相位，其中所述选择器电路是第一选择器电路，其中所述选择器输入是第一选择器输入，其中所述锁存器是第一锁存器，以及其中所述第二交织器包括： 

第二比较器组，同步于第二时钟相位； 

第二选择器电路，操作地至少部分地基于第二选择器输入来选择所述第二比较器组中的一个比较器的输出，其中所述第二交织器输出得自于所选择的输出；以及 

第二锁存器，接收所述第一交织器输出，以及在所述第二时钟相位被声明时所述第二锁存器是透明的，以及其中所述第二选择器输入 是所述第二锁存器的输出。 

19.根据权利要求14所述的系统，其中所述锁存器是第一锁存器，其中所述时钟相位是第一时钟相位，以及其中所述基于锁存器的模数转换器还包括： 

第二锁存器，接收所述第一交织器输出，以及在第二时钟相位被声明时所述第二锁存器是透明的，以及其中所述选择器输入包括所述第一锁存器的输出和所述第二锁存器的输出。 

20.根据权利要求19所述的系统，其中所述比较器组是第一比较器组，其中所述选择器电路是第一选择器电路，其中所述选择器输入是第一选择器输入，以及其中所述第二交织器包括： 

第二比较器组，同步于所述第二时钟相位； 

第二选择器电路，操作地至少部分地基于第二选择器输入来选择所述第二比较器组中的一个比较器的输出，其中所述第二交织器输出得自于所选择的输出；以及 

第三锁存器，接收所述第一交织器输出，以及在所述第二时钟相位被声明时所述第三锁存器是透明的， 

第四锁存器，接收所述第二交织器输出，以及在所述第一时钟相位被声明时所述第四锁存器是透明的，以及 

其中所述第二选择器输入包括所述第三锁存器的输出和所述第四锁存器的输出。 

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