JPH11103253A - アナログ−デジタル変換器 - Google Patents
アナログ−デジタル変換器Info
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- JPH11103253A JPH11103253A JP9262584A JP26258497A JPH11103253A JP H11103253 A JPH11103253 A JP H11103253A JP 9262584 A JP9262584 A JP 9262584A JP 26258497 A JP26258497 A JP 26258497A JP H11103253 A JPH11103253 A JP H11103253A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
Abstract
(57)【要約】
【課題】 サーモメトリック−バイナリコード変換回路
において、エラー補正機能を失うことなしに、速度、面
積、消費電力を改善することにある。 【解決手段】 ダイナミック論理回路を用いて、出力す
べきバイナリコードの上下ビット間に依存性を持たず、
且つ、エラー補正機能を持たせたサーモメトリック−バ
イナリコード変換式に従い、中間コードを生成すること
なしに、直接サーモメトリックコードからバイナリコー
ドへと変換する。
において、エラー補正機能を失うことなしに、速度、面
積、消費電力を改善することにある。 【解決手段】 ダイナミック論理回路を用いて、出力す
べきバイナリコードの上下ビット間に依存性を持たず、
且つ、エラー補正機能を持たせたサーモメトリック−バ
イナリコード変換式に従い、中間コードを生成すること
なしに、直接サーモメトリックコードからバイナリコー
ドへと変換する。
Description
【０００１】
【発明の属する技術分野】本発明はアナログ−デジタル
変換器に関し、詳しくは、アナログ信号をデジタル信号
に変換するアナログ−デジタル変換器において、ダイナ
ミック回路を用いてサーモメトリックコードをバイナリ
コードに変換するエンコーダ回路に関する。
変換器に関し、詳しくは、アナログ信号をデジタル信号
に変換するアナログ−デジタル変換器において、ダイナ
ミック回路を用いてサーモメトリックコードをバイナリ
コードに変換するエンコーダ回路に関する。
【０００２】
【従来の技術】図７は、特開平８−３６４６６号公報に
開示されたフラッシュＡＤ変換器の回路図である。
開示されたフラッシュＡＤ変換器の回路図である。
【０００３】従来の技術は、特開平８−３６４６６号公
報に開示され、図７に示すように、２分探索を用いるこ
とで、中間コードを生成することなしに、直接、サーモ
メトリックコードをバイナリコードへと変換している。
報に開示され、図７に示すように、２分探索を用いるこ
とで、中間コードを生成することなしに、直接、サーモ
メトリックコードをバイナリコードへと変換している。
【０００４】この変換方法は、図９に示すように、最大
スパークルエラーを最小化する点において効果を発揮
し、理想的なサーモメトリックコードが入力された場合
に対して、バブリングが発生したエラーをともなったサ
ーモメトリックコードを変換した場合の出力誤差が１レ
ベルしかずれないように補正される。
スパークルエラーを最小化する点において効果を発揮
し、理想的なサーモメトリックコードが入力された場合
に対して、バブリングが発生したエラーをともなったサ
ーモメトリックコードを変換した場合の出力誤差が１レ
ベルしかずれないように補正される。
【０００５】
【発明が解決しようとする課題】しかしながら、図７に
示した従来の２分探索エンコーダによるサーモメトリッ
クコードからバイナリコードへとデータを変換する方法
では、第１の問題点として、変換すべきビット数の増加
に比例して変換速度が遅くなる点が挙げられる。
示した従来の２分探索エンコーダによるサーモメトリッ
クコードからバイナリコードへとデータを変換する方法
では、第１の問題点として、変換すべきビット数の増加
に比例して変換速度が遅くなる点が挙げられる。
【０００６】その理由は、２分探索変換法の性質上、Ｎ
ビット出力のバイナリコードを得る場合、ｍビット目
（ｍ：０≦ｍ≦Ｎ−２）のバイナリ出力信号は、その上
位の（ｍ＋１）ビット目までの探索結果が終了しなけれ
ば、次の探索を開始できないという点にある。
ビット出力のバイナリコードを得る場合、ｍビット目
（ｍ：０≦ｍ≦Ｎ−２）のバイナリ出力信号は、その上
位の（ｍ＋１）ビット目までの探索結果が終了しなけれ
ば、次の探索を開始できないという点にある。
【０００７】言い換えるならば、２分探索では出力の上
下ビット間に依存性があるため、Ｎビットのバイナリコ
ード出力が得たい場合には、Ｎ回の探索を要するので、
探索時間はビット数に比例して遅くなる。
下ビット間に依存性があるため、Ｎビットのバイナリコ
ード出力が得たい場合には、Ｎ回の探索を要するので、
探索時間はビット数に比例して遅くなる。
【０００８】第２の問題点は、やはり、変換すべきビッ
ト数の増加にともなう使用すべき素子数の増加、つま
り、面積、消費電力の増加が著しくなる点にある。
ト数の増加にともなう使用すべき素子数の増加、つま
り、面積、消費電力の増加が著しくなる点にある。
【０００９】その理由は、最上位ビットと最下位ビット
の出力データ間に位相差が生じるため、出力部に位相合
わせのためのラッチ回路またはフリップフロップ回路が
Ｎビット分必要となること、また、ｍビット目の検索を
行うには、上位の（ｍ＋１）ビット目までの検索結果が
保持されている必要があるので、サーモメトリックコー
ドの入力部にラッチまたはフリップフロップ回路が（２
N −１）個必要であること、さらに２分探索を行うため
の切替え回路が数１に示す数だけ必要になるためであ
る。
の出力データ間に位相差が生じるため、出力部に位相合
わせのためのラッチ回路またはフリップフロップ回路が
Ｎビット分必要となること、また、ｍビット目の検索を
行うには、上位の（ｍ＋１）ビット目までの検索結果が
保持されている必要があるので、サーモメトリックコー
ドの入力部にラッチまたはフリップフロップ回路が（２
N −１）個必要であること、さらに２分探索を行うため
の切替え回路が数１に示す数だけ必要になるためであ
る。
【００１０】
【数１】 故に、Ｄ−Ｆ／Ｆが８素子／個 、セレクタが４素子／
個で構成できたとしても、Ｎビットのバイナリコードへ
変換するには、数２に示す数の素子が必要と成る（たと
えば、Ｎ＝３の場合、９６素子必要）。
個で構成できたとしても、Ｎビットのバイナリコードへ
変換するには、数２に示す数の素子が必要と成る（たと
えば、Ｎ＝３の場合、９６素子必要）。
【００１１】
【数２】 本発明は上記の点にかんがみてなされたもので、サーモ
メトリック−バイナリコード変換回路において、エラー
補正機能を失うことなく、速度、面積、消費電力を改善
することを目的とする。
メトリック−バイナリコード変換回路において、エラー
補正機能を失うことなく、速度、面積、消費電力を改善
することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のサーモメトリック−バイナリコード変換
回路は、ダイナミック論理回路を用いて、出力すべきバ
イナリコードの上下ビット間に依存性を持たず、しか
も、中間コードを生成することなしに、所定の数式に基
づいて、直接にサーモメトリックコードからバイナリコ
ードへと変換する。
めに、本発明のサーモメトリック−バイナリコード変換
回路は、ダイナミック論理回路を用いて、出力すべきバ
イナリコードの上下ビット間に依存性を持たず、しか
も、中間コードを生成することなしに、所定の数式に基
づいて、直接にサーモメトリックコードからバイナリコ
ードへと変換する。
【００１３】より具体的には、エンコーダ回路に同期の
とれた形で相補のサーモメトリックコードを出力するコ
ンパレータ回路（またはレベル変換出力部を含むコンパ
レータ回路）と、ダイナミック論理回路で構成されたエ
ンコーダ回路と、場合によってはさらに、前記エンコー
ダ回路に同期のとれたデジタルアダー回路をともなった
サーモメトリック−バイナリコード変換手段とを有す
る。
とれた形で相補のサーモメトリックコードを出力するコ
ンパレータ回路（またはレベル変換出力部を含むコンパ
レータ回路）と、ダイナミック論理回路で構成されたエ
ンコーダ回路と、場合によってはさらに、前記エンコー
ダ回路に同期のとれたデジタルアダー回路をともなった
サーモメトリック−バイナリコード変換手段とを有す
る。
【００１４】本発明では、出力すべきバイナリコードの
上下ビット間に依存性を持たずに、１回の動作で全出力
ビットを決定できることから、出力ビット数の増加にと
もなうコード変換に要する時間の増加を抑制することが
できる。
上下ビット間に依存性を持たずに、１回の動作で全出力
ビットを決定できることから、出力ビット数の増加にと
もなうコード変換に要する時間の増加を抑制することが
できる。
【００１５】また、出力ビット間の位相差を抑えること
ができるので、データ保持のための出力部ラッチ回路ま
たはフリップフロップ回路が不要となるため、面積、消
費電力をも削減することができる。
ができるので、データ保持のための出力部ラッチ回路ま
たはフリップフロップ回路が不要となるため、面積、消
費電力をも削減することができる。
【００１６】
【発明の実施の形態】以下本発明を図面に基づいて説明
する。
する。
【００１７】図５は本発明の概念を示すブロック図であ
る。図５において、１はエンコーダ回路、２はレベル変
換回路、３は相補のサーモメトリックコード、４はバイ
ナリコード、５はコンパレータ回路、６はアナログ入力
信号、７はデジタルアダー回路、８は抵抗ラダー部、９
はコンパレータ出力信号である。
る。図５において、１はエンコーダ回路、２はレベル変
換回路、３は相補のサーモメトリックコード、４はバイ
ナリコード、５はコンパレータ回路、６はアナログ入力
信号、７はデジタルアダー回路、８は抵抗ラダー部、９
はコンパレータ出力信号である。
【００１８】図５を参照すると、本発明の実施の形態
は、コンパレータ回路５にアナログ信号６が入力され、
且つ、コンパレータ回路５は参照電位を与える抵抗ラダ
ー部８へも接続されている。
は、コンパレータ回路５にアナログ信号６が入力され、
且つ、コンパレータ回路５は参照電位を与える抵抗ラダ
ー部８へも接続されている。
【００１９】コンパレータ回路５の出力レベルは、ＥＣ
Ｌレベルのような小振幅信号９が出力される。
Ｌレベルのような小振幅信号９が出力される。
【００２０】この小振幅信号９は、レベル変換回路２を
通過し、相補のサーモメトリックコード３として、制御
信号端子ＣＬＫをともなったダイナミック型エンコーダ
回路１へと接続されている。
通過し、相補のサーモメトリックコード３として、制御
信号端子ＣＬＫをともなったダイナミック型エンコーダ
回路１へと接続されている。
【００２１】さらに場合によっては、このダイナミック
型エンコーダ回路１によりエンコードされたバイナリ信
号４が、ダイナミック型エンコーダ回路と同期すべく、
制御信号ＣＬＫをともなったデジタルアダー回路７へと
接続されている。
型エンコーダ回路１によりエンコードされたバイナリ信
号４が、ダイナミック型エンコーダ回路と同期すべく、
制御信号ＣＬＫをともなったデジタルアダー回路７へと
接続されている。
【００２２】なお、ダイナミック論理回路のサーモメト
リックコード入力部とバイナリコード出力部は数３に示
すコード変換式に従うように接続する。
リックコード入力部とバイナリコード出力部は数３に示
すコード変換式に従うように接続する。
【００２３】
【数３】 数３において、ｂm は最上位ビットから数えてｍビット
目のバイナリコードの値（ｍ：１≦ｍ≦Ｎ）であり、ｔ
x は最上位ビットから数えてｘビット目のサーモメトリ
ックコードの値（ｘ：０≦ｘ≦２N −１）であり、ｔy
は最上位ビットから数えてｙビット目のサーモメトリッ
クコードの値（ｙ：０≦ｙ≦２N −１）であり、Ｃ（ｔ
x ）はサーモメトリックコードの値ｔx の補数である。
また、ｘ＝２（ｌ−１）×２(N-m) 、ｙ＝｛２（ｌ−
１）＋１｝×２(N-m) 、Ｃ（ｔ0 ）＝１とする。
目のバイナリコードの値（ｍ：１≦ｍ≦Ｎ）であり、ｔ
x は最上位ビットから数えてｘビット目のサーモメトリ
ックコードの値（ｘ：０≦ｘ≦２N −１）であり、ｔy
は最上位ビットから数えてｙビット目のサーモメトリッ
クコードの値（ｙ：０≦ｙ≦２N −１）であり、Ｃ（ｔ
x ）はサーモメトリックコードの値ｔx の補数である。
また、ｘ＝２（ｌ−１）×２(N-m) 、ｙ＝｛２（ｌ−
１）＋１｝×２(N-m) 、Ｃ（ｔ0 ）＝１とする。
【００２４】サーモメトリックコードからバイナリコー
ドへのコード変換は、数３に示すブール代数の式を用い
ることで変換が可能となる。
ドへのコード変換は、数３に示すブール代数の式を用い
ることで変換が可能となる。
【００２５】次に、図５の実施の形態における動作図を
図６に示す。
図６に示す。
【００２６】ｎ盤目のアナログデータをデジタルデータ
に変換する場合において、まず、制御信号ＣＬＫを用い
て、レベル変換回路２およびエンコーダ回路１をａ−
ａ’（およびｃ−ｃ’）の期間プリチャージする（Ｐ
n ）。
に変換する場合において、まず、制御信号ＣＬＫを用い
て、レベル変換回路２およびエンコーダ回路１をａ−
ａ’（およびｃ−ｃ’）の期間プリチャージする（Ｐ
n ）。
【００２７】その後、制御信号ＣＬＫのエッジａ’に同
期して、コンパレータ回路５の出力９の値Ｃ［ｎ］をレ
ベル変換回路２が受け（ｂ）、相補のサーモメトリック
コード３に［ｎ］という値を出力する。
期して、コンパレータ回路５の出力９の値Ｃ［ｎ］をレ
ベル変換回路２が受け（ｂ）、相補のサーモメトリック
コード３に［ｎ］という値を出力する。
【００２８】次に、この相補のサーモメトリックコード
Ｔ［ｎ］をエンコーダ回路１がバイナリコードＢ［ｎ］
という値に変換し、バイナリコード４へＢ［ｎ］を出力
する（ｄ）。
Ｔ［ｎ］をエンコーダ回路１がバイナリコードＢ［ｎ］
という値に変換し、バイナリコード４へＢ［ｎ］を出力
する（ｄ）。
【００２９】
【実施例】以下、本発明の実施例について説明する。
【００３０】図１は、３ビットのバイナリコード出力を
得るための具体的な第１の実施例である。
得るための具体的な第１の実施例である。
【００３１】まず、１はダイナミック型エンコーダ回
路、２はレベル変換回路、５はコンパレータ回路、８は
コンパレータ回路５へ入力する参照電位を発生させるた
めの抵抗ラダー部、６はアナログ入力信号、３はサーモ
メトリックコード、４はバイナリコード、９はコンパレ
ータの出力（小振幅信号）、ＣＬＫは制御信号、１０は
小振幅信号をＣＭＯＳレベルに変換するためのセンスラ
ッチ回路、１１は制御信号ＣＬＫを反転させるためのイ
ンバータ回路、１００、１１０、１２０はＮチャネルト
ランジスタ、１０１〜１０７、１１１〜１１３、１２１
はＰチャネルトランジスタ、ｔ１Ｂ〜ｔ７Ｂ、ｔ２Ｔ、
ｔ４Ｔ、ｔ６Ｔ、はサーモメトリック信号、ｂ１〜ｂ３
はバイナリ信号である。
路、２はレベル変換回路、５はコンパレータ回路、８は
コンパレータ回路５へ入力する参照電位を発生させるた
めの抵抗ラダー部、６はアナログ入力信号、３はサーモ
メトリックコード、４はバイナリコード、９はコンパレ
ータの出力（小振幅信号）、ＣＬＫは制御信号、１０は
小振幅信号をＣＭＯＳレベルに変換するためのセンスラ
ッチ回路、１１は制御信号ＣＬＫを反転させるためのイ
ンバータ回路、１００、１１０、１２０はＮチャネルト
ランジスタ、１０１〜１０７、１１１〜１１３、１２１
はＰチャネルトランジスタ、ｔ１Ｂ〜ｔ７Ｂ、ｔ２Ｔ、
ｔ４Ｔ、ｔ６Ｔ、はサーモメトリック信号、ｂ１〜ｂ３
はバイナリ信号である。
【００３２】なお、サーモメトリックコードの入力信号
とバイナリコードの出力信号は、数３を満足するよう
に、Ｐチャネルトランジスタ１０１〜１０７、１１１〜
１１３、１２１によって接続されている。
とバイナリコードの出力信号は、数３を満足するよう
に、Ｐチャネルトランジスタ１０１〜１０７、１１１〜
１１３、１２１によって接続されている。
【００３３】図２は上述の第１の実施例の動作図であ
り、以下、図２を参照しながら動作の説明をする。
り、以下、図２を参照しながら動作の説明をする。
【００３４】まず、アナログ信号６がコンパレータ回路
５に入力され、コンパレータ回路５は参照電位を提供す
る抵抗ラダー部８とアナログ信号６とを比較して、アナ
ログ信号６に対応した小振幅のサーモメトリックコード
９（Ｃ［ｎ］）を出力する。
５に入力され、コンパレータ回路５は参照電位を提供す
る抵抗ラダー部８とアナログ信号６とを比較して、アナ
ログ信号６に対応した小振幅のサーモメトリックコード
９（Ｃ［ｎ］）を出力する。
【００３５】次に、予め制御信号ＣＬＫでプリチャージ
された（Ｐn ：ａ−ａ’間）センスラッチ回路１０に、
サーモメトリックコード９（Ｃ［ｎ］）が入力されてい
る状態にて、制御信号ＣＬＫ（ａ’）により、レベル変
換回路２がレベル変換動作を行い（ｂ）、その結果、Ｃ
ＭＯＳレベルのサーモメトリックコード３（Ｔ［ｎ］）
がエンコーダ回路１へ入力される。
された（Ｐn ：ａ−ａ’間）センスラッチ回路１０に、
サーモメトリックコード９（Ｃ［ｎ］）が入力されてい
る状態にて、制御信号ＣＬＫ（ａ’）により、レベル変
換回路２がレベル変換動作を行い（ｂ）、その結果、Ｃ
ＭＯＳレベルのサーモメトリックコード３（Ｔ［ｎ］）
がエンコーダ回路１へ入力される。
【００３６】また、ダイナミック型エンコーダ回路１
は、ｃ−ｃ’の間（Ｐn ）に出力信号線（ｂ１〜ｂ３）
がＮチャネルトランジスタ１００、１１０、１２０によ
り予めプリチャージされている。
は、ｃ−ｃ’の間（Ｐn ）に出力信号線（ｂ１〜ｂ３）
がＮチャネルトランジスタ１００、１１０、１２０によ
り予めプリチャージされている。
【００３７】その後、ｃ’のタイミングで、バイナリコ
ードへデータを変換し（ｄ）、Ｂ［ｎ］という値をバイ
ナリ信号ｂ１〜ｂ３へ出力する。
ードへデータを変換し（ｄ）、Ｂ［ｎ］という値をバイ
ナリ信号ｂ１〜ｂ３へ出力する。
【００３８】この回路により、バイナリ信号出力部は各
ビット間に依存関係を持たず、図２に示すように一周期
内で、コード変換することがわかる。
ビット間に依存関係を持たず、図２に示すように一周期
内で、コード変換することがわかる。
【００３９】また、図１からもわかるように、面積、消
費電力に関しても、エンコーダ回路として必要な電界効
果トランジスタの個数は数４で示される素子数であり、
図１の場合（Ｎ＝３）ならば１６素子でよいことがわか
る。
費電力に関しても、エンコーダ回路として必要な電界効
果トランジスタの個数は数４で示される素子数であり、
図１の場合（Ｎ＝３）ならば１６素子でよいことがわか
る。
【００４０】
【数４】 図３は本発明の第２の実施例を示す図である。
【００４１】図３の構成は、図１の実施例のダイナミッ
ク型エンコーダ回路において、Ｎチャネルトランジスタ
１００、１１０、１２０をＰチャネルトランジスタ２０
０、２１０、２２０へと変えて、Ｐチャネルトランジス
タ１０１〜１０７、１１１〜１１３、１２１をＮチャネ
ルトランジスタ２０１〜２０７、２１１〜２１３、２２
１へと変えて構成されている。
ク型エンコーダ回路において、Ｎチャネルトランジスタ
１００、１１０、１２０をＰチャネルトランジスタ２０
０、２１０、２２０へと変えて、Ｐチャネルトランジス
タ１０１〜１０７、１１１〜１１３、１２１をＮチャネ
ルトランジスタ２０１〜２０７、２１１〜２１３、２２
１へと変えて構成されている。
【００４２】また、エンコーダ部１の正論理、負論理の
整合をとるために、インバータ回路２２〜２４、およ
び、負論理のサーモメトリックコード３を用いている。
整合をとるために、インバータ回路２２〜２４、およ
び、負論理のサーモメトリックコード３を用いている。
【００４３】本実施例では、バイナリコードの信号線を
放電させるために、Ｐチャネルトランジスタよりも移動
度の高いＮチャネルトランジスタを用いることで、図１
に示した第１の実施例に対して、同一面積ならばバイナ
リコード４の変換速度の高速化、また、同一変換速度を
実現するなら面積縮小化を図ることができる。
放電させるために、Ｐチャネルトランジスタよりも移動
度の高いＮチャネルトランジスタを用いることで、図１
に示した第１の実施例に対して、同一面積ならばバイナ
リコード４の変換速度の高速化、また、同一変換速度を
実現するなら面積縮小化を図ることができる。
【００４４】次に、図４は本発明の第３の実施例であ
り、プリチャージ動作が存在しないサーモメトリックコ
ードをダイナミック型エンコーダで受ける場合の実施例
である。
り、プリチャージ動作が存在しないサーモメトリックコ
ードをダイナミック型エンコーダで受ける場合の実施例
である。
【００４５】図４（Ａ）は第２の実施例のダイナミック
型エンコーダ回路１に相当する。
型エンコーダ回路１に相当する。
【００４６】このエンコーダ回路１の入力回路３０の具
体的な構成は、図４（Ｂ）のようにＡＮＤ回路３１、３
２とインバータ回路３３で構成されている。
体的な構成は、図４（Ｂ）のようにＡＮＤ回路３１、３
２とインバータ回路３３で構成されている。
【００４７】図４（Ｃ）は入力回路３０の動作図であ
る。
る。
【００４８】制御信号ＣＬＫおよびＡＮＤ回路３１、３
２によって、図２の差動サーモメトリックコード３のプ
リチャージ期間に相当する信号（図４（Ｃ）のＰ）を発
生できる。
２によって、図２の差動サーモメトリックコード３のプ
リチャージ期間に相当する信号（図４（Ｃ）のＰ）を発
生できる。
【００４９】また、インバータ回路３３によって、相補
信号が生成される（図４（ｃ）のＩＢ）。
信号が生成される（図４（ｃ）のＩＢ）。
【００５０】上述の動作状態から、エンコーダ回路１に
とっては、同期のとれた信号へと変換されたことにな
る。
とっては、同期のとれた信号へと変換されたことにな
る。
【００５１】この実施例から、エンコーダ回路を除く回
路（コンパレータ回路、レベル変換回路、デジタルアダ
ー回路など）がダイナミック論理回路である必然性がな
いことや、サーモメトリックコードはエンコーダに入力
される時点で相補信号になっていればよいことが容易に
わかるであろう。
路（コンパレータ回路、レベル変換回路、デジタルアダ
ー回路など）がダイナミック論理回路である必然性がな
いことや、サーモメトリックコードはエンコーダに入力
される時点で相補信号になっていればよいことが容易に
わかるであろう。
【００５２】
【発明の効果】本発明による第１の効果は、出力すべき
ビット数が増加しても、変換速度はビット数に依存せ
ず、劣化しにくい点が挙げられる。
ビット数が増加しても、変換速度はビット数に依存せ
ず、劣化しにくい点が挙げられる。
【００５３】その理由は出力されるバイナリコードは、
数３に従い、各ビットごとに出力すべきデータを決定す
るので、２分探索のような上下ビット間の依存による遅
延時間の増加がなくなるためである。
数３に従い、各ビットごとに出力すべきデータを決定す
るので、２分探索のような上下ビット間の依存による遅
延時間の増加がなくなるためである。
【００５４】第２の効果は、出力ビット数が増大して
も、面積、消費電力を抑えることができる点である。
も、面積、消費電力を抑えることができる点である。
【００５５】その理由は、エンコーダ回路で使用される
素子数が、数２に示した数から数４に示した数へと減る
こと、およびエンコーダ部の入力ゲートはＰチャネルま
たはＮチャネルトランジスタのみとなり、相補型論理回
路に接続された状態に比べ、入力容量がほぼ半分へと低
減されるからである。
素子数が、数２に示した数から数４に示した数へと減る
こと、およびエンコーダ部の入力ゲートはＰチャネルま
たはＮチャネルトランジスタのみとなり、相補型論理回
路に接続された状態に比べ、入力容量がほぼ半分へと低
減されるからである。
【００５６】第３の効果は、サイダイスパークルエラー
を最小化する点である。
を最小化する点である。
【００５７】その理由は、具体例で挙げるならば、本発
明を用いれば、少ない素子数でも従来例と同様に図８に
示すような、理想的なサーモメトリックコードが入力さ
れた場合に対して、バブリングが発生したエラーをとも
なったサーモメトリックコードを変換した場合の出力誤
差が１レベルしかずれないように補正される点にある。
なお、図１０は、３ビットバイナリ出力の場合のエラー
補正結果を示した図である。
明を用いれば、少ない素子数でも従来例と同様に図８に
示すような、理想的なサーモメトリックコードが入力さ
れた場合に対して、バブリングが発生したエラーをとも
なったサーモメトリックコードを変換した場合の出力誤
差が１レベルしかずれないように補正される点にある。
なお、図１０は、３ビットバイナリ出力の場合のエラー
補正結果を示した図である。
【図１】本発明の第１の実施例を示した回路図である。
【図２】第１の実施例の動作図である。
【図３】本発明の第２の実施例を示した回路図である。
【図４】（Ａ）、（Ｂ）、（Ｃ）は従来型コンパレータ
回路と整合をとった場合の実施例を示す回路図である。
回路と整合をとった場合の実施例を示す回路図である。
【図５】本発明の概念を示すブロック図である。
【図６】図５に示したブロック図の動作図である。
【図７】従来例を示す回路図である。
【図８】本発明のエラーコード補正を示した表図であ
る。
る。
【図９】従来例のエラーコード補正を示した表図であ
る。
る。
【図１０】本発明のエラーコード補正結果を３ビットバ
イナリ出力の場合で示した表図である。
イナリ出力の場合で示した表図である。
１ エンコーダ回路 ２ レベル変換回路 ３ 相補のサーモメトリックコード ４ バイナリコード ５ コンパレータ回路 ６、ＶＩＮ アナログ入力信号 ７ デジタルアダー回路 ８ 抵抗ラダー部 ９ コンパレータ出力信号 １０、２０ センスラッチ回路 １１、２２、２３、２４ インバータ回路 ３０ リセット付き相補出力回路 １００、１１０、１２０、２０１〜２０７、２１１〜２
１３、２２１ Ｎチャネルトランジスタ １０１〜１０７、１１１〜１１３、１２１、２００、２
１０、２２０ Ｐチャネルトランジスタ ＣＬＫ 制御信号 ＶｒｅｆＨ、ＶｒｅｆＬ、ＶＲＥＦ 抵抗ラダー用基準
電位 Ｃ［ｎ−１］、Ｃ［ｎ］ コンパレータ出力の値 Ｔ［ｎ−１］、Ｔ［ｎ］ サーモメトリックコードの値 Ｂ［ｎ−１］、Ｂ［ｎ］ バイナリコードの値 Ｐn-1 、Ｐn プリチャージ期間 ＴＨＣ１〜ＴＨＣ７、ｔ１Ｂ〜ｔ７Ｂ、ｔ１Ｔ〜ｔ７
Ｔ、ｔ１〜ｔ７ サーモメトリック信号 Ｂ０〜Ｂ２、ｂ１〜ｂ３ バイナリ信号
１３、２２１ Ｎチャネルトランジスタ １０１〜１０７、１１１〜１１３、１２１、２００、２
１０、２２０ Ｐチャネルトランジスタ ＣＬＫ 制御信号 ＶｒｅｆＨ、ＶｒｅｆＬ、ＶＲＥＦ 抵抗ラダー用基準
電位 Ｃ［ｎ−１］、Ｃ［ｎ］ コンパレータ出力の値 Ｔ［ｎ−１］、Ｔ［ｎ］ サーモメトリックコードの値 Ｂ［ｎ−１］、Ｂ［ｎ］ バイナリコードの値 Ｐn-1 、Ｐn プリチャージ期間 ＴＨＣ１〜ＴＨＣ７、ｔ１Ｂ〜ｔ７Ｂ、ｔ１Ｔ〜ｔ７
Ｔ、ｔ１〜ｔ７ サーモメトリック信号 Ｂ０〜Ｂ２、ｂ１〜ｂ３ バイナリ信号
Claims (6)
- 【請求項１】 アナログ−デジタル変換器であって、第
１の入力と第１の複数個の出力とを有する比較器アレイ
であって、前記第１の入力に与えられるアナログ信号の
大きさを表現するデジタルサーモメトリックコードを前
記第１の複数個の出力上に提供するように動作する比較
器アレイと第１の複数個の入力と第２の複数個の出力と
を有するダイナミック論理回路で構成されたエンコーダ
回路であって、前記第１の複数個の入力が前記第１の複
数個の出力につながれており、前記デジタルサーモメト
リックコードに対応したバイナリコードを前記第２の複
数個の出力上に提供するように動作するダイナミックエ
ンコーダ回路を含むことを特徴とするアナログ−デジタ
ル変換器。 - 【請求項２】 アナログ電圧信号をバイナリコードへ変
換する方法であって、アナログ電圧信号の大きさを複数
個の電圧レベルと比較することで、前記アナログ電圧信
号の大きさをデジタルサーモメトリックコードとして表
現すること、およびダイナミック論理回路を用いて、所
定のサーモメトリック−バイナリコード直接変換式に従
い、前記サーモメトリックコードを前記アナログ電圧信
号の大きさを表すバイナリコード信号へと変換すること
を特徴とする論理回路。 - 【請求項３】 前記比較アレイの複数個の出力と前記エ
ンコーダ回路の複数個の入力とが時間的または電位的に
整合がとれていない場合に、前記比較アレイの複数個の
出力と前記エンコーダ回路の複数個の入力との整合をと
るための論理回路を有することを特徴とする請求項１に
記載のアナログ−デジタル変換器。 - 【請求項４】 アナログ電圧信号をバイナリコードへ変
換する方法であって、アナログ電圧信号の大きさを複数
個の電圧レベルと比較することで、前記アナログ電圧信
号の大きさをデジタルサーモメトリックコードとして表
現し、所定のサーモメトリック−バイナリコード直接変
換式に従い、前記サーモメトリックコードを前記アナロ
グ電圧信号の大きさを表すバイナリコード信号へと変換
することを特徴とするアナログ−デジタル変換方法。 - 【請求項５】 所定のサーモメトリック−バイナリコー
ド直接変換式に従い、前記サーモメトリックコードをバ
イナリコード信号へと変換することを特徴とする回路。 - 【請求項６】 前記所定のサーモメトリック−バイナリ
コード直接変換式が、 バイナリコードのビット数をＮ、最上位ビットから数え
てｍビット目のバイナリコードの値（ｍ：１≦ｍ≦Ｎ）
をｂm 、最上位ビットから数えてｘビット目のサーモメ
トリックコードの値（ｘ：０≦ｘ≦２N −１）をｔx 、
最上位ビットから数えてｙビット目のサーモメトリック
コードの値（ｙ：０≦ｙ≦２N −１）をｔy 、サーモメ
トリックコードの値ｔx の補数をＣ（ｔx ）としたと
き、 で表されることを特徴とする請求項２に記載の論理回
路。
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| Application Number | Priority Date | Filing Date | Title |
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| JP9262584A JPH11103253A (ja) | 1997-09-29 | 1997-09-29 | アナログ−デジタル変換器 |
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| JPH11103253A true JPH11103253A (ja) | 1999-04-13 |
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- 1998-09-29 US US09/161,703 patent/US6232908B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7271757B2 (en) | 2003-03-25 | 2007-09-18 | Fujitsu Limited | Encoder circuit and A/D conversion circuit |
| US7456774B2 (en) | 2003-03-25 | 2008-11-25 | Fujitsu Limited | Encoder circuit and A/D conversion circuit |
| KR100873435B1 (ko) | 2007-02-21 | 2008-12-11 | 삼성전자주식회사 | 멀티플렉서를 이용한 아날로그/디지털 컨버터 및 그의 변환방법 |
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| Publication number | Publication date |
|---|---|
| US6232908B1 (en) | 2001-05-15 |
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